JP3221398B2 - 容量素子およびその製造方法 - Google Patents
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Description
される容量素子に関する。
断面図である。この容量素子は、基板41上に積層され
た下部電極42と、この下部電極42を覆って形成され
第一および第二のスルーホール51、52が設けられた
層間膜43とを備え、第一のスルーホール51の内部か
らその外側の層間膜53上に延長されて誘電体膜44が
形成され、この誘電体膜44と、下部電極42の第二の
スルーホール52により露出した部分とに、それぞれ配
線46が接続される。
平6−120425号公報には、基板上の比較的広い面
積に下部電極を形成し、この下部電極の上にそれより狭
い面積で誘電体膜および上部電極を形成し、これらを層
間膜で覆い、上部電極と下部電極の上部電極および誘電
体膜からはみ出した部分とにスルーホールを開けて配線
を形成した構造が示されている。
電極および下部電極として誘電体膜に対して安定なPt
を用い、層間膜としての酸化シリコン膜との密着性を高
めるために配線にTiを用いることが記載されている。
極を二層構造とすることが記載されている。
膜(この公報に記載の用語では「高誘電率誘電体層」)
の周囲を包囲して層間膜(同じく「低誘電率誘電体
層」)を形成し、その上に上部電極および配線を形成す
ることが記載されている。
5号公報、特開平6−140568号公報および特開平
8−64767号公報にそれぞれ記載された技術は、構
造が簡単で耐圧の高い容量素子が得られる利点がある。
しかし、製造プロセスの自由度が小さく、FETなどの
他の素子との製造工程の共通化ができず、結果として工
程数が増えてしまう。
技術は、素子の小形化および容量値の高精度化とを実現
できるだけでなく、電極形成をFETのゲート電極など
の他の素子の配線と同時に形成できる利点がある。しか
し、誘電体膜形成後に層間膜をその誘電体膜とほぼ同じ
高さに形成する必要がある。
は、製造プロセスの自由度が高く、膜厚の制御も容易で
ある。しかし、段差上に誘電体膜を形成する必要がある
ことから、利用できる誘電体膜がSiNx に限定され、
比誘電率が低いために容量の密度を高めることが困難で
あった。その理由は、STO(SrTiO3 )などの高
誘電体膜は結晶質のため、段差のエッジで薄くなり、耐
圧の低下が起こってしまうからである。また、単に高誘
電体膜を用いると、高誘電体膜がTiを含む膜の場合に
は、通常は配線の最下層にTiを用いた金属が使用され
ることから、その配線のTiが高誘電体膜に拡散し、信
頼性を低下させる問題があった。さらに、容量素子と共
にFETなどの素子を集積化した場合、誘電体膜からそ
の集積化された素子への汚染の可能性があった。
度化が可能で他の素子との集積化が容易な信頼性の高い
容量素子を提供することを目的とする。
ると、基板上に積層された下部電極、誘電体膜および上
部電極を備えた容量素子において、前記下部電極を覆っ
て形成された層間膜を備え、この層間膜には第一および
第二のスルーホールが設けられ、この第一のスルーホー
ルにはその内部から外側の前記層間膜上に延長されて前
記誘電体膜および上部電極が形成され、前記上部電極と
前記下部電極の前記第二のスルーホールにより露出した
部分とにそれぞれ配線が接続され、前記上部電極の少な
くとも前記誘電体膜に接する部分には前記上部電極と前
記誘電体膜との反応を抑制するPtバリア層が設けられ
たことを特徴とする容量素子が提供される。前記上部電
極と前記誘電体膜との反応を抑制することで、製造後の
信頼性の低下を防止することができる。
の角度が75度以下の傾斜を設けることがよい。これに
より、前記誘電体膜が段差のエッジで薄くなることを防
ぐことができ、耐圧の低下を防ぐことができる。特に、
前記誘電体膜として高誘電体膜を用いる場合、その形成
には通常はプラズマCVDよりスパッタが用いられ、ス
パッタにより形成された高誘電体膜はエッジで薄くなる
ことが起こりやすいので、前記第一のスルーホールに傾
斜を設けることは特に有効である。
層された下部電極、誘電体膜および上部電極を備えた容
量素子において、前記下部電極および前記誘電体膜を覆
って形成された層間膜を備え、この層間膜には前記誘電
体膜に達する第一のスルーホールおよび前記下部電極に
達する第二のスルーホールが設けられ、前記第一のスル
ーホールにはその内部から外側の前記層間膜上に延長さ
れて前記上部電極が形成され、前記上部電極と、前記下
部電極の前記第二のスルーホールにより露出した部分と
に、それぞれ配線が接続されたことを特徴とする容量素
子が提供される。前記誘電体膜が平坦に形成されるの
で、エッジ部はなく、耐圧が高くなる。また、前記誘電
体膜として結晶性の高誘電体材料を用いる場合に、平坦
な基板上に成膜されるので結晶性が向上する。この結
果、前記誘電体膜の比誘電率が高くなり、大きな容量を
得ることができる。
層された下部電極、誘電体膜および上部電極を備えた容
量素子において、前記下部電極を覆って形成された第一
の層間膜を備え、この第一の層間膜には第一および第二
のスルーホールが設けられ、この第一のスルーホールに
はその内部から外側の前記第一の層間膜上に延長されて
前記誘電体膜が形成され、前記上部電極は前記第一のス
ルーホールの内側の前記誘電体膜上に形成され、前記誘
電体膜を覆って第二の層間膜が設けられ、この第二の層
間膜に設けられた第三のスルーホールと、前記第一の層
間膜に設けられた前記第二のスルーホールとをそれぞれ
介して、前記上部電極と前記下部電極とに配線が接続さ
れたことを特徴とする容量素子が提供される。前記誘電
体膜にエッジはあるものの、前記上部電極がそのエッジ
に影響しないような位置に配置されるので、耐圧の低下
はない。
ーホールに対して前記上部電極を複数設けることもでき
る。これにより容量調整が容易になり、調整用の容量素
子を多数作るよりも面積が小さくてすむ。
部電極の少なくとも前記誘電体膜に接する部分には、第
一の観点の場合と同様に、前記上部電極と前記誘電体膜
との反応を抑制するPtバリア層を設けることが望まし
い。
は、その構成元素としてTiを含む材料、特にSrTi
O3 、BaTiO3 、(Bax Sr1-x )、PbTiO
3 、(PbZr)TiO3 およびSr(BiTa)Ti
Oからなる群より選択された一以上の材料を用いること
ができる。
ホールおよびその周辺に限定されて形成されることが望
ましい。これにより、前記誘電体膜と基板とが反応する
こと、特に前記誘電体膜としてTiを含む材料の場合に
はそのTiが基板を汚染することを防止でき、同じ基板
上に形成される例えばFETなどの素子の劣化を防ぐこ
とができる。
容量素子を製造する方法であり、基板上に下部電極を形
成して層間膜で覆い、この層間膜に第一のスルーホール
を形成し、この第一のスルーホールおよびその周囲に誘
電体膜と上部電極とを積層した後に前記層間膜に第二の
スルーホールを形成し、前記上部電極と前記下部電極の
前記第二のスルーホールにより露出した部分とにそれぞ
れ接続される配線を形成することを特徴とする。
た後、容量素子として不要な部分を除去することが望ま
しい。
容量素子を製造する方法であり、基板上に下部電極と誘
電体膜とを形成して層間膜で覆い、この層間膜に前記誘
電体膜に達する第一のスルーホールおよび前記下部電極
に達する第二のスルーホールを形成し、前記第一のスル
ーホールおよびその周囲に上部電極を形成し、この上部
電極と前記下部電極の前記第二のスルーホールにより露
出した部分とにそれぞれ接続される配線を形成すること
を特徴とする。
容量素子を製造する方法であり、基板上に下部電極を形
成して第一の層間膜で覆い、この第一の層間膜に第一の
スルーホールを形成し、この第一のスルーホールおよび
その周囲に誘電体膜を形成し、この誘電体膜上の前記第
一のスルーホールの内側に上部電極を形成し、この上部
電極を覆う第二の層間膜を形成し、この第二の層間膜か
ら前記下部電極に達する第二のスルーホールと前記上部
電極に達する第三のスルーホールとを形成し、これらの
第二および第三のスルーホールにより露出した前記下部
電極および上部電極にそれぞれ接続される配線を形成す
ることを特徴とする。
示す図であり、基板上に形成された容量素子の断面図を
示す。この容量素子は基板11上に積層された下部電極
12、誘電体膜14および上部電極15からなり、下部
電極12を覆って形成された層間膜13を備え、この層
間膜13には第一および第二のスルーホール21、22
が設けられ、第一のスルーホール21にはその内部から
外側の層間膜13上に延長されて誘電体膜14および上
部電極15が形成され、上部電極15と、下部電極12
の第二のスルーホール22により露出した部分とに、そ
れぞれ配線16が接続される。配線16はTiにより形
成され、上部電極15の少なくとも誘電体膜14に接す
る部分、この実施形態では上部電極15の全体が、誘電
体膜14と上部電極15との反応を抑制するPtバリア
層となっている。第一のスルーホール21には基板から
の角度θが75度以下の傾斜が設けられる。
えば、基板11としてSiO2 保護膜が設けられたGa
As基板、下部電極12として膜厚20nmのTiに膜
厚70nmのPtを積層させた二層電極、層間膜13と
してSiO2 膜、誘電体膜14として膜厚300nmの
SrTiO3 膜、上部電極(Ptバリア層)15の厚さ
を100nm、配線16として、上部電極15側から、
膜厚20nmのTi、50nmのPtおよび2μmのA
uからなる積層金属を用いることができる。
ことにより、配線16の中のTiと誘電体膜14との反
応を抑止でき、素子の信頼性の低下を防止できる。ま
た、第一のスールホール21に傾斜θを設けることで、
誘電体膜14のカバレッジが向上し、上部電極15のエ
ッジからのリーク電流の発生を防止することができる。
他に、BaTiO3 、(Bax Sr1-x )、PbTiO
3 、(PbZr)TiO3 またはSr(BiTa)Ti
Oの膜、あるいはそれらの材料を組み合わせた膜を用い
ることもできる。
と同様の断面図である。この実施形態では、誘電体膜1
4が第一のスルーホール21およびその周辺に限定され
て形成され、上部電極15もまたこの領域に限定されて
形成されたことが図1に示した実施形態と異なる。容量
素子以外の高誘電体膜が除去されることで、基板11へ
の汚染を防ぐことができる。
子の製造方法を説明する図であり、図2に示した実施形
態を例に各工程の断面図を示す。この製造方法では、ま
ず、図3(a)に示すように、基板11上に下部電極1
2をスパッタ蒸着により形成し、それを層間膜13で覆
う。次に、図3(b)に示すように、層間膜13上にフ
ォトレジストマスク31を設け、下部電極12が露出す
るように、層間膜13に第一のスルーホール21を形成
する。このとき、CF3 反応性ガスを用いてドライエッ
チングを行なうことにより、第一のスルーホール21の
基板からの角度θが75度以下となる。続いて、図3
(c)に示すようにフォトレジストマスク31を取り除
いて誘電体膜14および上部電極15を積層し、図3
(d)に示すように第一のスルーホール21の領域にフ
ォトレジストマスク32を設けて誘電体膜14および上
部電極15をエッチングする。これにより、第一のスル
ーホール21およびその周囲のみに、誘電体膜14と上
部電極15とが残る。続いて、図3(e)に示すよう
に、フォトレジストマクス33を用いて、第一のスルー
ホール21とは別の位置の層間膜13に第二のスルーホ
ール22を形成する。最後に、図3(f)に示すよう
に、上部電極15と下部電極12の第二のスルーホール
22により露出した部分とにそれぞれ接続される配線1
6を形成する。
膜14とを同時に加工することにより、工程数を増加さ
せることなく容量素子以外の高誘電体膜を除去すること
ができ、基板11への汚染を防ぐことができる。
に示した工程において、フォトレジストマスク32を第
一のスルーホール21の領域以外にも設け、誘電体膜1
4および上部電極15を容量素子以外の領域にも残す。
用いる効果を示す図であり、上部電極15を膜厚100
nmのAuと50nmのTiとの二層膜とした場合と、
上部電極15を膜厚100nmのPtとした場合とで、
得られた素子を260℃で保管したときの保持時間と相
対容量変化との関係を示す。上部電極15の最下層にT
iが含まれているときには時間の経過とともに容量が変
化するのに対し、上部電極15をPtで形成したときに
は容量変化は実質的に観測されなかった。
に傾斜を設けた場合の効果を説明する図であり、図5は
STO薄膜と破壊耐圧との関係、図6はスルーホールに
設けられた傾斜とエッジ部のSTO膜厚との関係を示
す。例えば75度の傾斜をもつスルーホール上に膜厚3
00nmのSTOを成膜した場合、エッジ部のSTOの
膜厚は210nmはとなり、この部分で決まる容量素子
の破壊耐圧は65Vとなる。スルーホールの傾斜が大き
くなるとエッジ部の膜厚は急激に減少し、それに伴って
耐圧が小さくなる。スルーホール21の傾斜角度θを7
5度以下にすることで、エッジ部の膜厚の減少を防止
し、耐圧の低下を防ぐことができる。
を示す図であり、図7は基板上に形成された容量素子の
断面図、図8はその製造方法を示す。
下部電極12、誘電体膜14および上部電極15からな
り、下部電極12および誘電体膜14を覆って形成され
た層間膜13を備え、この層間膜13には誘電体膜14
に達する第一のスルーホール21および下部電極12に
達する第二のスルーホール22が設けられ、第一のスル
ーホール21にはその内部から外側の層間膜13上に延
長されて上部電極15が形成され、上部電極15と、下
部電極12の第二のスルーホール22により露出した部
分とに、それぞれ配線16が接続される。
れたGaAs基板、下部電極12としてはPt(70n
m)/Ti(20nm)、層間膜13としてはSiO2
膜、誘電体膜14としては膜厚300nmのSrTiO
3 膜、上部電極15としはて膜厚100nmのPtが用
いられる。
ており、誘電体膜14に薄膜化する部分がないので、耐
圧が向上する。
(a)に示すように、基板11上に下部電極12と誘電
体膜14とを形成して層間膜13で覆う。続いて、図8
(b)に示すようにフォトレジストマスク34を設けて
誘電体膜14に達する第一のスルーホール21を形成
し、図8(c)に示すようにフォトレジストマスク35
を設けて下部電極12に達する第二のスルーホール22
を形成する。次に、図8(d)に示すように、第一のス
ルーホール21およびその周囲に上部電極15を形成
し、図8(e)に示すように、上部電極15と下部電極
12の第二のスルーホール22により露出した部分とに
それぞれ接続される配線16を形成する。
耐圧の変化を示す。誘電体膜14としてSTOを用いた
場合、誘電体膜14にエッジがあると耐圧が60V程度
に低下するが、エッジがない場合には100Vの耐圧が
得られる。
であり、基板上に形成された容量素子の断面図を示す。
この容量素子は、基板11上に積層された下部電極1
2、誘電体膜14および上部電極15からなり、下部電
極12を覆って形成された第一の層間膜13を備え、こ
の第一の層間膜13には第一および第二のスルーホール
21、22が設けられ、第一のスルーホール21にはそ
の内部から外側の層間膜13上に延長されて誘電体膜1
4が形成され、上部電極15は、第一のスルーホール2
1の内側、特にスルーホール21のエッジを含まない領
域の誘電体膜14上に形成され、誘電体膜14を覆って
第二の層間膜17が設けられ、この第二の層間膜17に
設けられた第三のスルーホール23と、第一の層間膜1
3に設けられた第二のスルーホール22とをそれぞれ介
して、上部電極15と下部電極12とに配線16が接続
される。
であり、基板上に形成された容量素子の断面図を示す。
この容量素子は、上部電極15を複数設けた点が図10
に示した第四の実施形態と異なる。上部電極15を複数
設け、それらに接続される配線16を調整電極により接
続することで、容易にキャパシタ容量を増加させること
ができ、容量調節が可能となる。
膜13に設けられる第一および第二のスルーホール2
1、22には傾斜をつけるように表したが、傾斜をつけ
なくても、従来に比べて大きい耐圧が得られる。
示した容量素子の製造方法を説明する図であり、図10
に示した実施形態を例に各工程の断面図を示す。この製
造方法では、まず、図12(a)に示すように、基板1
1上に下部電極12を形成して第一の層間膜13で覆
う。次に、図12(b)に示すように、フォトレジスト
マスク36を用いて、第一の層間膜13に第一のスルー
ホール21を形成する。続いて、図12(c)に示すよ
うに、第一のスルーホール21およびその周囲に誘電体
膜14を形成し、この誘電体膜14上の第一のスルーホ
ール21の内側に上部電極15を形成する。図12では
上部電極15を1個としているが、図11に示した素子
を製造する場合には上部電極15を複数個設ける。次
に、図12(d)に示すように、上部電極15を覆う第
二の層間膜17を形成し、図12(e)に示すように、
フォトレジストマスク37を用いて、第二の層間膜17
から下部電極12に達する第二のスルーホール22と、
上部電極15に達する第三のスルーホール23とを形成
する。そして、図12(f)に示すように、第二および
第三のスルーホール22、23により露出した下部電極
12および上部電極15にそれぞれ接続される配線16
を形成する。
点によれば、上部電極を他の半導体素子の配線と同時に
形成できる構造の容量素子において、上部電極の少なく
とも誘電体膜に接する部分にPtバリア層を設けること
で、上部電極と誘電体膜、特にSTOなどのTiを含む
高誘電体膜との反応を抑制することができる。したがっ
て、製造後の信頼性の低下を防止することができる効果
がある。
に傾斜を設けることで、誘電体膜のカバレッジが向上
し、段差のエッジで誘電体膜が薄くなることがなく、リ
ーク電流の発生を防止でき、耐圧の低下を防ぐことがで
きる効果がある。
平坦に形成されるので、エッジ部がなく耐圧の低下を防
ぐことができる効果がある。また、誘電体膜として結晶
性の高誘電体材料を用いる場合に、平坦な基板上に成膜
されるので、結晶性が向上し、誘電体膜の比誘電率が高
くなって大きな容量を得ることができる効果がある。。
エッジはあるものの、上部電極がそのエッジに影響しな
いような位置に配置されるので、耐圧が低下することを
防止できる効果がある。また、第一のスルーホールに対
して上部電極を複数設けた場合には、容量調整が容易に
なり、調整用の容量素子を多数作るよりも面積が小さく
てすむ。
Tiを含む材料、特にSrTiO3、BaTiO3 、
(Bax Sr1-x )、PbTiO3 、(PbZr)Ti
O3 あるいはSr(BiTa)TiOを用いて、他の素
子との集積化が容易な構造の容量素子を実現できる。こ
れらの材料は高誘電率材料なので、高いキャパシタ容量
が得られ、高密度化が可能となる効果がある。
びその周辺に限定して形成した場合には、誘電体膜と基
板とが反応すること、特に前記誘電体膜としてTiを含
む材料の場合にはそのTiが基板を汚染することを防止
でき、同じ基板上に形成される例えばFETなどの素子
の劣化を防ぐことができる効果がある。
工することで、工程が効率化され、誘電体膜の加工精度
も向上する効果がある。
法を説明する図。
す図。
TO膜厚との関係を示す図。
す図。
Claims (5)
- 【請求項1】基板上に積層された下部電極、誘電体膜お
よび上部電極を備えた容量素子において、前記下部電極
を覆って形成された第一の層間膜を備え、この第一の層
間膜には第一および第二のスルーホールが設けられ、こ
の第一のスルーホールにはその内部から外側の前記第一
の層間膜上に延長されて前記誘電体膜が形成され、前記
上部電極は前記第一のスルーホールの内側の前記誘電体
膜上に形成され、前記誘電体膜を覆って第二の層間膜が
設けられ、この第二の層間膜に設けられた第三のスルー
ホールと、前記第一の層間膜に設けられた前記第二のス
ルーホールとをそれぞれ介して、前記上部電極と前記下
部電極とに配線が接続されたことを特徴とする容量素
子。 - 【請求項2】前記第一のスルーホールに対して前記上部
電極が複数設けられた請求項1記載の容量素子。 - 【請求項3】前記誘電体膜が前記第一のスルーホールお
よびその周辺に限定されて形成された請求項1または2
に記載の容量素子。 - 【請求項4】基板上に下部電極と誘電体膜とを形成して
層間膜で覆い、この層間膜に前記誘電体膜に達する第一
のスルーホールおよび前記下部電極に達する第二のスル
ーホールを形成し、前記第一のスルーホールおよびその
周囲に上部電極を形成し、この上部電極と前記下部電極
の前記第二のスルーホールにより露出した部分とにそれ
ぞれ接続される配線を形成することを特徴とする容量素
子の製造方法。 - 【請求項5】基板上に下部電極を形成して第一の層間膜
で覆い、この第一の層間膜に第一のスルーホールを形成
し、この第一のスルーホールおよびその周囲に誘電体膜
を形成し、この誘電体膜上の前記第一のスルーホールの
内側に上部電極を形成し、この上部電極を覆う第二の層
間膜を形成し、この第二の層間膜から前記下部電極に達
する第二のスルーホールと前記上部電極に達する第三の
スルーホールとを形成し、これらの第二および第三のス
ルーホールにより露出した前記下部電極および上部電極
にそれぞれ接続される配線を形成する容量素子の製造方
法。
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