JPH05267565A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05267565A JPH05267565A JP6003592A JP6003592A JPH05267565A JP H05267565 A JPH05267565 A JP H05267565A JP 6003592 A JP6003592 A JP 6003592A JP 6003592 A JP6003592 A JP 6003592A JP H05267565 A JPH05267565 A JP H05267565A
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Abstract
(57)【要約】
【目的】 半導体集積回路のキャパシタ形成用絶縁膜に
誘電率の大きなペロブスカイト構造となる複合酸化物薄
膜を用い、キャパシタの占める面積を大幅に減少させ、
大容量キャパシタの集積化を可能にする。 【構成】 半導体基板１上にペロブスカイト構造となる
複合金属酸化物薄膜６を誘電体とし上下に電極５、７を
有するキャパシタ２ｃが形成されており、キャパシタ２
ｃの電極５、７と半導体基板１に形成されたＭＥＳＦＥ
Ｔ２ａまたは抵抗２ｂなどの回路素子または配線とが接
続されている。 【効果】 複合金属酸化物薄膜としてＢａxＳｒ1-xＴｉ
Ｏ3 膜を用いた場合、従来のＳｉＮ膜と比較して誘電率
が４９倍になり、キャパシタの面積を１／４９にするこ
とができる。さらにｘ＝０．７以下とすることにより、
２ＧＨｚ以上にわたって容量値の変化のないキャパシタ
を得られる。
誘電率の大きなペロブスカイト構造となる複合酸化物薄
膜を用い、キャパシタの占める面積を大幅に減少させ、
大容量キャパシタの集積化を可能にする。 【構成】 半導体基板１上にペロブスカイト構造となる
複合金属酸化物薄膜６を誘電体とし上下に電極５、７を
有するキャパシタ２ｃが形成されており、キャパシタ２
ｃの電極５、７と半導体基板１に形成されたＭＥＳＦＥ
Ｔ２ａまたは抵抗２ｂなどの回路素子または配線とが接
続されている。 【効果】 複合金属酸化物薄膜としてＢａxＳｒ1-xＴｉ
Ｏ3 膜を用いた場合、従来のＳｉＮ膜と比較して誘電率
が４９倍になり、キャパシタの面積を１／４９にするこ
とができる。さらにｘ＝０．７以下とすることにより、
２ＧＨｚ以上にわたって容量値の変化のないキャパシタ
を得られる。
Description
【０００１】
【産業上の利用分野】本発明は、同一半導体基板上に大
容量のキャパシタとトランジスタ、抵抗等の素子とを集
積化した主として高周波回路に用いる半導体装置および
その製造方法に関する。
容量のキャパシタとトランジスタ、抵抗等の素子とを集
積化した主として高周波回路に用いる半導体装置および
その製造方法に関する。
【０００２】
【従来の技術】近年、半導体技術の進歩に伴い半導体装
置の集積度はめざましい勢いで向上してきた。特に半導
体装置を構成するトランジスタについては微細加工技術
の開発によりサブミクロン化が可能となってきている。
またキャパシタについても小容量の場合には窒化珪素膜
または窒化珪素膜と酸化珪素膜との２層構造からなる絶
縁膜の超薄膜化技術により小型化が進められている。
置の集積度はめざましい勢いで向上してきた。特に半導
体装置を構成するトランジスタについては微細加工技術
の開発によりサブミクロン化が可能となってきている。
またキャパシタについても小容量の場合には窒化珪素膜
または窒化珪素膜と酸化珪素膜との２層構造からなる絶
縁膜の超薄膜化技術により小型化が進められている。
【０００３】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、キャパシタの誘電体として用いる窒化珪
素膜または酸化珪素膜の誘電率が小さいため（誘電率＜
７）キャパシタがそのチップ面積に占める割合が非常に
大きくなり、バイパスコンデンサのように大きな容量値
を必要とするキャパシタを形成することが困難であっ
た。
来の構成では、キャパシタの誘電体として用いる窒化珪
素膜または酸化珪素膜の誘電率が小さいため（誘電率＜
７）キャパシタがそのチップ面積に占める割合が非常に
大きくなり、バイパスコンデンサのように大きな容量値
を必要とするキャパシタを形成することが困難であっ
た。
【０００４】本発明は上記の従来の課題を解決するもの
で、ますます高集積化が進む半導体装置の分野でチップ
面積に占める割合が小さい大容量のキャパシタを半導体
基板上に形成した半導体装置およびその製造方法を提供
することを目的とする。
で、ますます高集積化が進む半導体装置の分野でチップ
面積に占める割合が小さい大容量のキャパシタを半導体
基板上に形成した半導体装置およびその製造方法を提供
することを目的とする。
【０００５】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、半導体基板上にペロブスカイ
ト構造となる複合金属酸化物薄膜を誘電体とし上下に電
極を有するキャパシタが形成されており、そのキャパシ
タの電極と半導体基板に形成された回路素子または配線
とが接続された構成を有している。
に本発明の半導体装置は、半導体基板上にペロブスカイ
ト構造となる複合金属酸化物薄膜を誘電体とし上下に電
極を有するキャパシタが形成されており、そのキャパシ
タの電極と半導体基板に形成された回路素子または配線
とが接続された構成を有している。
【０００６】
【作用】この構成によって、例えば従来用いられている
酸化珪素膜の代わりに誘電率５００のチタン酸バリウム
とチタン酸ストロンチウムの混晶化合物を用いると、同
一膜厚でキャパシタの占める面積は８０分の１になり、
その結果チップ面積を大幅に減らすことができる。
酸化珪素膜の代わりに誘電率５００のチタン酸バリウム
とチタン酸ストロンチウムの混晶化合物を用いると、同
一膜厚でキャパシタの占める面積は８０分の１になり、
その結果チップ面積を大幅に減らすことができる。
【０００７】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は本発明の一実施例における半
導体装置の要部断面図であり、誘電体がチタン酸バリウ
ムストロンチウム（ＢａxＳｒ1-xＴｉＯ3 ；以下ＢＳＴ
Ｏと略す）薄膜の例を示している。ＧａＡｓ基板１の上
に、活性領域２を有するショットキーゲート電界効果ト
ランジスタ（以下ＭＥＳＦＥＴと略す）２ａおよび抵抗
素子２ｂ、ＢＳＴＯ膜を誘電体とするキャパシタ２ｃ等
が集積化されている。キャパシタ２ｃは、ＳｉＮ膜３お
よびＳｉＯ2 膜４の上に白金チタン（Ｐｔ／Ｔｉ）膜等
からなる下部電極５、誘電体としてのＢＳＴＯ膜６、Ｐ
ｔ膜等からなる上部電極７を積層して形成されている。
なお８はＳｉＯ2 膜、９はオーミック電極、１０はＭＥ
ＳＦＥＴ２ａのゲート電極、１０ａはキャパシタ２ｃの
取り出し電極、１１はＳｉＮ膜等からなる層間絶縁膜、
１２は金チタン（Ａｕ／Ｔｉ）膜等からなる配線であ
る。
しながら説明する。図１は本発明の一実施例における半
導体装置の要部断面図であり、誘電体がチタン酸バリウ
ムストロンチウム（ＢａxＳｒ1-xＴｉＯ3 ；以下ＢＳＴ
Ｏと略す）薄膜の例を示している。ＧａＡｓ基板１の上
に、活性領域２を有するショットキーゲート電界効果ト
ランジスタ（以下ＭＥＳＦＥＴと略す）２ａおよび抵抗
素子２ｂ、ＢＳＴＯ膜を誘電体とするキャパシタ２ｃ等
が集積化されている。キャパシタ２ｃは、ＳｉＮ膜３お
よびＳｉＯ2 膜４の上に白金チタン（Ｐｔ／Ｔｉ）膜等
からなる下部電極５、誘電体としてのＢＳＴＯ膜６、Ｐ
ｔ膜等からなる上部電極７を積層して形成されている。
なお８はＳｉＯ2 膜、９はオーミック電極、１０はＭＥ
ＳＦＥＴ２ａのゲート電極、１０ａはキャパシタ２ｃの
取り出し電極、１１はＳｉＮ膜等からなる層間絶縁膜、
１２は金チタン（Ａｕ／Ｔｉ）膜等からなる配線であ
る。
【０００８】次に本発明の一実施例における半導体装置
の製造方法について説明する。図２（ａ）〜（ｈ）は同
半導体装置の製造工程図であり、ＢＳＴＯ膜を誘電体と
して用いた例を示している。まず図２（ａ）に示すよう
に、半絶縁性のＧａＡｓ基板１にＳｉイオンを加速電圧
７０ＫｅＶ、ドーズ量１ｘ１０13の条件でレジストをマ
スクとして選択的にイオン注入し、ＭＥＳＦＥＴ２ａお
よび抵抗２ｂの活性領域２を作製する。次にプラズマＣ
ＶＤ法を用いてＧａＡＳ基板１の両面にＳｉＮ膜３を１
５００Åの厚さに形成し、アルゴンガス雰囲気中で８４
０度、１時間のアニールを行い注入不純物の活性化を行
う（裏面のＳｉＮ膜は省略した）。このＳｉＮ膜３は注
入領域のアニールおよび後述のＢＳＴＯ膜アニール工程
の際にＧａＡｓ基板１からＡｓが抜けるのを防止する。
次に図２（ｂ）に示すように、ＧａＡｓ基板１の表面に
約３０００Å厚さのＳｉＯ2 膜４をＣＶＤ法で堆積す
る。その上に下部電極５（Ｐｔ／Ｔｉ）を形成した後、
Ｂａ、Ｓｔ、Ｔｉを含有するアルコラートのゾル・ゲル
液をスピンコートにより回転数をコントロールしながら
塗布し、酸素雰囲気中で摂氏７５０度、１分間の焼成を
行って約２５００Å厚さのＢＳＴＯ膜６を形成する。次
に図２（ｃ）に示すように、キャパシタ２ｃの上部電極
７となるＰｔ層を形成し、キャパシタ２ｃとなる部分以
外の上部電極７およびＢＳＴＯ膜６をアルゴンイオンに
よるイオンミリングを用いて加速電圧１ｋｅＶ、真空度
１０-4ｔｏｒｒの条件でフォトレジストマスクを用いて
選択的にエッチングし除去する。次に図２（ｄ）に示す
ように、上記の工程と同一の条件でフォトレジストマス
クを用いてイオンミリングし下部電極５のパターニング
を行いキャパシタ２ｃを形成する。さらにフォトレジス
トマスクを用いてＳｉＯ2 膜４をフッ酸によるウェット
エッチングにより除去し、ＳｉＮ膜３をフレオンガス
（ＣＦ４）を用いたプラズマエッチングによって除去す
ることでＧａＡＳ基板１を露出させる。次に図２（ｅ）
に示すように、４０００Å厚さのＳｉＯ2膜８を常圧Ｃ
ＶＤ法によりＧａＡｓ基板１の全面に形成する。次に図
２（ｆ）に示すように、フォトレジストマスクを用いて
ＳｉＯ2 膜８に開口部を設けた後マスクを残した状態で
金ゲルマニウムニッケル／金（ＡｕＧｅＮｉ／Ａｕ）膜
をそれぞれ２５００Å／２０００Åの厚さに真空蒸着す
る。次にフォトレジストを除去することによって不要部
のＡｕＧｅＮｉ／Ａｕ膜をリフトオフし、摂氏５００
度、５分間アルゴン雰囲気中で合金化してオーミック電
極９を形成する。次に図２（ｇ）に示すように、フォト
レジストマスクを用いて選択的にゲート部のＳｉＯ2 膜
８をエッチングし、Ｔｉ／Ｐｔ／Ａｕを５００Å／１５
００Å／２０００Åの厚さに真空蒸着してゲート電極１
０およびキャパシタ２ｃの取り出し電極１０ａを形成す
る。次に図２（ｈ）に示すように、プラズマＣＶＤ法に
よりＳｉＮ膜１１を５０００Åの厚さに堆積した後フォ
トレジストをマスクとしＣＦ４ガスを用いた反応性イオ
ンエッチングにより開口部を形成する。この上にＴｉ／
Ａｕを各々５００Å／５０００Åの厚さに堆積し、フォ
トレジストマスクを用いてイオンミリングによってエッ
チングし配線形成する。その後必要であれば保護膜とし
て酸化珪素膜を５０００Å程度の厚さに堆積し、必要な
部分を開孔して半導体装置が完成する。
の製造方法について説明する。図２（ａ）〜（ｈ）は同
半導体装置の製造工程図であり、ＢＳＴＯ膜を誘電体と
して用いた例を示している。まず図２（ａ）に示すよう
に、半絶縁性のＧａＡｓ基板１にＳｉイオンを加速電圧
７０ＫｅＶ、ドーズ量１ｘ１０13の条件でレジストをマ
スクとして選択的にイオン注入し、ＭＥＳＦＥＴ２ａお
よび抵抗２ｂの活性領域２を作製する。次にプラズマＣ
ＶＤ法を用いてＧａＡＳ基板１の両面にＳｉＮ膜３を１
５００Åの厚さに形成し、アルゴンガス雰囲気中で８４
０度、１時間のアニールを行い注入不純物の活性化を行
う（裏面のＳｉＮ膜は省略した）。このＳｉＮ膜３は注
入領域のアニールおよび後述のＢＳＴＯ膜アニール工程
の際にＧａＡｓ基板１からＡｓが抜けるのを防止する。
次に図２（ｂ）に示すように、ＧａＡｓ基板１の表面に
約３０００Å厚さのＳｉＯ2 膜４をＣＶＤ法で堆積す
る。その上に下部電極５（Ｐｔ／Ｔｉ）を形成した後、
Ｂａ、Ｓｔ、Ｔｉを含有するアルコラートのゾル・ゲル
液をスピンコートにより回転数をコントロールしながら
塗布し、酸素雰囲気中で摂氏７５０度、１分間の焼成を
行って約２５００Å厚さのＢＳＴＯ膜６を形成する。次
に図２（ｃ）に示すように、キャパシタ２ｃの上部電極
７となるＰｔ層を形成し、キャパシタ２ｃとなる部分以
外の上部電極７およびＢＳＴＯ膜６をアルゴンイオンに
よるイオンミリングを用いて加速電圧１ｋｅＶ、真空度
１０-4ｔｏｒｒの条件でフォトレジストマスクを用いて
選択的にエッチングし除去する。次に図２（ｄ）に示す
ように、上記の工程と同一の条件でフォトレジストマス
クを用いてイオンミリングし下部電極５のパターニング
を行いキャパシタ２ｃを形成する。さらにフォトレジス
トマスクを用いてＳｉＯ2 膜４をフッ酸によるウェット
エッチングにより除去し、ＳｉＮ膜３をフレオンガス
（ＣＦ４）を用いたプラズマエッチングによって除去す
ることでＧａＡＳ基板１を露出させる。次に図２（ｅ）
に示すように、４０００Å厚さのＳｉＯ2膜８を常圧Ｃ
ＶＤ法によりＧａＡｓ基板１の全面に形成する。次に図
２（ｆ）に示すように、フォトレジストマスクを用いて
ＳｉＯ2 膜８に開口部を設けた後マスクを残した状態で
金ゲルマニウムニッケル／金（ＡｕＧｅＮｉ／Ａｕ）膜
をそれぞれ２５００Å／２０００Åの厚さに真空蒸着す
る。次にフォトレジストを除去することによって不要部
のＡｕＧｅＮｉ／Ａｕ膜をリフトオフし、摂氏５００
度、５分間アルゴン雰囲気中で合金化してオーミック電
極９を形成する。次に図２（ｇ）に示すように、フォト
レジストマスクを用いて選択的にゲート部のＳｉＯ2 膜
８をエッチングし、Ｔｉ／Ｐｔ／Ａｕを５００Å／１５
００Å／２０００Åの厚さに真空蒸着してゲート電極１
０およびキャパシタ２ｃの取り出し電極１０ａを形成す
る。次に図２（ｈ）に示すように、プラズマＣＶＤ法に
よりＳｉＮ膜１１を５０００Åの厚さに堆積した後フォ
トレジストをマスクとしＣＦ４ガスを用いた反応性イオ
ンエッチングにより開口部を形成する。この上にＴｉ／
Ａｕを各々５００Å／５０００Åの厚さに堆積し、フォ
トレジストマスクを用いてイオンミリングによってエッ
チングし配線形成する。その後必要であれば保護膜とし
て酸化珪素膜を５０００Å程度の厚さに堆積し、必要な
部分を開孔して半導体装置が完成する。
【０００９】次に本発明の一実施例における半導体装置
に形成されたキャパシタの特性について説明する。図３
はチタン酸バリウムストロンチウム（ＢＳＴＯ）誘電体
の特性図である。参考のためにＳｉＮ膜およびＳｉＯ2
膜の特性と比較した。図３において、横軸は誘電体材
料、縦軸は左側が誘電率で右側が膜厚１００ｎｍで１０
００ｐＦのキャパシタを作製するために必要なキャパシ
タ面積を示した。ＢＳＴＯ膜の誘電率は３２０であり、
ＳｉＯ2 膜の７１倍、ＳｉＮ膜の４９倍あるため、ＢＳ
ＴＯ膜を誘電体として用いたキャパシタではその面積を
それぞれＳｉＯ2 の１／７１、ＳｉＮの１／４９にでき
る。
に形成されたキャパシタの特性について説明する。図３
はチタン酸バリウムストロンチウム（ＢＳＴＯ）誘電体
の特性図である。参考のためにＳｉＮ膜およびＳｉＯ2
膜の特性と比較した。図３において、横軸は誘電体材
料、縦軸は左側が誘電率で右側が膜厚１００ｎｍで１０
００ｐＦのキャパシタを作製するために必要なキャパシ
タ面積を示した。ＢＳＴＯ膜の誘電率は３２０であり、
ＳｉＯ2 膜の７１倍、ＳｉＮ膜の４９倍あるため、ＢＳ
ＴＯ膜を誘電体として用いたキャパシタではその面積を
それぞれＳｉＯ2 の１／７１、ＳｉＮの１／４９にでき
る。
【００１０】図４はＢＳＴＯ膜を誘電体とするキャパシ
タの周波数特性図であり、ＢＳＴＯ（ＢａxＳｒ1-xＴｉ
Ｏ3 ）膜の組成比ｘが０．７の場合を示している。図４
に示すように高周波特性は２ＧＨｚを越えており、ｘ＝
０．７以下であればＵＨＦ帯をカバーできることにな
る。なおこのＢＳＴＯ膜は従来のＳｉＯ2 膜と比較して
７０倍以上の誘電率を有している。
タの周波数特性図であり、ＢＳＴＯ（ＢａxＳｒ1-xＴｉ
Ｏ3 ）膜の組成比ｘが０．７の場合を示している。図４
に示すように高周波特性は２ＧＨｚを越えており、ｘ＝
０．７以下であればＵＨＦ帯をカバーできることにな
る。なおこのＢＳＴＯ膜は従来のＳｉＯ2 膜と比較して
７０倍以上の誘電率を有している。
【００１１】図５はＢＳＴＯ膜を誘電体とするキャパシ
タの温度変化を示す図である。図５に示すように、−２
５℃〜８５℃における容量の変化は１０％以下であり、
ＢＳＴＯセラミックで製作されるキャパシタ（ｘ＝０．
７）で生じる相変化による容量変化はここでは現れてい
ない。
タの温度変化を示す図である。図５に示すように、−２
５℃〜８５℃における容量の変化は１０％以下であり、
ＢＳＴＯセラミックで製作されるキャパシタ（ｘ＝０．
７）で生じる相変化による容量変化はここでは現れてい
ない。
【００１２】実施例に示した半導体装置の製造方法によ
ればキャパシタ２ｃは窒化珪素膜で上下が完全に被覆さ
れていることからＢａやＳｒによる重金属による汚染が
ＭＥＳＦＥＴ２ａ等へ影響することがない。またキャパ
シタ２ｃを高温処理する際の温度がイオン注入不純物を
アニールするのに必要な温度よりも充分に低いことか
ら、ＭＥＳＦＥＴ２ａのしきい値や抵抗２ｂの値を変化
させることがない。また、ＭＥＳＦＥＴ２ａのオーミッ
ク電極９のアロイ温度はキャパシタ２ｃ形成の高温処理
よりも低いためにＢＳＴＯ膜６の劣化の問題もない。
ればキャパシタ２ｃは窒化珪素膜で上下が完全に被覆さ
れていることからＢａやＳｒによる重金属による汚染が
ＭＥＳＦＥＴ２ａ等へ影響することがない。またキャパ
シタ２ｃを高温処理する際の温度がイオン注入不純物を
アニールするのに必要な温度よりも充分に低いことか
ら、ＭＥＳＦＥＴ２ａのしきい値や抵抗２ｂの値を変化
させることがない。また、ＭＥＳＦＥＴ２ａのオーミッ
ク電極９のアロイ温度はキャパシタ２ｃ形成の高温処理
よりも低いためにＢＳＴＯ膜６の劣化の問題もない。
【００１３】このように、イオン注入のアニールの際の
高温プロセスを最初に、次にＢＳＴＯ膜６の高温処理、
続いて電極９形成時のアロイの順で全てのデバイスの特
性を劣化させることなくＭＥＳＦＥＴ２ａおよび抵抗２
ｂとキャパシタ２ｃを集積化することができる。
高温プロセスを最初に、次にＢＳＴＯ膜６の高温処理、
続いて電極９形成時のアロイの順で全てのデバイスの特
性を劣化させることなくＭＥＳＦＥＴ２ａおよび抵抗２
ｂとキャパシタ２ｃを集積化することができる。
【００１４】
【発明の効果】以上のように本発明は、半導体基板上に
ペロブスカイト構造となる複合金属酸化物薄膜を誘電体
とし上下に電極を有するキャパシタが形成され、このキ
ャパシタの電極と半導体基板に形成された回路素子また
は配線とが接続された構成により、高集積化が進む半導
体装置の分野でチップ面積に占める割合が小さい大容量
のキャパシタを他の回路素子の特性を劣化させることな
く形成した半導体装置を実現できるものである。
ペロブスカイト構造となる複合金属酸化物薄膜を誘電体
とし上下に電極を有するキャパシタが形成され、このキ
ャパシタの電極と半導体基板に形成された回路素子また
は配線とが接続された構成により、高集積化が進む半導
体装置の分野でチップ面積に占める割合が小さい大容量
のキャパシタを他の回路素子の特性を劣化させることな
く形成した半導体装置を実現できるものである。
【図１】本発明の一実施例における半導体装置の要部断
面図
面図
【図２】（ａ）〜（ｈ）は同半導体装置の製造工程図
【図３】チタン酸バリウムストロンチウム（ＢＳＴＯ）
誘電体の特性図
誘電体の特性図
【図４】チタン酸バリウムストロンチウム（ＢＳＴＯ）
膜を誘電体とするキャパシタの周波数特性図
膜を誘電体とするキャパシタの周波数特性図
【図５】チタン酸バリウムストロンチウム（ＢＳＴＯ）
膜を誘電体とするキャパシタの温度変化を示す図
膜を誘電体とするキャパシタの温度変化を示す図
１ ＧａＡｓ基板（半導体基板） ２ａ ショットキーゲート電界効果トランジスタ（回路
素子） ２ｂ 抵抗（回路素子） ２ｃ キャパシタ ５ 下部電極（電極） ６ ＢＳＴＯ膜（ペロブスカイト構造となる複合金属酸
化物薄膜） ７ 上部電極（電極）
素子） ２ｂ 抵抗（回路素子） ２ｃ キャパシタ ５ 下部電極（電極） ６ ＢＳＴＯ膜（ペロブスカイト構造となる複合金属酸
化物薄膜） ７ 上部電極（電極）
Claims (7)
- 【請求項１】 半導体基板上にペロブスカイト構造とな
る複合金属酸化物薄膜を誘電体とし上下に電極を有する
キャパシタが形成され、前記キャパシタの電極と半導体
基板に形成された回路素子または配線とが接続されてい
る半導体装置。 - 【請求項２】 半導体基板上にペロブスカイト構造とな
る複合金属酸化物薄膜を誘電体とし上下に電極を有する
キャパシタが形成され、前記キャパシタの一方の電極が
前記半導体基板に形成された装置内の直流的に接地され
ていない配線に接続され、他方の電極が接地されている
半導体装置。 - 【請求項３】 キャパシタの下部の半導体基板内に形成
された不純物領域が配線の一部である請求項１または２
記載の半導体装置。 - 【請求項４】 キャパシタの下部の半導体基板内に形成
された不純物領域を電極としその上部の絶縁膜を誘電体
層とする第２のキャパシタを備えた請求項１または２記
載の半導体装置。 - 【請求項５】 複合金属酸化物薄膜がチタン酸バリウム
（ＢａＴｉＯ3 ）とチタン酸ストロンチウム（ＳｒＴｉ
Ｏ3 ）の混晶化合物（ＢａxＳｒ1-xＴｉＯ3 ）の多結晶
体からなり、その混晶比ｘが０．７以下である請求項
１、２、３または４記載の半導体装置。 - 【請求項６】 半導体基板に第１の窒化珪素膜を形成す
る工程と、窒化珪素膜の上に第１の金属電極を形成し、
スパッタまたはアルコラートの塗布等によって誘電体層
を堆積し高温処理し、前記誘電体層の上に第２の金属電
極を形成する工程と、前記第２の金属電極、誘電体層お
よび第１の金属電極をエッチングしキャパシタを形成す
る工程と、前記キャパシタの上部を含んで半導体基板の
全面に絶縁膜を形成する工程と、前記キャパシタの第１
の金属電極および第２の金属電極をそれぞれ半導体基板
に形成された回路素子または配線に接続する工程とを有
する半導体装置の製造方法。 - 【請求項７】 高温処理が、１気圧以上のオゾンまたは
酸素雰囲気中、摂氏６００度以上で９００度以下であ
り、かつ不純物領域が形成された半導体基板であればそ
の不純物の拡散する温度以下で行われる請求項６記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06003592A JP3254715B2 (ja) | 1992-03-17 | 1992-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06003592A JP3254715B2 (ja) | 1992-03-17 | 1992-03-17 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001257370A Division JP2002100681A (ja) | 2001-08-28 | 2001-08-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267565A true JPH05267565A (ja) | 1993-10-15 |
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