JP2861129B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に金属酸化膜を用いた
容量部を有する半導体装置に関する。
容量部を有する半導体装置に関する。
DRAMのように、構成要素として容量部を備えた半導体
装置の集積度は年々高くなり、それに従って、容量部の
占る面積が小さくなり、比誘電率の高い容量絶縁膜が必
要となっている。この比誘電率の高い容量絶縁膜とし
て、酸化タンタル，酸化チタン，酸化ニオブ，酸化ハフ
ニウム，酸化イットリウム等の誘電体膜を用いることが
試みられている。
装置の集積度は年々高くなり、それに従って、容量部の
占る面積が小さくなり、比誘電率の高い容量絶縁膜が必
要となっている。この比誘電率の高い容量絶縁膜とし
て、酸化タンタル，酸化チタン，酸化ニオブ，酸化ハフ
ニウム，酸化イットリウム等の誘電体膜を用いることが
試みられている。
従来、これらの誘電体膜を用いる容量部の構造として
は、タングステン，モリブデン等の高融点金属からなる
下部電極上に、容量絶縁膜として、例えば、酸化タンタ
ル，酸化ハフニウム等の誘電体膜であるところの金属酸
化膜を形成し、さらにタングステン，モリブデン等によ
り上部電極を形成する構成となっている。
は、タングステン，モリブデン等の高融点金属からなる
下部電極上に、容量絶縁膜として、例えば、酸化タンタ
ル，酸化ハフニウム等の誘電体膜であるところの金属酸
化膜を形成し、さらにタングステン，モリブデン等によ
り上部電極を形成する構成となっている。
下部電極に多結晶シリコンを用いず高融点金属を用い
るのは、酸化タンタル等の金属酸化膜を形成する際に、
下部電極表面が酸化されて容量の値が減少するのを避け
るためであり、一方、上部電極に多結晶シリコンを用い
ないので、上部電極形成後の熱処理により、上記電極と
酸化タンタル等が反応を起し、リーク電流が増加すると
いう現象を防ぐためである。
るのは、酸化タンタル等の金属酸化膜を形成する際に、
下部電極表面が酸化されて容量の値が減少するのを避け
るためであり、一方、上部電極に多結晶シリコンを用い
ないので、上部電極形成後の熱処理により、上記電極と
酸化タンタル等が反応を起し、リーク電流が増加すると
いう現象を防ぐためである。
上述した従来の容量部の構造では、上部電極，下部電
極に、酸化タンタル等の金属酸化膜との反応性の小さな
タングステン，モリブデン等の高融点金属を用いてい
る。このため、上部電極，下部電極が高融点金属のまま
であるかぎり金属酸化膜との反応は起りにくい。しかる
に、特に下部電極はシリコン基板あるいは多結晶シリコ
ン膜であるところのシリコン半導体層と接続しているの
で、上部電極形成後に600℃以上の熱処理を加えると、
下部電極の高融点金属とシリコン半導体膜のシリコンが
反応して金属シリサイドとなり、さらに、金属シリサイ
ド化した下部電極中のシリコンと金属酸化膜とが反応し
てリーク電流が増加するという問題点がある。
極に、酸化タンタル等の金属酸化膜との反応性の小さな
タングステン，モリブデン等の高融点金属を用いてい
る。このため、上部電極，下部電極が高融点金属のまま
であるかぎり金属酸化膜との反応は起りにくい。しかる
に、特に下部電極はシリコン基板あるいは多結晶シリコ
ン膜であるところのシリコン半導体層と接続しているの
で、上部電極形成後に600℃以上の熱処理を加えると、
下部電極の高融点金属とシリコン半導体膜のシリコンが
反応して金属シリサイドとなり、さらに、金属シリサイ
ド化した下部電極中のシリコンと金属酸化膜とが反応し
てリーク電流が増加するという問題点がある。
同様に、上部電極が多結晶シリコン膜であるところの
シリコン半導体層と接続している場合にも、リーク電流
が増加するという問題点が生ずる。
シリコン半導体層と接続している場合にも、リーク電流
が増加するという問題点が生ずる。
本発明の半導体装置は、金属酸化膜からなる容量絶縁
膜と高融点金属からなる下部電極，上部電極とから構成
される容量部において、下部電極，上部電極の少なくと
も一方がシリコン基板あるいは多結晶シリコン膜である
ところのシリコン半導体層と接続する場合、シリコン半
導体層と接続する電極は金属窒化物を介してシリコン半
導体層と接続する構造を有している。
膜と高融点金属からなる下部電極，上部電極とから構成
される容量部において、下部電極，上部電極の少なくと
も一方がシリコン基板あるいは多結晶シリコン膜である
ところのシリコン半導体層と接続する場合、シリコン半
導体層と接続する電極は金属窒化物を介してシリコン半
導体層と接続する構造を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の摸式図断面図であ
る。図において、１はシリコン基板、２はMOSトランジ
スタのソース、３はMOSトランジスタのドレイン、４は
端子分離用のフィールド酸化膜、５はゲート酸化膜、６
はゲート電極、７は気相成長酸化膜、8,8aは窒化チタ
ン、９は下部電極のタングステン、10は容量絶縁膜の酸
化タンタル、11は上部電極のタングステン、12は層間絶
縁膜、13は配線用の多結晶シリコン膜である。
る。図において、１はシリコン基板、２はMOSトランジ
スタのソース、３はMOSトランジスタのドレイン、４は
端子分離用のフィールド酸化膜、５はゲート酸化膜、６
はゲート電極、７は気相成長酸化膜、8,8aは窒化チタ
ン、９は下部電極のタングステン、10は容量絶縁膜の酸
化タンタル、11は上部電極のタングステン、12は層間絶
縁膜、13は配線用の多結晶シリコン膜である。
本実施例は以下のように製作できる。
まず、シリコン基板１上にLOCOS法等により素子分離
用のフィールド酸化膜４を形成する。次に、熱酸化によ
るゲート酸化膜５を形成し、多結晶シリコン等によるゲ
ート電極６を作り、ソース２およびドレイン３の不純物
領域を形成し、MOSトランジスタを作る。
用のフィールド酸化膜４を形成する。次に、熱酸化によ
るゲート酸化膜５を形成し、多結晶シリコン等によるゲ
ート電極６を作り、ソース２およびドレイン３の不純物
領域を形成し、MOSトランジスタを作る。
次に、全面に気相成長酸化膜７を堆積し、ソース２上
に開口部を設け、開口部に露出したソース２上に膜厚が
300〜2000Å程度の窒化チタン８を形成する。窒化チタ
ン８はチタンをスパッタ蒸着してから600℃以上の窒素
雰囲気中でランプアニールすることにより形成するが、
気相成長により形成してもよい。
に開口部を設け、開口部に露出したソース２上に膜厚が
300〜2000Å程度の窒化チタン８を形成する。窒化チタ
ン８はチタンをスパッタ蒸着してから600℃以上の窒素
雰囲気中でランプアニールすることにより形成するが、
気相成長により形成してもよい。
次に、容量部の下部電極としてのタングステン９を膜
厚0.1〜0.8μｍ程度スパッタ蒸着あるいは気相成長によ
り堆積する。さらに、金属酸化膜からなる容量絶縁膜と
して、膜厚が50〜3000Å程度の酸化タルク10を形成す
る。酸化タンタル10は、400〜500℃でのタンタルアルコ
ラートと酸素による気相成長法，タンタルを酸素雰囲気
中でスパッタ蒸着した後さらに酸化性雰囲気長で熱処理
する方法等により形成する。続いて、容量部の上部電極
としてのタングステン11を膜厚0.1〜0.5μｍ程度スパッ
タ蒸着あるいは気相成長により堆積する。
厚0.1〜0.8μｍ程度スパッタ蒸着あるいは気相成長によ
り堆積する。さらに、金属酸化膜からなる容量絶縁膜と
して、膜厚が50〜3000Å程度の酸化タルク10を形成す
る。酸化タンタル10は、400〜500℃でのタンタルアルコ
ラートと酸素による気相成長法，タンタルを酸素雰囲気
中でスパッタ蒸着した後さらに酸化性雰囲気長で熱処理
する方法等により形成する。続いて、容量部の上部電極
としてのタングステン11を膜厚0.1〜0.5μｍ程度スパッ
タ蒸着あるいは気相成長により堆積する。
次に、BPSG等の層間絶縁膜12を堆積し、800℃以上の
酸素雰囲気中で熱処理し、表面を平坦化する。続いて、
タングステン11に達する開口部を層間絶縁膜12に形成
し、開口部底面に前述と同様の方法により膜厚が300〜2
000Å程度の窒化チタン８を形成する。次に、開口部に
接続する多結晶シリコン膜13を形成し、第１図に示した
構造を得る。
酸素雰囲気中で熱処理し、表面を平坦化する。続いて、
タングステン11に達する開口部を層間絶縁膜12に形成
し、開口部底面に前述と同様の方法により膜厚が300〜2
000Å程度の窒化チタン８を形成する。次に、開口部に
接続する多結晶シリコン膜13を形成し、第１図に示した
構造を得る。
第２図は本発明の第２の実施例を示す摸式的断面図で
ある。図において、１はシリコン基板、２はMOSトラン
ジスタのソース、３はMOSトランジスタのドレイン、４
は素子分離用のフィールド酸化膜、５はゲート酸化膜、
6aは多結晶シリコンからなるゲート電極、5aはゲート電
極6aを覆う熱酸化膜、７は気相成長酸化膜、８は窒化チ
タン、９は下部電極のタングステン、10は容量絶縁膜の
酸化タンタル、11は上部電極のタングステン、12は層間
絶縁膜である。
ある。図において、１はシリコン基板、２はMOSトラン
ジスタのソース、３はMOSトランジスタのドレイン、４
は素子分離用のフィールド酸化膜、５はゲート酸化膜、
6aは多結晶シリコンからなるゲート電極、5aはゲート電
極6aを覆う熱酸化膜、７は気相成長酸化膜、８は窒化チ
タン、９は下部電極のタングステン、10は容量絶縁膜の
酸化タンタル、11は上部電極のタングステン、12は層間
絶縁膜である。
本実施例では、多結晶シリコンからなるゲート電極6a
を形成した後、ゲート電極6aを覆う熱酸化膜5aを形成
し、ソース2,ドレイン３を形成し、続いて、所定の位置
に窒化チタン８を形成する。
を形成した後、ゲート電極6aを覆う熱酸化膜5aを形成
し、ソース2,ドレイン３を形成し、続いて、所定の位置
に窒化チタン８を形成する。
次に、全面に気相成長酸化膜７を堆積し、ソース２上
の窒化チタン８に達する開口部を設け、下部電極のタン
グステン９を形成する。以後の工程は第１の実施例とほ
ぼ同じである。
の窒化チタン８に達する開口部を設け、下部電極のタン
グステン９を形成する。以後の工程は第１の実施例とほ
ぼ同じである。
本実施例では、ゲート電極6aと下部電極のタングステ
ン９との間の短絡が防げるため、16M以上のDRAMのよう
な微細な容量部の構造に用いることができる。
ン９との間の短絡が防げるため、16M以上のDRAMのよう
な微細な容量部の構造に用いることができる。
なお、本発明の第1,第２の実施例では、上，下部電極
にタングステンを、容量絶縁膜に酸化タンタルを用いた
例で説明したが、上，下部電極としてはモリブデン，タ
ンタル，チタン等の他の高融点金属を用いてもよい。ま
た、容量絶縁膜としては酸化チタン，酸化ニオブ，酸化
ハフニウム，酸化イットリウム等の金属酸化膜、２酸化
シリコン，酸化タンタル，酸化チタン，酸化ニオブ，酸
化ハフニウム，酸化イットリウムの間の混合膜あるいは
複合膜を用いてもよい。
にタングステンを、容量絶縁膜に酸化タンタルを用いた
例で説明したが、上，下部電極としてはモリブデン，タ
ンタル，チタン等の他の高融点金属を用いてもよい。ま
た、容量絶縁膜としては酸化チタン，酸化ニオブ，酸化
ハフニウム，酸化イットリウム等の金属酸化膜、２酸化
シリコン，酸化タンタル，酸化チタン，酸化ニオブ，酸
化ハフニウム，酸化イットリウムの間の混合膜あるいは
複合膜を用いてもよい。
また、本発明の第1,第２の実施例では、金属窒化物と
して窒化チタンを用いた例で説明したが、窒化タングス
テン，窒化タンタル，窒化モリブデン，窒化ニオブ，窒
化ジルコニウム，窒化パラジウム，窒化ニッケル，窒化
ハフニウム，窒化バナジウム，窒化クロム，窒化白金等
を用いてもよい。
して窒化チタンを用いた例で説明したが、窒化タングス
テン，窒化タンタル，窒化モリブデン，窒化ニオブ，窒
化ジルコニウム，窒化パラジウム，窒化ニッケル，窒化
ハフニウム，窒化バナジウム，窒化クロム，窒化白金等
を用いてもよい。
なお、金属窒化物，下部電極，容量絶縁膜，上部電極
の構成材質の組み合せには、特に制約はない。
の構成材質の組み合せには、特に制約はない。
また、本発明の第1,第２の実施例では、シリコン基板
に形成されたMOSトランジスタのソースに容量部の下部
電極が接続する場合を用いた例で説明したが、シリコン
基板，シリコン基板に形成された拡散層，半導体基板上
あるいは絶縁体基板上に形成された多結晶シリコン膜等
に容量部の下部電極が接続する場合にも、本発明は適用
できる。
に形成されたMOSトランジスタのソースに容量部の下部
電極が接続する場合を用いた例で説明したが、シリコン
基板，シリコン基板に形成された拡散層，半導体基板上
あるいは絶縁体基板上に形成された多結晶シリコン膜等
に容量部の下部電極が接続する場合にも、本発明は適用
できる。
以上説明したように本発明は、金属酸化膜からなる容
量絶縁膜と高融点金属からなる下部電極，上記電極とか
ら構成される容量部において、下部電極，上部電極の少
なくとも一方がシリコン基板あるいは多結晶シリコン膜
であるところのシリコン半導体層と接続する場合、シリ
コン半導体層と接続する電極は金属窒化物を介してシリ
コン半導体層と接続することにより、シリコン半導体層
と接続する電極の形成工程以後に加熱を伴なう工程を経
ても、シリコン半導体層中のシリコンと電極構成材料の
高融点金属との合金化反応は化学的に安定な金属窒化物
の存在により妨げられ、この電極中に金属シリサイドは
形成されなくなる。このため、金属酸化膜からなる容量
絶縁膜と金属シリサイドとの反応は回避され、容量部の
リーク電流が増加するという現象は発生せず、高信頼
性，高容量値の容量部を実現することができる。
量絶縁膜と高融点金属からなる下部電極，上記電極とか
ら構成される容量部において、下部電極，上部電極の少
なくとも一方がシリコン基板あるいは多結晶シリコン膜
であるところのシリコン半導体層と接続する場合、シリ
コン半導体層と接続する電極は金属窒化物を介してシリ
コン半導体層と接続することにより、シリコン半導体層
と接続する電極の形成工程以後に加熱を伴なう工程を経
ても、シリコン半導体層中のシリコンと電極構成材料の
高融点金属との合金化反応は化学的に安定な金属窒化物
の存在により妨げられ、この電極中に金属シリサイドは
形成されなくなる。このため、金属酸化膜からなる容量
絶縁膜と金属シリサイドとの反応は回避され、容量部の
リーク電流が増加するという現象は発生せず、高信頼
性，高容量値の容量部を実現することができる。
リーク電流に関して第３図を用いて具体的に説明す
る。第３図は、従来構造の容量部と本発明の第１および
第２の実施例の容量部において、40Åのシリコン酸化膜
厚に換算される酸化タンタルを容量膜とした場合に、上
部電極としてのタングステン11を形成した後の熱処理温
度とリーク電流に基ずく耐圧との関係を示す特性図であ
る。
る。第３図は、従来構造の容量部と本発明の第１および
第２の実施例の容量部において、40Åのシリコン酸化膜
厚に換算される酸化タンタルを容量膜とした場合に、上
部電極としてのタングステン11を形成した後の熱処理温
度とリーク電流に基ずく耐圧との関係を示す特性図であ
る。
同図において、横軸は熱処理温度（℃）、縦軸は耐圧
（Ｖ）を示す。ここで、リーク電流の電流密度Ｊが10-8
A/cm2となる電圧値を耐圧と定義する。
（Ｖ）を示す。ここで、リーク電流の電流密度Ｊが10-8
A/cm2となる電圧値を耐圧と定義する。
従来構造では700℃以上で耐圧が著しく減少するが、
本発明の第１および第２の実施例の構造では1000℃の熱
処理を行なっても耐圧の変動はほとんどない。
本発明の第１および第２の実施例の構造では1000℃の熱
処理を行なっても耐圧の変動はほとんどない。
第１図は本発明の第１の実施例の摸式的断面図、第２図
は本発明の第２の実施例の摸式的断面図、第３図は従来
構造の容量部と本発明の第1,第２の実施例とのリーク電
流による耐圧の熱処理温度依存性を示す特性図である。 １……シリコン基板、２……ソース、３……ドレイン、
４……フィールド酸化膜、５……ゲート酸化膜、5a……
熱酸化膜、6,6a……ゲート電極、７……気相成長酸化
膜、8,8a……窒化チタン、９……タングステン（下部電
極）、10……酸化タンタル、11……タングステン（上部
電極）、12……層間絶縁膜、13……多結晶シリコン膜。
は本発明の第２の実施例の摸式的断面図、第３図は従来
構造の容量部と本発明の第1,第２の実施例とのリーク電
流による耐圧の熱処理温度依存性を示す特性図である。 １……シリコン基板、２……ソース、３……ドレイン、
４……フィールド酸化膜、５……ゲート酸化膜、5a……
熱酸化膜、6,6a……ゲート電極、７……気相成長酸化
膜、8,8a……窒化チタン、９……タングステン（下部電
極）、10……酸化タンタル、11……タングステン（上部
電極）、12……層間絶縁膜、13……多結晶シリコン膜。
Claims (3)
- 【請求項１】高融点金属からなる下部電極と金属酸化膜
からなる容量絶縁膜と高融点金属からなる上部電極とか
ら構成される容量部を具備した半導体装置において、前
記下部電極が金属窒化物を介してシリコン半導体層と接
続することを特徴とする半導体装置。 - 【請求項２】高融点金属からなる下部電極と金属酸化膜
からなる容量絶縁膜と高融点金属からなる上部電極とか
ら構成される容量部を具備した半導体装置において、前
記上部電極が金属窒化物を介して多結晶シリコン膜と接
続することを特徴とする半導体装置。 - 【請求項３】前記金属窒化物が窒化チタン，窒化タング
ステン，窒化タンタル，窒化モリブデン，窒化ニオブ，
窒化ジルコニウム，窒化パラジウム，窒化ニッケル，窒
化ハフニウム，窒化バナジウム，窒化クロム，窒化白金
の１つであることを特徴とする請求項（１）または
（２）記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276827A JP2861129B2 (ja) | 1989-10-23 | 1989-10-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276827A JP2861129B2 (ja) | 1989-10-23 | 1989-10-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03136361A JPH03136361A (ja) | 1991-06-11 |
| JP2861129B2 true JP2861129B2 (ja) | 1999-02-24 |
Family
ID=17574956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1276827A Expired - Lifetime JP2861129B2 (ja) | 1989-10-23 | 1989-10-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861129B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3055242B2 (ja) * | 1991-09-19 | 2000-06-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH07161931A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
| JP2897631B2 (ja) * | 1993-12-28 | 1999-05-31 | 日本電気株式会社 | 半導体集積回路装置および製造方法 |
| JP3309260B2 (ja) * | 1994-02-14 | 2002-07-29 | 日本テキサス・インスツルメンツ株式会社 | キャパシタ |
| US5622893A (en) * | 1994-08-01 | 1997-04-22 | Texas Instruments Incorporated | Method of forming conductive noble-metal-insulator-alloy barrier layer for high-dielectric-constant material electrodes |
| US5504041A (en) * | 1994-08-01 | 1996-04-02 | Texas Instruments Incorporated | Conductive exotic-nitride barrier layer for high-dielectric-constant materials |
| US6015986A (en) | 1995-12-22 | 2000-01-18 | Micron Technology, Inc. | Rugged metal electrodes for metal-insulator-metal capacitors |
| KR100205301B1 (ko) * | 1995-12-26 | 1999-07-01 | 구본준 | 금속배선구조 및 형성방법 |
| KR100419027B1 (ko) * | 1996-12-31 | 2004-05-20 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터제조방법 |
| US6020248A (en) * | 1997-06-26 | 2000-02-01 | Nec Corporation | Method for fabricating semiconductor device having capacitor increased in capacitance by using hemispherical grains without reduction of dopant concentration |
| TW365065B (en) * | 1997-07-19 | 1999-07-21 | United Microelectronics Corp | Embedded memory structure and manufacturing method thereof |
| GB2331839B (en) * | 1997-07-19 | 1999-10-13 | United Microelectronics Corp | Process and structure for embedded dram |
| TW411615B (en) | 1997-12-04 | 2000-11-11 | Fujitsu Ltd | Semiconductor device and method of manufacturing the same |
| NL1007804C2 (nl) * | 1997-12-16 | 1999-06-17 | United Microelectronics Corp | Werkwijze voor het vervaardigen van een geïntegreerde circuit-inrichting met ingebedde DRAM circuits en logische circuits op een enkel substraat. |
| KR100293713B1 (ko) | 1998-12-22 | 2001-07-12 | 박종섭 | 메모리소자의 커패시터 제조방법 |
| JP3624822B2 (ja) | 2000-11-22 | 2005-03-02 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
-
1989
- 1989-10-23 JP JP1276827A patent/JP2861129B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03136361A (ja) | 1991-06-11 |
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