NL1007804C2

NL1007804C2 - Werkwijze voor het vervaardigen van een geïntegreerde circuit-inrichting met ingebedde DRAM circuits en logische circuits op een enkel substraat.

Info

Publication number: NL1007804C2
Application number: NL1007804A
Authority: NL
Inventors: Tri-Rung Yew; Shih-Wei Sun; Hong-Jen Wu; Jacob Chen
Original assignee: United Microelectronics Corp
Priority date: 1997-12-16
Filing date: 1997-12-16
Publication date: 1999-06-17

Description

Werkwijze voor het vervaardigen van een geïntegreerde circuit- inrichting met ingebedde DRAM circuits en logische circuits op een enkel substraat NL 43.437-PW/mv

ACHTERGROND VAN DE UITVINDING

1. Gebied van de uitvinding

Aspecten van de onderhavige uitvinding hebben betrek-5 king op het vormen van geïntegreerde circuit-inrichtingen, welke zijn voorzien van zowel een array van geheugencellen als een array van logische circuits op een enkele chip of een enkel substraat, in een processtroom waarin processtappen worden gedeeld die gemeenschappelijk zijn voor het vormen van de ge-10 heugenarray en de logische array. Andere aspecten van de. uitvinding hebben betrekking op een geïntegreerd circuit dat een ingebed geheugen omvat uitsluitend bedoeld voor logische circuits die zijn gevormd op de chip met het geheugen.

15 2. Beschrijving van de verwante techniek

Het is voor sommige gegevensverwerkingstoepassingen wenselijk geworden om geïntegreerde circuitinrichtingen te verschaffen die op dezelfde chip zijn voorzien van zowel arrays van geheugencellen als van arrays van logische circuits 20 van hoge snelheid zoals deze typisch worden toegepast in microprocessoren bij digitale signaalprocessoren. Het zou bijvoorbeeld wenselijk kunnen zijn om een array van dynamische random access geheugencellen te verschaffen binnen de geïntegreerde circuit-inrichting voor het verschaffen van exclusief 25 voor de toepassing dienende toegang met betrekkelijk hoge snelheid tot een aanzienlijke hoeveelheid opgeslagen data voor de logische circuits van de geïntegreerde circuit-inrichting. Toepassingen welke zouden kunnen profiteren van de aanwezigheid van dergelijke ingebedde DRAM's omvatten logische cir-30 cuits die grote hoeveelheden gegevens verwerken zoals grafische processors. Gebruikmaking van ingebed geheugen zou ook het aantal pennen of ingangs/uitgangsaansluitingen kunnen verminderen die benodigd zijn bij de geïntegreerde circuit-inrichting. Het verschaffen van zowel circuits voor hoge snel- 1007804 i 2 heidslogica als van ingebedde DRAM op dezelfde chip vereist dat bepaalde aspecten van de processtroom, die wordt gebruikt voor het vervaardigen van de chip, uitsluitend voor de toepassing dienen van het vormen van logische circuits en dat andere 5 aspecten uitsluitend voor de toepassing dienen van het vormen van geheugencellen. De figuren 1-4 illustreren een deel van een processtroom die zou kunnen worden gebruikt voor het verschaffen van ingebedde DRAM op een geïntegreerde circuit -inrichting die is voorzien van circuits met hoge snelheidslo-10 gica.

Figuur 1 illustreert bij een tussengelegen processtadium een geïntegreerde circuit-inrichting die zal worden voorzien van een ingebedde DRAM en een array van logische circuits. Aan de linkerzijde van de geïllustreerde inrichting be-15 vindt zich een karakteristieke DRAM cel en aan de rechterzijde van de geïllustreerde inrichting bevindt zich een karakteristieke logische FET die een onderdeel vormt van een deel van een logisch circuit. Andere circuits voor het uitvoeren van ingangs/uitgangsfuncties (input/output of I/O functies) voor 20 de geïntegreerde circuit-inrichting zullen normaal gesproken · aanwezig zijn maar worden hier niet getoond. De ingebedde DRAM cel zal wanneer deze compleet is een overbrengings- of door-gangs-veld-effect transistor (FET) omvatten, gekoppeld aan een ladingsopslagcondensator. De overbrengings FET fungeert als 25 schakelaar voor het selectief koppelen van de onderste elektrode van de ladingsopslagcondensator met een bitlijn zodat ladingen, representatief voor gegevens, ofwel kunnen worden uitgelezen vanuit, ofwel kunnen worden opgeslagen in de ladingsopslagcondensator. De ingebedde DRAM en het logische cir-30 cuit van de geïntegreerde circuit-inrichting zijn gevormd op een enkel siliciumsubstraat 10 dat typisch ten minste één op-pervlaktelaag uit materiaal van het P-type bezit. Isolatiege-bieden 12 van de inrichting zijn waar nodig aangebracht over het oppervlak van de inrichting. De isolatiegebieden 12 van de 35 inrichting kunnen bestaan uit veldoxydegebieden gevormd door gemodificeerde lokale oxydatie van silicium (Local oxidation of silicon, LOCOS) of kunnen bestaan uit "shallow trench isolation" (STI) inrichtingen omvattende groeven die zijn gevuld met oxyde door chemische dampopbrenging (chemical vapor depo-40 sition, CVD). De geïllustreerde dwarsdoorsnede van de ingebed-

Λ304 I

3 de DRAM cel omvat een doorsnede door een overbrengings FET 14 en door een naburige bedradingslijnstructuur 16. De bedra-dingslijnstructuur 16 is typisch een verlengstuk van de poor-telektrodestructuren voor naburige DRAM cellen en bezit der-5 halve een praktisch identieke structuur in vergelijking met de geïllustreerde poortelektrodestructuur. De poortelektrode-structuur omvat een poortelektrode 20 met ten minste een onderste laag van gedoteerd polysilicium aangebracht op de poor-toxydelaag 18. Meestal omvat de bedradingslijngeleider 22 te-10 vens ten minste een onderste laag van gedoteerd polysilicium dat is gevormd op het veldoxyde isolatiegebied 12. Een overdekkende oxydelaag 24 wordt vroegtijdig in het proces aangebracht voor het beschermen van de poortelektrode 20 en de bedradingslijngeleider 22. Afstandsstructuren uit oxyde 26 wor-15 den aan iedere zijde van de poortelektrode en van de bedra- dingslijnen aangebracht, typisch door aanbrengen van silicium-oxyde met CVD gevolgd door een terug-etsproces. De afstands-structuren 26 uit oxyde verschaffen laterale bescherming van de poortelektrode en de bedradingslijn gedurende het proces en 20 zouden ook kunnen worden gebruikt bij de formatie van licht gedoteerde drainstructuren (lightly doped drain, LDD) voor de toevoer en afvoergebieden of source/drain-gebieden van de overbrengings FET's. De source/drain-gebieden 28 worden gevormd door middel van zelf uitlijnende ionenimplantatie van 25 doteringen van het N-type aan beide zijden van de poortelek-troden 20 ter completering van de overbrengings FET 14.

Delen van het logische circuit dat schematisch wordt geïllustreerd aan de rechterzijde van de figuren 1 tot 4 worden praktisch tegelijkertijd gevormd met de formatie van de 30 overbrengings FET's van de DRAM array. Afhankelijk van ont-werpkeuzes kunnen sommige processtappen worden gedeeld tussen de processen voor de ingebedde DRAM en van de logica of er· kunnen volledig andere processen worden gebruikt voor het vormen van de DRAM en de logische circuits. De karakteristieke 35 FET 30 van het logische circuit is gevormd op een poortoxyde-laag 32 en omvat een polysiliciumpoortelektrode 34. Het heeft over het algemeen de voorkeur om geen silicidelaag aan te brengen over de polysiliciumpoortelektrode 34 tijdens de weergegeven fase van het vervaardigingsproces. In plaats daarvan 40 wordt een zelf uitlijnend silicide ("salicide") proces toege- 1007804 4 past voor het completeren van de FET's van het logische circuit tijdens een latere fase van het vervaardigingsproces. Uit oxyde bestaande afstandsdelen 38 worden gevormd aan beide zijden van de poortelektrode 34 en worden typisch gebruikt voor 5 het definiëren van een LDD structuur voor de source/drain-gebieden 40 van de logische FET's.

Na het formeren van de FET's voor de DRAM array en de logische array is het gebruikelijk om een dikke oxydelaag 42 aan te brengen over het gehele substraat 10. De oxydelaag 10 wordt aangebracht tot een voldoende dikte om zowel de verschillende inrichtingsstructuren te overdekken als om een voldoende dikte te' verschaffen voor de planarisering van de oxydelaag 42. Planarisering van de oxydelaag 42 is belangrijk ter verbetering van de procestolerantie voor de fotolithografie en 15 etsstappen die worden gebruikt voor het vormen van de onderste elektrode van de ladingsopslagcondensator. Na aanbrengen van de geplanariseerde oxydelaag wordt een via 44 gevormd door de geplanariseerde oxydelaag teneinde het source/drain-gebied 28 bloot te leggen waarmede de ladingsopslagcondensator van de 20 geïllustreerde DRAM cel zal worden verbonden. Gedoteerd poly-silicium wordt aangebracht binnen de via 44 voor het vormen van een verticale verbinding 46 tussen het source/drain-gebied 28 en de onderste elektrode 48 van de ladingsopslagcondensator. De onderste elektrode 48 van de ladingsopslagcondensator 25 wordt typisch gevormd uit meerdere lagen van gedoteerd polysi-licium. Voor de ontwerp-regels die typisch worden toegepast in moderne processen is het belangrijk om een driedimensionale kroon- of fin-condensatorstructuur te verschaffen voor de onderste elektrode 48 zodat deze een voldoende oppervlaktegebied 30 bezit om een voldoende niveau van ladingsopslag voor de condensator te verschaffen. Een dergelijke kroon- of fin-struc-tuur is noodzakelijk om te garanderen dat de ladingsopslagcondensator van de DRAM cel een voldoende hoeveelheid lading opslaat ter vergemakkelijking van het uitlezen van gegevens en 35 van schrijfhandelingen alsmede om te garanderen dat de opgeslagen lading op de ladingsopslagcondensator aanwezig blijft gedurende een acceptabele tijd zonder een verversingsbewerking te vereisen. Formatie van de ladingsopslagcondensator wordt voortgezet door het verschaffen van een condensatordiëlektri-40 cum 50 bestaande uit een uit drie lagen bestaande oxyde/ni- 100780/1 5 tride/oxyde structuur bekend als ΟΝΟ over de onderste conden- -satorelektrode 48. Een bovenste elektrode 52 wordt gevormd door het verschaffen van een andere laag van gedoteerd polysi-licium dat van een patroon wordt voorzien op een wijze die 5 conventioneel is voor DRAM arrays. De gecompleteerde ladings-opslagcondensator wordt getoond in figuur 2.

Na completering van de ladingsopslagcondensator wordt een masker zoals een fotoresist masker 54 aangebracht over de inrichting van figuur 2 voor het afdekken van de ingebedde 10 DRAM array en voor het blootleggen van de oxydelaag 42 over de array van logische circuits. Etsen wordt uitgevoerd voor het verwijderen van de dikke oxydelaag 42 van de hierboven genoemde logische circuits hetgeen resulteert in de structuur die wordt getoond in figuur 3. De werkwijze gaat voort bij de lo-15 gische FET 30 voor het vormen van een silicidelaag 66 over de poortelektrode 34 en van silicidelagen 68 over de toevoer/af-voergebieden 40 die worden getoond in figuur 4. De silicidelagen 66, 68 reduceren de resistiviteit en de contactweerstand van de poortelektrode en van de source/drain-gebieden. De si-20 licidelagen worden typisch gevormd in een zelf uitlijnend si-licide ("salicide") proces waarbij een laag van vuurvast materiaal zoals titanium wordt aangebracht over de blootliggende polysiliciumpoortelektrode en over de blootliggende silicium source/drain-gebieden. Een initiële uitgloeiing wordt uitge-25 voerd voor het omvormen van een deel van de opgebrachte metalen laag tot een metaal silicide. Er wordt een etsbewerking uitgevoerd voor het verwijderen van metaal dat niet heeft gereageerd en vervolgens wordt een tweede uitgloeiing uitgevoerd ter verkrijging van een lage resistiviteit van de metalen si-30 licidelagen 66, 68 op de poortelektrode 34 en op de source/drain-gebieden 40. De werkwijze gaat voort voor het verschaffen van een typische uit meerdere lagen bestaande onderlinge verbindingsstructuur die uitsluitend dient voor de logische circuits (niet getoond). Verdere bewerking comple-35 teert de geïntegreerde circuit-inrichting die zowel is voorzien van logische circuits als van ingebedde DRAM circuits.

Tot op heden is het verschaffen van ingebedde DRAM voor de logische circuits van een geïntegreerde circuit-inrichting ter verbetering van prestaties van de logische cir-40 cuits en van de inrichtingen als geheel een dure werkwijze 1007804

GEWIJZIGDE BLADZIJDEN 6-6A VAN DE BESCHRIJVING

6 geweest met een ongewenst lage opbrengst van de gewenste geïntegreerde circuit-inrichting. Het is daarom wenselijk om een beter proces te verschaffen voor het vormen van geïntegreerde circuit-inrichtingen met ingebedde DRAM.

5 Uit US 5 399 890 is een DRAM bekend die elementen van de huidige uitvinding omvat. De uitvinding beoogt een werkwijze voor de vervaardiging van een geïntegreerde circuit-inrichting die zowel ingebedde DRAM circuits omvat als logische circuits op een enkel substraat en van verbeterde soort.

10

SAMENVATTING VAN DE VOORKEURSUITVOERINGSVORMEN

Uitvoeringsvormen van de onderhavige uitvinding verschaffen een werkwijze voor het vervaardigen van een geïnte-15 greerde circuit-inrichting omvattende zowel ingebedde DRAM circuits als logische circuits op een enkel substraat. De werkwijze omvat de stappen van het verschaffen van een substraat, het verschaffen van overbrengings FET's in en op ingebedde DRAM circuitgebieden van het substraat en het verschaf-20 fen van logische FET's in en op logische circuitgebieden van het substraat. Een eerste isolatielaag wordt aangebracht over de overbrengings FET's en over de logische FET's. Eerste en tweede openingen worden gedefinieerd door de eerste isolatielaag om respectievelijk de eerste en tweede source/drain-25 gebieden bloot te leggen van ten minste één van de overbrengings FET's en een derde opening wordt gedefinieerd voor het blootleggen van ten minste één geleider binnen het logische circuit. Een eerste geleidende laag wordt aangebracht over de eerste isolatielaag die zich uitstrekt tot in de opening om 30 contact te maken met het eerste source/drain-gebied van de overbrengings FET zodat de eerste geleidende laag de eerste opening bekleedt maar niet opvult. Een diëlektrische condensa- 1007804 , 6a torlaag wordt aangebracht binnen de eerste opening. De tweede geleidende laag wordt aangebracht binnen de eerste opening en de eerste geleidende laag en de tweede geleidende laag worden van een patroon voorzien om respectievelijk een onderste en 5 een bovenste condensatorelektrode van een ingebedde DRAM la-dingsopslagcondensator lateraal te definiëren. Silicidelagen worden aangebracht op de source/draingebieden van de logische FET's. De diëlektrische laag van de condensator wordt aangebracht nadat de silicidelagen zijn aangebracht.

10 Een bijzonder aspect van de uitvinding vormt de inge bedde DRAM ladingsopslagcondensator zonder gebruik van processtappen bij hoge temperatuur.

Sommige uitvoeringsvormen van de uitvinding omvatten de stappen van het selectief afdekken van de overbrengings 15 FET's met een beschermende diëlektrische laag terwijl de logische FET's bloot blijven liggen, het opbrengen van een metaal- 1007804 7 laag over de logische FET's, het uitgloeien van de metaallaag ~ teneinde de metaallaag te doen reageren met delen van de logische FET's, het verwijderen van delen van de metaallaag na de stap van het uitgloeien van de metaallaag en het vervolgens 5 vormen van de eerste isolatielaag.

Een ander meer gedetailleerd aspect van de uitvinding verwijdert de diëlektrische laag van de condensator vanuit de tweede opening en de derde opening teneinde het mogelijk te maken dat deze openingen worden gebruikt voor het vormen van 10 bitlijncontacten, respectievelijk logische contacten. Voorts wordt bij dit aspect van de uitvinding de tweede geleidende laag voorzien van een tweede opening eri van de derde opening, zodat de tweede geleidende laag in contact staat met de eerste geleidende laag binnen de tweede opening en binnen de derde 15 opening. Vanuit een andere gezichtspunt gezien kunnen uitvoeringsvormen van de uitvinding de eerste geleidende laag aanbrengen binnen de derde opening zodat de eerste geleidende laag in contact staat met de op zijn minst aanwezige ene geleider binnen de derde opening.

20 Volgens nog een ander aspect van dit meest recente feature kan de werkwijze een tweede isolatielaag opbrengen over de tweede geleidende laag en een vierde opening verschaffen door de tweede isolatielaag voor het blootleggen van de bovenste condensatorelektrode en een vijfde opening door de 25 tweede isolatielaag voor het blootleggen van een deel van de tweede geleidende laag die is verbonden met de op zijn minst aanwezige ene geleider. Contacten worden gevormd door het opbrengen van een derde geleidende laag binnen de vierde en vijfde openingen en over de tweede isolatielaag en door het 30 vervolgens aanbrengen van een patroon in de derde geleidende laag voor het vormen van een bedradingslijn welke de bovenste condensatorelektrode verbindt met een referentie potentiaal door de vierde opening en voor het vormen van een logische bedradingslijn die is verbonden met de op zijn minst aanwezige 35 ene geleider.

Bij een ander aspect van de onderhavige uitvinding wordt de eerste geleidende laag van een patroon voorzien alvorens de diëlektrische condensatorlaag wordt opgebracht en de randen van de onderste condensatorelektrode worden afgedekt 40 door een elektrische condensatorlaag. Bij dit aspect strekken 1007804 i 8 de randen van de bovenste condensatorelektrode zich lateraal uit tot voorbij de randen van de onderste condensatorelektrode .

5 KORTE BESCHRIJVING VAN DE TEKENINGEN

De figuren 1 tot 4 illustreren stappen bij een conventioneel proces voor het vormen van een geïntegreerde circuit -inrichting met ingebedde DRAM.

10 De figuren 5 tot 15 illustreren stappen bij een ge prefereerd proces voor het vormen van een geïntegreerde cir-cuit-inrichting' in overeenstemming met 'voorkeursuitvoeringsvormen van de onderhavige uitvinding.

Figuur 16 illustreert een alternatieve configuratie 15 van een condensator die in het bijzonder de voorkeur heeft voor een ingebedde DRAM cel.

GEDETAILLEERDE BESCHRIJVING VAN DE VOORKEURSUITVOERINGSVORMEN

20 Er zijn een aantal randvoorwaarden bij het conventio nele proces dat wordt geïllustreerd in de figuren 1 tot 4 voor het verschaffen van ingebedde DRAM en logische circuits binnen een geïntegreerd circuit gevormd op een enkele chip. Het proces dat wordt gebruikt voor het blootleggen van de FET’s van 25 de logische circuits na de formatie van de DRAM condensator, dat wil zeggen het proces dat de oxydelaag 42 verwijdert en de structuur van figuur 2 omvormt tot de structuur van figuur 3, is in het bijzonder een bron van problemen. De oxydelaag 42 wordt dik gemaakt ter verkrijging van het gewenste niveau van 30 planarisering en om de verschillende geheugencircuits en logische circuits voldoende te beschermen gedurende de etsstappen die worden toegepast voor het vormen van de kroonstructuur of de finstructuur van de onderste elektrode 48 van de ladingsop-slagcondensator. Aangezien de oxydelaag 42 de neiging heeft om 35 dik te zijn vereist het verwijderen van de oxydelaag 42 van boven de logische circuits een langdurig etsproces. De polysi-licium poortelektrode 34 strekt zich uit boven de source/-drain-gebieden 40 van het substraat over een afstand van ongeveer 2000 A en, wat goed mogelijk is, over meer dan 4000 tot 40 5000 A. Etsen voor het verwijderen van de oxydelaag 42 dient 1007804 9 daarom te worden voortgezet door de oxydedikte boven de poor-telektrode van de logische FET en door een grotere oxydedikte boven de source/drain-gebieden. Het etsproces moet worden voortgezet totdat de source/drain-gebieden 40 zijn blootge-5 legd, het effect van het verwijderen van de oxydelaag 42 is daarom dat de poortelektrode gedurende een ongewenste tijd wordt blootgesteld aan het etsproces gedurende welke het etsen voortgaat met het blootleggen van de source/drain-gebieden 40. Het etsproces leidt zodoende onvermijdelijk tot verlies aan 10 polysilicium van de poortelektrode en tot beschadiging van de poortelektrode en het poortoxyde door het plasma-etsproces. Verlies yan polysilicium en schade door het proces aan de poortelektrode vermindert volgens waarneming de prestaties en de opbrengsten aan logische circuits bij geïntegreerde cir-15 cuit-inrichtingen met ingebedde DRAM.

Één alternatief voor het langdurige etsproces dat wordt gebruikt voor het blootleggen van de source/drain-gebieden van de logische FET's op de logische circuits die worden getoond in figuur 3 bestaat uit het afwerken van de 20 formatie van de logische FET's voorafgaand aan het vormen van de ladingsopslagcondensatoren van de ingebedde DRAM array. De FET's van het logische circuit zouden bijvoorbeeld kunnen worden gecompleteerd voorafgaand aan het verschaffen van de dikke oxydelaag 42 boven de structuur van figuur 1, waardoor de 25 noodzaak voor het uitvoeren van een etsbewerking over het hele oppervlak voor het op hetzelfde moment blootleggen van de poort en de source/drain-gebieden van de logische FET's wordt geëlimineerd. Deze strategie is evenwel al eerder onpraktisch gebleken. Completeren van de logische FET's van het logische 30 circuit vereist dat de silicidelagen 66, 68 worden voorzien respectievelijk op de poortelektrode 34 en op de source/drain-gebieden 40. De metalen aanwezig in deze silicidelagen 66, 68 diffunderen over het algemeen snel door silicium gedurende processtappen bij hoge temperatuur. Dergelijke processtappen 35 bij hoge temperatuur zijn noodzakelijk voor het vormen van de DRAM ladingsopslagcondensatoren aangezien bepaalde aspecten van het proces van nitride depositie en het daaropvolgende oxydatieproces gebruikt bij het vormen van ONO diëlektricum van de condensator vereisen dat de inrichting wordt verwarmd 40 tot temperaturen boven 700°C. Processen bij dergelijke hoge 1007804 10 temperaturen kunnen een hele reeks van problemen veroorzaken voor de silicidelagen 66, 68 en kunnen de FET's 30 van het logische circuit onwerkzaam maken.

Bijzonder geprefereerde uitvoeringsvormen van de on-5 derhavige uitvinding pakken dit probleem en andere problemen aan door het vormen van de logische circuits van ingebedde DRAM circuits, inclusief de salicidebewerking, voordat de la-dingsopslagcondensatoren van de DRAM gereed zijn. Nadat het salicideproces voor de logische FET's is afgelopen worden de 10 ladingsopslagcondensatoren van de ingebedde DRAM array gevormd met gebruikmaking van processtappen bij een geschikte lage temperatuur. Door de ladingsopslagcondensatoren te vormen nadat de transistors van de logische circuits zijn gecompleteerd is er typisch geen noodzaak om door een dikke oxydelaag te et-15 sen voor het blootleggen van de poortelektrodes van de logische FET's ten behoeve van verdere bewerkingen. Er zal dientengevolge een verminderde waarschijnlijkheid aanwezig zijn van beschadiging van de poortelektrodes van de logische FET's gedurende bewerkingen. Voorkeursuitvoeringsvormen van de on-20 derhavige uitvinding pakken de gebruikelijke problemen aan door het vormen van ladingsopslagcondensatoren na de completering van gesalicideerde logische FET's door het beperken van bewerkingsstappen bij hoge temperatuur na het salicideproces. Het hoofdprobleem bij het vormen van DRAM ladingsopslagconden-25 satoren na het uitvoeren van een salicidebewerking van de logische FET's bestaat uit de hoge snelheid bij welke titanium en andere metalen gebruikt bij salicidebewerkingen door het siliciumsubstraat diffunderen bij de temperaturen die normaal worden gebruikt voor het vormen van condensatoren. Deze snelle 30 diffusie kan zogenaamde "spiking" verschijnselen veroorzaken waarvan is vastgesteld dat deze een hoofdoorzaak vormen voor lekkage vanuit source/drain-gebieden en kan de FET's die daardoor zijn beïnvloed onbruikbaar maken. "Spiking" en andere fenomenen van snelle diffusie kunnen worden vermeden wanneer 35 processtappen bij hoge temperatuur worden vermeden na de sali-cidebewerkingsstappen.

In de onderhavige context wordt met processtappen bij hoge temperatuur bedoeld een processtap die wordt uitgevoerd bij een temperatuur die voldoende hoog is om een aanmerkelijk 40 niveau mogelijk te maken van transport door het siliciumsub- 1007804 ,

II

straat van het metaal of van andere materialen die worden gebruikt in het salicideproces om de conductiviteit van de poortelektrodes te verminderen of van de toevoer/afvoergebieden van de logische FET's. Wanneer bijvoorbeeld titanium als 5 metaal wordt gebruikt in het salicideproces bestaat een processtap bij hoge temperatuur uit een processtap waarin titanium gemakkelijk door silicium diffundeert. Dit zal typisch betekenen dat een bewerkingsstap uitgevoerd bij een temperatuur die hoger ligt dan ongeveer 700°C zal worden beschouwd als een 10 processtap van hoge temperatuur wanneer het betreffende metaal wordt gevormd door titanium. Voor de vakman zal duidelijk zijn dat de temperatuur bij welke metalen beginnen om snel te diffunderen een bekende bewerkingsparameter is in de tweetraps uitgloeiprocessen die normaal worden gebruikt bij salicidevor-15 ming. In de eerste fase van een dergelijk tweefasig salicideproces is het noodzakelijk om de inrichting onder een kritieke temperatuur te houden ter vermijding van brugvormingsfenomenen. Op soortgelijke wijze wordt bij deze discussie een processtap bij hoge temperatuur gezien als een processtap van 20 voldoende hoge temperatuur en tijdsduur om ervoor te zorgen dat metaaldiffusie of "spiking" in voldoende mate optreedt om lek te introduceren vanuit de anode van de ladingsopslag. Tevens zal, net als het salicideproces, de definitie van wat een processtap bij hoge temperatuur is variëren met de specifieke 25 metalen die in het salicideproces worden gebruikt en de specifieke geometrie van de logische FET's.

Processtappen bij hoge temperatuur worden vermeden bij het vormen van de ladingsopslagcondensator door het kiezen van geschikte samenstellende materialen voor de condensatore-30 lektrodes en de diëlektrische laag en door het kiezen van geschikte processtappen voor het opbrengen en het profileren van deze materialen. Bij een uitvoeringsvorm van de onderhavige uitvinding die in het bijzonder de voorkeur heeft bezitten de ladingsopslagcondensatoren van de ingebedde DRAM array metal-35 lische elektrodes welke tijdens een proces van lage temperatuur zijn opgebracht en gebruik maken van een materiaal met een hoge diëlektrische constante, eveneens aangebracht tijdens een proces van lage temperatuur, net als het diëlektricum van de condensator. Bijvoorbeeld zouden de onderste elektroden van 40 de ladingsopslagcondensator kunnen worden gevormd uit titani- 1007804 12 umnitride, het diëlektricum van de condensator zou kunnen bestaan uit tantalium pentoxyde en de bovenste elektrode van de condensator zou kunnen bestaan uit wolfram. Ieder van deze materialen kan worden opgebracht tijdens een chemisch dampop-5 brengingsproces (chemical vapor deposition, CVD) bij een geschikte lage temperatuur teneinde de kwaliteit van de salici-de-oppervlakken van de logische FET's niet te beïnvloeden.

Er wordt voldoende capaciteit verschaft voor de DRAM ladingsopslagcondensator, zowel door het gebruik van een mate-10 riaal met hoge diëlektrische constante voor het condensator-diëlektricum als door het verschaffen van een additioneel la-dingsopslagoppervlaktegebied door middel van de fysieke vorm van de onderste condensatorelektrode. De onderste condensato-relektrode wordt bij voorkeur gevormd door het verschaffen van 15 een geplanariseerde diëlektrische laag over de overbrengings FET van de ingebedde DRAM cel, het vormen van een contactvia voor het blootleggen van één van de source/drain-gebieden van de FET en het conform opbrengen van een laag van een geleider zoals titaniumnitride voor het bekleden van de contactvia. Bij 20 voorkeur is de dikte van de opgebrachte laag aanmerkelijk dunner dan de radius van de contactvia zodat de geleiderlaag niet de contactvia opvult. Dit proces vormt een onderste condensatorelektrode met de vorm van een cilindrisch vat dat en voldoende oppervlaktegebied verschaft om de condensator een vol-25 doende capaciteit te geven zonder dat een extra ingewikkeld proces nodig is voor het verschaffen van een fin- of een kroon-condensatorelektrodestructuur. Een aspect van de onderhavige uitvinding dat in het bijzonder wordt geprefereerd is dat de bovenste condensatorelektrode wordt gevormd als een 30 deel van een vormingsproces van een wolfram prop, dat ook wordt gebruikt bij het vormen van contacten en onderlinge verbindingen voor de logische circuits. Hierdoor worden op een zeer natuurlijke wijze processen gecombineerd die nodig zijn voor zowel de DRAM circuits als voor de logische circuits 35 waardoor de algehele procesafloop wordt vereenvoudigd, de opbrengst wordt verbeterd en de kosten worden verminderd. Deze processen worden normaal gesproken niet gecombineerd aangezien condensatorelektrodes typisch bestaan uit polysilicium en zelfs sterk gedoteerd polysilicium is te resistief om te wor-40 den gebruikt als verbindingsprop of voor bedradingslijnen voor 1007804 13 onderlinge verbinding bij de logische circuits van hoge snelheid.

Het meest preferabel is dat de ladingsopslagcondensa-toren van de ingebedde DRAM array een onderste elektrode be-5 zitten uit titaniumnitride en een bovenste condensatorelektro-de uit wolfram. Wolfram propverbindingen worden verschaft zowel voor de bitlijncontacten van de ingebedde DRAM array als voor de source/drain- en poortcontacten van de logische schakeling. Het meest geprefereerd wordt dat titaniumnitride wordt 10 toegepast als de barrièrelaag of hechtingslaag voor het vormingsproces van de wolfram prop zodat de wolfram proppen zullen zijn voorzien van een titaniumnitridelaag die de verbin-dingsvia bekleedt en een wolfram prop die de rest van de via opvult. De condensatorstructuur verschilt aldus van de bit-15 lijncontacten en van andere wolfram propverbindingen die worden aangetroffen in de logische schakeling doordat de condensator een diëlektrische laag bezit tussen de titaniumnitride laag welke de onderste condensatorelektrode vormt en de wolfram prop die de bovenste condensatorelektrode vormt. De over-20 eenkomsten tussen de condensator en de verbindingsconstructies maken een verdergaand gebruik mogelijk van gezamenlijke processtappen bij het vormen van de DRAM array en van de logische schakeling.

Van andere meer specifieke aspecten van de onderhavi-25 ge uitvinding wordt aangenomen dat deze eveneens voordelen bieden bij de vervaardiging van logische circuits met ingebedde DRAM of bij andere soorten ingebed geheugen. Aangezien de bovenste condensatorelektrode is voorzien van een metaal dat gelijktijdig wordt gevormd met delen van de verbindingsstruc-30 tuur van de logische schakeling kan de referentie potentiaal van ^ Vcc voor de bovenste condensatorelektrode worden toegevoerd aan een array van bovenste condensatorelektrodes met gebruikmaking van een niveau van metalen bedradingslijnen dat reeds noodzakelijk is gemaakt door de verbindingsstructuur die 35 wordt vereist door de logische schakeling. Deze toepassing van gemeenschappelijke lagen van bedradingslijnen geeft een verdere vermindering van het aantal additionele processtappen benodigd voor het aanbrengen van ingebedde DRAM in een logisch circuit hetgeen een belangrijke factor is om logische circuits 40 met ingebedde DRAM maakbaar en economisch haalbaar te maken.

1007804 14

Bij een ander specifiek aspect van de onderhavige uitvinding strekt de titaniumnitride of een soortgelijke laag van geleidend materiaal dat de onderste condensatorelektrode vormt zich uit tot op het geplanariseerde oppervlak van het tussen de la-5 gen aanwezige diëlektricum dat de overbrengings FET's en het knooppunt van de ladingsopslag overdekt. De oppervlakken en de randen van de onderste condensatorelektrode worden afgedekt door een laag condensatordiëlektricum en vervolgens wordt de uit wolfram bestaande bovenste elektrode gevormd zodat de ran-10 den van de bovenste elektrode zich uitstrekken tot voorbij de randen van de onderste elektrode. Door de randen van de onderste elektrode op deze wijze te omsluitën ontstaat een reductie van de zijwandlekkage van de condensator. Deze en andere aspecten van de onderhavige uitvinding worden nu meer in detail 15 beschreven met verwijzing naar de figuren 5 tot 16.

Aspecten van de onderhavige uitvinding worden beschreven met verwijzing naar een specifiek voorbeeld van een bewerkingscircuit dat op een enkele chip een ingebedde DRAM, logische schakelingen van hoge snelheid, alsmede indien ge-20 wenst I/O schakelingen, aangepast om te werken bij hogere spanningen dan de logische schakeling, omvatten. Dergelijke I/O circuits die functioneren bij hogere spanning zijn gewenst wanneer de logische circuits van de geïntegreerde circuit-inrichting bij een gereduceerde interne bedrijfsspanning wer-25 ken maar de geïntegreerde circuit-inrichting als geheel een interface moet vormen met uitwendige circuits die werken bij hogere spanningen of welke moeten worden aangestuurd met hogere stromen dan gebruikelijk zijn bij logische circuits. De vorming van de I/O circuits die zouden kunnen worden verschaft 30 voor de geïllustreerde geïntegreerde circuit-inrichting wordt niet getoond aangezien binnen de context van de verklaring van de onderhavige uitvinding het vormen van de I/O circuits algemeen gesproken soortgelijk zal zijn aan de werkwijzen welke worden gebruikt bij de vervaardiging van de geïllustreerde lo-35 gische circuits. Verschillende fasen in de vorming van een cel van een ingebedde DRAM array worden geïllustreerd aan de linkerzijde van de figuren 5 tot 16 en verschillende fasen in de vorming van een logische FET die representatief is voor een logisch circuit van hoge snelheid worden geïllustreerd aan de 40 rechterzijde van de figuren 5 tot 16. Bij de geïllustreerde 1007304 15 uitvoeringsvormen worden de ingebedde DRAM en de logische circuits gevormd op het oppervlak van het P-type van een substraat 100 dat is voorzien van isolatiestructuren 102 van het ondiepe gleuftype ("shallow trench type"). De ondiepe gleuf-5 isolatiestructuren 102 worden gevormd rond de inrichtingen van zowel de ingebedde DRAM circuits als van de logische circuits door het etsen van gleuven in het substraat 100 en het vervolgens opnieuw vullen van de gleuven met gebruikmaking van chemisch opbrengen (CVD) van oxyde. Een aantal implanteringen, 10 inclusief bijvoorbeeld veldimplantaties, anti- doordrukimplantaties en implantaties voor het vormen van P-put en N-put gebieden voor NMOS, PMOS en CMOS schakelingen binnen de logische circuits en de I/O circuits worden eveneens uitgevoerd tijdens de initiële fasen van de vervaardiging van de 15 geïllustreerde inrichting.

Na de verschillende voorbereidende processtappen worden de poortoxydelagen en de poortelektrodes van de FET's van de verschillende DRAM circuits, logische circuits en I/O circuits aangebracht. Het is mogelijk dat de processtappen die 20 worden gebruikt bij de vorming van de FET's in de verschillende circuits verschillend zijn ter verschaffing van de verschillende operationele eigenschappen die de voorkeur kunnen hebben bij ieder van deze circuits. Het zou bijvoorbeeld wenselijk kunnen zijn om de verschillende FET's te voorzien van 25 verschillende bedrijfsspanningen, schakeleigenschappen en verschillende lekeigenschappen. De FET's van de logische circuits zouden zo kunnen worden ontworpen dat deze eigenschappen van hoge snelheid en van werking bij laag vermogen bezitten, hetgeen lage bedrijfsspanningen zou kunnen vereisen van ongeveer 30 1,8 tot 2,5 V en een poortoxydedikte van ongeveer 40 A. De I/O

circuits zouden hogere bedrijfspanningen kunnen hebben zoals ongeveer 3,3 V en grotere aanstuurstromen, welke beide zouden kunnen worden vergemakkelijkt door het verschaffen van een tussengelegen poortoxydedikte van bijvoorbeeld 75 A. Tot slot 35 zouden de overbrengings FET's van de array van ingebedde DRAM cellen kunnen worden ontworpen voor een laag lekniveau en zouden zodoende kunnen worden gevormd met een poortoxydelaag van ongeveer 100 A dikte of meer. Het aanbrengen van deze verschillende diktes van poortoxydes kan worden uitgevoerd met 40 behulp van verschillende bestaande processen welke bewerkstel- 1007«Π/ι 16 ligen dat verschillende delen van het substraat van de inrichting worden blootgesteld aan een thermische oxydatie-omgeving gedurende verschillende tijdsduren. Terwijl poortoxydelagen worden gevormd in de verschillende gedeeltes van de geïnte-5 greerde circuit-inrichting worden bij voorkeur de poortoxyde-lagen beschermd door het opbrengen van polysilicium op de zojuist gevormde poortoxydelagen. Bij voorkeur wordt deze initiële beschermende laag van polysilicium opgenomen in de poorte-lektrodes van de overbrengings FET's in de ingebedde DRAM ge-10 deeltes en van de logische FET's in de logische circuitgedeel-tes van de geïntegreerde circuit-inrichting.

De ovèrbrengings FET 104 en de bedradingslijn 106 van de ingebedde DRAM cel die wordt getoond aan de linkerzijde van figuur 5 worden gevormd door aan te vangen met het aanbrengen 15 over het gehele oppervlak van een polysiliciumlaag tot een dikte van ongeveer tussen 1500 en 3500 A over de poortoxyde-laag 108. De polysiliciumlaag wordt gedoteerd tot het N-type door fosforionen-implantatie en uitgloeiing. In sommige gevallen kan het wenselijk zijn om een laag van metaal silicide te 20 verschaffen, zoals een titanium silicide, over het oppervlak van de polysiliciumlaag welke tot in de poortelektrodes van de ingebedde DRAM overbrengings FET's is voorzien van een patroon teneinde de resistiviteit van de poortelektrodes en de bedradingsli jnen verder te verminderen. Aangezien een salicidebe-25 werking lekkage zou kunnen introduceren bij de overbrengings FET's wordt de silicidelaag opgebracht door sputteren of door CVD opbrenging en wordt geen silicide aangebracht op de source/drain-gebieden van de overbrengings FET's. Afhankelijk van de aard van de latere thermische processtappen zou het in 30 feite de voorkeur kunnen hebben om geen silicidelaag aan te brengen op de poortelektrodes teneinde de diffusie van metalen door de poortelektrodes te beperken. Eenvoudigheidshalve wórdt in de tekening deze titanium silicidelaag niet getoond. Een laag van beschermend oxyde wordt aangebracht over de polysili-35 ciumlaag tot een dikte van bijvoorbeeld 500 tot 3000 A. De oxyde afdeklaag beschermt de poortelektrodes en de bedradings-lijnen van de ingebedde DRAM array tegen procesbeschadiging bij nog volgende etsstappen en implantatiestappen. Het aanbrengen van een patroon wordt uitgevoerd op de meerlaags 40 structuur ter verschaffing van polysilicium lijnen 110, 112 1007304 17 voor de overbrengings FET's 104 en van de bedradingslijnen 106. De polysilicium lijnen 110, 112 worden bedekt door beschermende oxydelagen 114. Source/drain-gebieden 118 worden zoals gebruikelijk aangebracht aan beide zijden van de poorte-5 lektrodes 110 voor het completeren van de overbrengings FET's 104. Bij voorkeursuitvoeringsvormen van ingebedde DRAM worden de source/drain-gebieden 118 aangebracht met een uniform en bescheiden niveau van N-type dotering door ten opzichte van de poortelektrode 110 zelf uitlijnende implantatie. De hogere do-10 teringsniveaus die typisch samenhangen met het gebruik van licht gedoteerde drainstructuren (lightly doped drain, LDD) worden vérmeden' omdat de daarmede samenhangende implantatiebe-schadiging van het substraat lekken kan veroorzaken. Oxyde af-standsstructuren 116 worden gevormd aan iedere zijde van de 15 poortelektrodes 110 en bedradingslijnen 112 worden gevormd voor het verschaffen van verdere bescherming van de poortelektrodes en de bedradingslijnen gedurende daaropvolgende bewerkingen en voor het verschaffen van een gedeelte van de isolatie tussen de onderste condensatorelektrodes en de poortelek-20 trodes en de bedradingslijnen.

Over het algemeen worden de logische FET's 120 gevormd op ongeveer hetzelfde moment dat de overbrengings FET’s 104 van de ingebedde DRAM array worden gevormd. Afhankelijk van de verschillen die worden geïntroduceerd tussen de ver-25 schillende FET's, zoals implantaties voor het instellen van verschillende drempels, verschillende doteringsniveaus van verschillende poortelektrodes en verschillende doteringsniveaus en doteringsprofielen voor verschillende source/drain-gebieden, zouden sommige van de bewerkingsstappen die worden 30 gebruikt voor het vormen van logische FET's kunnen worden gedeeld met het proces van het vormen van de overbrengings FET's van de ingebedde DRAM array of van de I/O circuits. Ongeacht de gekozen specifieke processtap worden logische FET's 120 gevormd in en op de actieve inrichtingsgebieden van het sub-35 straat door eerst een geschikte poortoxydelaag 122 te vormen. Polysilicium wordt aangebracht, gedoteerd en van een patroon voorzien voor het vormen van poortelektrodes 124. Bij voorkeur wordt geen silicidelaag aangebracht over de polysilicium poortelektrode tijdens deze fase van het proces aangezien een si-40 licidelaag met meer voordeel op de poortelektrode kan worden 100780a 18 aangebracht gedurende een later salicideproces. Oxyde af-standsstructuren 126 worden gevormd langs de polysilicium poortelektrode 124 zowel voor de bescherming van de poortelek-trode gedurende het verdere proces als voor het vergemakkelij-5 ken van het vormen van LDD source/drain-gebieden 128, Het heeft typisch de voorkeur om de source/drain-gebieden 128 van de logische FET's 120 te vormen met gebruikmaking van de LDD structuur teneinde het probleem van hete elektronen bij kleine FET's aan te pakken. De source/drain-gebieden 128 worden daar-10 om gevormd door eerst een betrekkelijk lichte dosering van N-type ionen zelf uitlijnend te implanteren bij de poortelektrode 124 voorafgaand aan het vormen van de oxyde afstandsstruc-turen 126. De oxyde afstandsstructuren 126 worden vervolgens aangebracht door het over het gehele oppervlak aanbrengen van 15 een CVD oxydelaag tot een dikte van ongeveer 1000-2000 A en de over het gehele oppervlak aangebrachte oxydelaag terug té etsen voor het vormen van de afstandsstructuren 126. Een tweede implantatie wordt vervolgens uitgevoerd, zelf-uitgelijnd ten opzichte van de afstandsstructuren ter completering van de im-20 plantatie van de source/drain-gebieden 128. Vervolgens activeert uitgloeien de doteringen in de source/drain-gebieden 128. Het is natuurlijk waarschijnlijk dat de eigenlijke logische circuits die dienen te worden gevormd veel ingewikkelder zullen zijn dan de geïllustreerde individuele FET. Bijvoor-25 beeld omvatten vele huidige logische circuits zowel NMOS als PMOS inrichtingen in verschillende configuraties. De geïllustreerde enkele logische FET is evenwel een toereikende illustratie van het proces volgens de onderhavige uitvinding en de additionele complexiteit van typische logische circuits zal 30 derhalve hier niet worden besproken.

Nadat de overbrengings FET's 104 van de ingebedde DRAM array en de logische FET's 120 van de logische schakeling zijn gevormd wordt vervolgens een salicideproces uitgevoerd op de logische FET's ter verschaffing van silicidelagen op de po-35 lysilicium elektrode 124 en op het source/drain-gebied 128. Om te voorkomen dat het salicideproces een silicidelaag vormt op de source/drain-gebieden 118 van de overbrengings FET's, waardoor lekkage zou kunnen worden geïntroduceerd, heeft het de voorkeur om een beschermingslaag te vormen over de overbren-40 gings FET's 104 en andere delen van de ingebedde DRAM gebie-

100780/1 I

19 den. Zoals in figuur 6a is te zien wordt een beschermende oxy-delaag 130 opgebracht tot bijvoorbeeld een dikte van ongeveer tussen 1000 tot 2000 A met een CVD proces vanuit een TEOS brongas. De beschermende oxydelaag 130, of een soortgelijke 5 isolator welke een goede compatibiliteit bezit met andere processtappen, heeft de voorkeur aangezien oxyde niet aanmerkelijk zal reageren met het titanium of met een ander metaal gebruikt in het toevoergebied tijdens het salicideproces van de logische FET. Bovendien behoeft de laag 130, aangezien deze 10 een isolator vormt, niet geheel te worden verwijderd van boven de overbrengings FET's en andere delen van de ingebedde DRAM gebieden voorafgaand aan verdere bewerking. Het salicideproces begint door het sputteren van een laag titanium over het oppervlak van de inrichting tot een dikte van bijvoorbeeld 500 15 A. Deze titanium laag wordt omgezet in titaniumsilicide bij het oppervlak van de polysilicium poortelektrodes 124 van de logische FET's en bij de blootliggende gedeeltes van het substraat inclusief de source/drain-gebieden 128 tijdens een uit twee stappen bestaand uitgloeiingsproces. Tijdens de eerste 20 processtap wordt de inrichting onderworpen aan een snelle thermische uitgloeiing (rapid thermal anneal, RTA) door verwarming van de inrichting tot een temperatuur van minder dan ongeveer 700°C gedurende ongeveer 30 seconden. De eerste RTA-stap van het proces zet de titaniumlaag om tot titaniumsilici-25 de (TiSi2) waarbij de titaniumlaag in contact staat met een siliciumoppervlak (crystallijn of polycrystallijn) gedurende de uitgloeiing. Bij de initiële RTA stap wordt een laag van titaniumsilicide 132 gevormd over de polysilicium poortelektrode 124 en worden titaniumsilicidelagen 134 gevormd over de 30 source/drain-gebieden 128 zoals getoond in figuur 7. Het eerste RTA proces wordt gevolgd door een etsbewerking voor het verwijderen van gedeeltes van de titaniumlaag die niet hebben gereageerd waardoor titaniumsilicide achterblijft op het blootliggende silicium van de poortelektrodes 124 en de 35 source/drain-gebieden 128.

Na de initiële RTA stap wordt het oppervlak van de inrichting onderworpen aan een natte etsbewerking met H202 en NH40H verdund in water voor het verwijderen van titanium dat niet heeft gereageerd en van een aantal ongewenste titanium-40 verbindingen vanaf het oppervlak van de inrichting, waarbij 1007804 20 tegelijkertijd de beschermende oxydelaag 130 over de ingebedde DRAM gebieden volledig wordt blootgelegd. Nadat het titanium dat niet heeft gereageerd is verwijderd van de inrichting zijn verdere bewerkingen noodzakelijk voor het verschaffen van ge-5 schikte silicidelagen op de poortelektrodes en over de source/drain-gebieden. De titaniumsilicidelagen worden verder bewerkt met een tweede RTA proces voor het verkrijgen van een gewenste lage resistiviteitsfase van de titaniumsilicidelagen. Het grootste deel van de titaniumsilicide dat is gevormd op de 10 siliciumoppervlakken tijdens de eerste uitgloeiingsstap die hierboven werd beschreven (RTA bij ongeveer 700°C gedurende 30 seconden) zal de metastabiele fase van betrekkelijk hoge re-sistiviteit bezitten (bekend als de "C-49"-fase) van titaniumsilicide dat een minder lage resistiviteit bezit dan wenselijk 15 is. Het is derhalve wenselijk om de inrichting aan een tweede uitgloeiingsstap te onderwerpen bij een temperatuur boven 750°C gedurende ten minste 10 seconden voor het omzetten van de C-49-fase van titaniumsilicide van hogere resistiviteit naar de orthogonale fase (bekend als de "C-54"-fase) van tita-20 niumsilicide met lagere resistiviteit. Door het uitvoeren van een salicideproces voor de logische FET's van de karakteristieke ingebedde DRAM logische circuits voorafgaand aan de vorming van de condensatoren zal de betrekkelijk korte RTA bewerking die wordt gebruikt voor het vormen van de silicidegebie-25 den niet de diëlektrische condensatorlaag beïnvloeden die later wordt aangebracht voor de ladingsopslagcondensator. Dit vergemakkelijkt het gebruik van een materiaal van hoge diëlèk-trische constante als condensatordiëlektricum voor de ingebedde DRAM array.

30 In figuur 8 wordt een diëlektrische, tot de tussenla gen behorende, laag 136 vervolgens opgebracht over de over-brengings FET's 104 van de ingebedde DRAM array en over de logische FET's en andere delen van de logische schakeling. Het tussenlaag diëlektricum 136 is algemeen soortgelijk aan het 35 tussenlaag diëlektricum dat wordt gebruikt bij conventionele logische circuits. Bij voorkeur kan het tussenlaag diëlektricum bestaan uit een oxydelaag die is aangebracht door chemische dampopbrenging bij atmosferische druk (atmospheric pressure chemical vapor deposition, APCVD) vanuit een TEOS brongas 40 welke laag vervolgens wordt geplanariseerd door bijvoorbeeld 1007804 21 chemisch/mechanisch polijsten (CMP). Het resulterende geplana-riseerde tussenlaag diëlektricum 136 is typisch voldoende dik om op veilige wijze de verschillende FET's en andere inrichtingen van de ingebedde DRAM en logische schakelingen af te 5 dekken die tot aan dit tijdstip van het proces zijn gevormd.

Het aanbrengen van een betrekkelijk dik tussenlaag diëlektricum 136 bezit het voordeel dat de dikte van het tussenlaag diëlektricum 136 ten dele de capaciteit van de ladingsopslag-condensatoren zal bepalen. Het kan als zodanig wenselijk zijn 10 om de dikte van het tussenlaag diëlektricum 136 aan te passen ter verschaffing van voldoende capaciteit van de condensatoren van het ingebedde DRAM ontwerp. Na het aanbrengen van de ge-planariseerde diëlektrische laag worden contactvia's gevormd voor het blootleggen van ieder van de source/drain-gebieden 15 118 van de overbrengings FET 104 van de ingebedde DRAM array en tevens voor het blootleggen van geschikte exemplaren van de source/drain-gebieden 128 en de poortelektrodes 124 van de logische circuits. De contactvia's kunnen worden gevormd door het verschaffen van een fotoresistmasker met een conventioneel 20 fotolithografisch proces en het vervolgens etsen van de contactvia's met gebruikmaking bijvoorbeeld van een reactief ionen etsproces met een etsmiddel dat is verkregen in een plas-maproces vanuit een brongas dat CF4 bevat. Het fotoresistmasker wordt vervolgens gestript ter verschaffing van de structuur 25 die wordt geïllustreerd in figuur 9.

Zoals schematisch wordt geïllustreerd in figuur 9 wordt een contactvia 146 aangebracht door blootleggen van een oppervlak van het source/drain-gebied 138 van de overbrengings FET dat zal dienen als de ladingsopslagknoop voor de geïllu-30 streerde ingebedde DRAM cel. De contactvia 148 strekt zich uit door het tussenlaag diëlektricum 136 voor het blootleggen van het source/drain-gebied 140 dat typisch zal dienen als een gemeenschappelijk bitlijncontact tussen twee naburige overbrengings FET's van twee naburige ingebedde DRAM cellen (slechts 35 één geïllustreerd). Het heeft de voorkeur om, voor zover toelaatbaar binnen het algehele ontwerp, de contactvia 146 groter te maken dan de contactvia 148 ter vergemakkelijking van de vorming binnen de contactvia 146 van de onderste elektrode, het condensatordiëlektricum en de bovenste elektrode, welke 40 tezamen de ladingsopslagcondensator vormen. Formering van de 1007804 22 ladingsopslagcondensator vereist dat een additionele alhoewel dunne condensatordiëlektricumlaag wordt aangebracht binnen de contactvia 146 en niet wordt achtergelaten binnen de contact-via 148. Belangrijker is dat het de voorkeur heeft dat de con-5 tactvia 146 betrekkelijk breed is ter verschaffing van een betere laaguniformiteit en van betere opbrengomstandigheden binnen de contactvia 146 dan binnen de contactvia 148 waarin het bitlijncontact wordt gevormd. Figuur 9 toont tevens de contactvia 150 welke de silicidelaag 134 blootlegt op het 10 source/drain-gebied 142 van de logische FET. Verschillende verbindingen tussen delen van de logische schakelingen zijn aanwezig, ten dele door verticale onderlinge verbindingen. Één dergelijke verbinding zal een wolfram prop omvatten die is gevormd binnen de contactvia 150 en op geleidende wijze is ver-15 bonden met het source/drain-gebied 142 van de geïllustreerde logische FET. Alhoewel niet geïllustreerd worden normaal gesproken andere openingen door het tussenlaag diëlektricum gevormd voor verschillende geleiders van de logische schakeling en worden verticale onderlinge verbindingen zoals wolfram 20 proppen gevormd binnen deze contactvia's, voor zover vereist door het specifieke verbindingsschema van het logische circuit. Het meest preferabel is dat de wolfram proppen, welke bitlijncontacten en verticale onderlinge verbindingen vormen voor de logische circuits, worden gevormd met gebruikmaking 25 van enkele van dezelfde processtappen welke worden gebruikt voor het vormen van de onderste en bovenste condensatorelek-trodes binnen de ingebedde DRAM array.

Vervolgens worden onderste condensatorelektrodes en verbindingspropbarrièrelagen gevormd in overeenstemming met 30 voorkeursuitvoeringsvormen van de onderhavige uitvinding. Het liefst wordt het metaal gekozen voor de barrièrelaag zodanig is gekozen dat dit kan worden gebruikt zowel als de barriè-re/hechtingslaag in het proces voor het vormen van de wolfram prop, ter verkrijging van de logische verbindingen en de bit-35 lijnverbindingen, als ten minste een deel van de onderste elektrode van de ingebedde DRAM ladingsopslagcondensator. Titanium, titanium-wolfram en titaniumnitride zijn allen bekend voor het verschaffen van geschikte barrière/hechtingslagen voor wolfram propprocessen van de soort die bij voorkeur wor-40 den toegepast voor het vormen van de bitlijncontacten en on- 1007804 23 derlinge verbindingen voor de logische circuits van de onderhavige uitvinding. Wanneer het geprefereerde tantalium pen-toxyde condensatordiëlektricum wordt toegepast voor de ingebedde DRAM condensatoren of wanneer een soortgelijk materiaal 5 van hoge diëlektrische constante wordt toegepast voor het condensatordiëlektricum dan heeft het in het bijzonder de voorkeur dat titaniumnitride (TiN) wordt gebruikt voor het vormen van althans het bovenste oppervlak van de onderste condensato-relektrode. Voor andere diëlektrische condensatormaterialen 10 kunnen andere geleiders de voorkeur hebben en andere geleiders kunnen worden toegepast in een diëlektrisch materiaal voor tantalium pentoxyde condensatoren in andere momenteel minder geprefereerde uitvoeringsvormen. Meestal wordt de gehele onderste condensatorelektrode gevormd uit titaniumnitride zodat 15 een dunne laag van titaniumnitride, tegelijkertijd opgebracht voor het bekleden van de contactvia 146, dient als de onderste elektrode van de ladingsopslagcondensator van de geïllustreerde ingebedde DRAM cel. Titaniumnitride aangebracht binnen de contactvia's 148 en 150 op hetzelfde moment dat dit wordt aan-20 gebracht binnen de contactvia 146 zal vervolgens worden gebruikt als de barrièrelaag voor de verbindingsprop die wordt aangebracht binnen de contactvia's 148 en 150. Bij voorkeur wordt een titaniumnitridelaag 152 (figuur 10) aangebracht voor het bekleden van de contactvia's 146, 148, 150 met een proces 25 van lage temperatuur. Een dergelijk proces van lage temperatuur heeft de voorkeur ter beperking van de diffusie van metalen vanuit de gesalicideerde gebieden van de logische FET's, waardoor degradatie van de logische FET's wordt beperkt. Een titaniumnitridelaag 152 wordt daarom bij voorkeur aangebracht 30 over de structuur van figuur 9 tot een dikte van ongeveer 1000 A of minder met gebruikmaking van een sputterproces en een betrekkelijk lage substraattemperatuur of nog liever, de titaniumnitridelaag wordt aangebracht tijdens een chemische dampop-brenging (CVD) voor het verschaffen van de structuur van fi-35 guur 10. Titaniumnitride kan worden opgebracht door CVD vanuit TiCl4+NH3 brongassen bij een wenselijk lage substraattemperatuur. Het CVD proces heeft het bijzondere voordeel ten opzichte van sputteren dat CVD minder waarschijnlijk het opbren-gingssubstaat gedurende het opbrengingsproces verhit.

: J007804 I

24

Zoals wordt geïllustreerd in figuur 11 wordt vervolgens een laag van diëlektrisch condensatormateriaal 154 aangebracht over het oppervlak van de opgebrachte metalen laag 152. Op een bepaald tijdstip van het proces zal het noodzakelijk 5 zijn om de titaniumnitridelaag 152 van een patroon te voorzien voor het definiëren van de uitgestrektheid van de verschillende verbindingsstructuren, door de titaniumnitridelaag later in het proces van een patroon te voorzien, meer in het bijzonder door de titaniumnitridelaag 152 van een patroon te voorzien na 10 het opbrengen van de wolfram proplaag en van de randen van de bovenste en onderste condensatorelektrodes. Het diëlektrische condensatormateriaal wordt daarom over het gehele oppervlak van de titaniumnitridelaag 152 opgebracht, inclusief binnen de contactvia's waarin wolfram contactproppen worden gevormd. Bij 15 speciaal geprefereerde uitvoeringsvormen van de onderhavige uitvinding heeft voor de laag 154 een diëlektrisch condensatormateriaal met een hoge diëlektrische constante de voorkeur, zoals bijvoorbeeld tantalium pentoxyde, barium strontium tita-naat, lood zirconaat titanaat, alsmede ander soortgelijk oxy-20 demateriaal of een ander soortgelijk materiaal van hoge dië- lektrische constante. De gekozen diëlektrische condensatorlaag 154 bezit liefst een diëlektrische constante "k" die aanmerkelijk groter is, in de orde van ongeveer 20-25 maal zo groot, dan de effectieve diëlektrische constante van ONO. Gebruik van 25 een materiaal met hoge diëlektrische constante bij wijze van het condensatordiëlektricum vergemakkelijkt het gebruik van de eenvoudige condensatorelektrodestructuur die de voorkeur heeft voor de ingebedde DRAM cel zonder dat grotere ontwerp-regels zijn vereist dan die welke wenselijkerwijs worden toegepast 30 voor het bereiken van een hoge dichtheid in de karakteristieke inrichting. Bij de geïllustreerde uitvoeringsvorm wordt een diëlektrische condensatorlaag 132 bestaande uit tantalium pentoxyde, met name Ta205, aangebracht met chemische dampopbren-ging (CVD) vanuit een brongasmengsel bestaande uit 35 Ta (OC2H5) s+02. Het condensatordiëlektrium uit tantalium pentoxyde zou kunnen worden opgebracht in een hoge-dichtheidsopbreng-systeem zoals het LAM 9800 Integrity systeem, tot een dikte gelegen tussen ongeveer 20 tot 140 A. De specifieke dikte die wordt gekozen voor het condensatordiëlektricum is bij voorkeur 40 dun om de resulterende capaciteit te maximaliseren maar vol- 1007804 25 doende dik om te waarborgen dat de diëlektrische condensator-laag 154 geen onacceptabele pinholes bevat of een onacceptabele doorslagspanning.

Nadat de diëlektrische condensatorlaag 154 is opge-5 bracht over de inrichting wordt de diëlektrische condensatorlaag verwijderd van de gedeeltes van de inrichting anders dan de gedeeltes waar de diëlektrische condensatorlaag noodzakelijk is voor de condensators van de ingebedde DRAM array. Dit kan worden uitgevoerd door het verschaffen van een fotoresist-10 masker of een ander soort masker over de gedeeltes van de ti-taniumnitridelaag 152 die zullen worden gevormd in de onderste condensatorelektrodes. Dit masker belicht de diëlektrische condensatorlaag 154 boven de logische circuits en bitlijncon-tacten van de ingebedde DRAM array en vervolgens wordt een 15 etsbewerking uitgevoerd ter verwijdering van de diëlektrische condensatorlagen waar deze niet zijn vereist. Deze etsbewerking kan bestaan uit één van de conventionele droge etsproces-sen of kan bestaan uit een natte etsbewerking die bijvoorbeeld gebruik maakt van een verdunde waterstof fluoride zuuroplos-20 sing. Onder sommige omstandigheden kan het de voorkeur hebben om een natte etsbewerking toe te passen om te garanderen dat het fotoresistmasker zo gemakkelijk mogelijk kan worden verwijderd met gebruikmaking van een reinigingsoplosmiddel zonder toevlucht te nemen tot een verassingsproces of een ander op 25 zuurstof gebaseerd fotoresist stripproces. Dit kan voordelig zijn wanneer de laag 154 bestaat uit een materiaal met hoge diëlektrische constante zoals tantalium pentoxyde aangezien' dergelijke'·materialen gevoelig kunnen zijn voor bewerkings-stappen in een zuurstof omgeving. Het specifieke masker dat 30 wordt gebruikt bij het verwijderen van de diëlektrische condensatorlaag 154 vanaf delen van de inrichting volgens figuur 11 is bij de geïllustreerde uitvoeringsvorm met een masker' van kritische afmetingen. Verdere bewerkingen zullen worden uitgevoerd om de diëlektrische condensatorlaag 156 die wordt ge-35 toond in figuur 12 tijdens een latere fase van de bewerking lateraal te definiëren. Het etsmasker voor de diëlektrische condensatorlaag wordt vervolgens verwijderd.

Hierna wordt een laag metaal opgebracht welke zal dienen als een verbindingsprop voor de bitlijncontacten en de 40 onderlinge verbindingen van het logische circuit en als de bo- 1007804 26 venste condensatorelektrodes van de ladihgsopslagcondensatoren’ van de ingebedde DRAM array. Wolfram heeft in het bijzonder de voorkeur als metaal voor de verbindingsproppen en is derhalve ook gewenst om te worden gebruikt als het materiaal van de bo-5 venste condensatorelektrodes. Een laag wolfram wordt daarom opgebracht over het oppervlak van de inrichting van figuur 12, bij voorkeur met gebruikmaking van een CVD proces vanuit een WFj brongas teneinde een voldoende dikte aan wolfram op te brengen om de openingen binnen de verschillende contactvia's 10 van de inrichting van figuur 12 op te vullen. Ook hier wordt het CVD proces geprefereerd in verband met de betere compatibiliteit daarvan met processen bij lage temperatuur. Het liefst wordt eèn hoeveelheid wolfram van voldoende dikte, bijvoorbeeld ongeveer 1000 tot 1500 A, aangebracht over het op-15 pervlak van de inrichting van figuur 12 zodat de wolfram laag van een patroon kan worden voorzien voor het vormen van metalen onderlinge verbindingen van het eerste niveau voor de logische schakelingen en de bitlijnen. De wolfram laag wordt vervolgens van een patroon voorzien met gebruikmaking van con-20 ventionele fotolithografie voor het lateraal definiëren van een bovenste condensatorelektrode 158 en van een bitlijncon-tact 160 voor de geïllustreerde ingebedde DRAM cel. Momenteel heeft het de voorkeur dat het bitlijncontact 160 een aantal andere bitlijncontacten met elkaar verbindt via een wolfram 25 bedradingslijn die zich uitstrekt loodrecht op de dwarsdoorsnede van de ingebedde DRAM cel die is geïllustreerd in figuur 13. De conventionele fotolithografie stap die wordt gebruikt voor het aanbrengen van het patroon voor de bovenste condensatorelektrode en het bitlijncontact wordt bij voorkeur tevens 30 gebruikt voor het definiëren van de verbindingsproppen 162 voor de logische circuits. Het kan, voor zover dit wordt gedicteerd door het specifieke verbindingsschema van de logische circuits, tevens wenselijk zijn om een aantal onderlinge verbindingen van bedradingslijnen te verschaffen met gebruikma-35 king van hetzelfde niveau van wolfram bedradingslijnen op het oppervlak van het tussenlaag diëlektricum 136. Het etsproces dat wordt toegepast voor het definiëren van de wolfram elektrodes, de onderlinge verbindingen en de bedradingslijnen, bestaat typisch uit een droog etsproces dat gebruik maakt van 40 een etsmiddel dat is verkregen in een plasmaproces vanuit een 1007804 27 brongasmengsel omvattende Cl2 of HCl. Om het definiëren van de onderste condensatorelektrode te completeren kan het noodzakelijk zijn om de samenstelling van het etsmiddel te veranderen wanneer het etsproces door de laag van wolfram is geëtst voor 5 het definiëren van de bovenste condensatorelektrode 158. Het etsmiddel kan mogelijk moeten worden aangepast aan een op fluorine gebaseerde etschemie ter verwijdering van de diëlek-trische condensatorlaag 156 ter waarborging van de uniformiteit van de rest van het etsproces over het bitlijncontact en 10 de logische circuitgedeeltes van de geïntegreerde circuitin-richting. Onder andere omstandigheden kan het etsmiddel dat wordt gebruikt voor de wolfram laag de zeer dunne diëlektri-sche condensatorlaag voldoende verwijderen zonder aanpassing van de samenstelling van het etsmiddel. Ongeacht hoe het pa-15 troon is van de diëlektrische condensatorlaag gaat het etsproces vervolgens door, door de titaniumnitride laag 152 met gebruikmaking van een etsmiddel van soortgelijke samenstelling als werd gebruikt voor het etsen door de wolfram laag. Het titaniumnitride etsproces gaat voort om de titaniumnitride laag 20 te verwijderen van het oppervlak van het tussenlaag diëlektri-cum 136, waardoor de laterale uitstrekking wordt gedefinieerd van de onderste condensatorelektrode 166 en waardoor de verschillende barrièrelagen 168 van de verbindingsproppen van elkaar worden gescheiden.

25 Het proces gaat verder voort op een wijze soortgelijk aan die welke wordt gebruikt voor het verschaffen van onderlinge verbindingen van het bovenste niveau bij conventionele logische schakelingen. Een intermetallische diëlektrische laag 170 wordt derhalve aangebracht over de bovenste condensatore-30 lektrodes 158 en andere delen van de ingebedde DRAM array en over de logische schakelingen. Het intermetallische diëlektri-cum bestaat typisch uit siliciumoxyde aangebracht met een CVD proces vanuit een TEOS brongas, een silicaatglas, andere diëlektrische materialen of combinaties van diëlektrische materi-35 alen. Het tussenlaag diëlektricum 170 wordt bij voorkeur ge-planariseerd met gebruikmaking van CMP. Conventionele fotoli-thografische en conventionele etsprocessen worden uitgevoerd voor het verschaffen van contactvia's 172 van het tweede niveau door het intermetallische diëlektricum 170 teneinde de 40 bovenste condensatorelektrodes 158 bloot te leggen. Contact- 1007804 > 28 via's 174 van het tweede niveau worden eveneens aangebracht teneinde geschikte exemplaren van de uit wolfram bestaande verbindingsproppen 162 bloot te leggen of andere geleiders van de logische circuits zoals vereist door het verbindingsschema 5 van de logische schakelingen. De resulterende structuur wordt in figuur 14 geïllustreerd.

Vervolgens wordt wolfram opgebracht, wederom in een CVD proces, over het geplanariseerde oppervlak van het inter-metallische diëlektricum 170 teneinde de contactvia's 172, 174 10 op te vullen. Een terugetsproces wordt gebruikt voor het verwijderen van ongewenste delen van de wolfram laag van het tus-senlaags diëlektricum 170 teneinde verticale onderlinge verbindingen 176 te definiëren die elektrisch zijn verbonden met de bovenste condensatorelektrodes 158 en de verbindingen 178 15 die zijn verbonden met geschikte geleiders binnen de logische schakelingen. Het terugetsproces kan bijvoorbeeld bestaan uit een reactief ionenetsproces dat gebruik maakt van een etsmid-del verkregen vanuit een brongasmengsel omvattende SFs. Voor de geïllustreerde uitvoeringsvorm wordt het volgende niveau van 20 bedrading aangebracht door opbrengen van een laag aluminium of van een legering van aluminium met koper over het oppervlak van het intermetallische diëlektricum en het vervolgens aanbrengen van een patroon in de aluminiumlaag met gebruikmaking van conventionele lithografie ter definiëring van bedradings-25 lijnen die zich uitstrekken over de intermetallische diëlek-trische laag 170 en elektrisch zijn verbonden met de verbindingsproppen 176 en 178. Het liefst wordt de bedradingslijn 180 die is verbonden via de verbindingsprop 176 met de bovenste condensatorelektrode 158 verbonden met de referentie po-30 tentiaal van H Vcc die meestal wordt gebruikt als de referen-tiespanning van DRAM condensatoren. De bedradingslijn 182 die zich op hetzelfde niveau bevindt en zich uitstrekt over hetzelfde oppervlak van het intermetallische diëlektricum 170 als de H Vcc lijn 180 verschaft additioneel verdere onderlinge ver-35 bindingen tussen delen van de logische schakeling. De inrichting wordt geïllustreerd in figuur 15. Verdere bewerking gaat voort op de conventionele wijze teneinde de vervaardiging van de inrichting van figuur 15 te completeren waardoor een ingebedde DRAM array wordt verschaft binnen een logisch circuit op 40 een zeer goed fabriceerbare wijze.

1007304 | 29

Figuur 16 toont een variatie van een ingebedde condensator welke verbeterde zijwandlekkage-eigenschappen bezit in vergelijking met de condensator die wordt geïllustreerd in figuur 13. Bij deze uitvoeringsvorm wordt de uit titanium-5 nitride bestaande onderste elektrode 180 lateraal gedefinieerd voorafgaand aan het opbrengen van het diëlektrische condensa-tormateriaal 182. De uitstrekking van de onderste condensato-relektrode 180 is zodanig dat de bovenste condensatorelektrode 184 zich in alle richtingen zal uitstrekken tot voorbij de 10 randen van de onderste condensatorelektrode. Nadat de onderste condensatorelektrode 180 lateraal is gedefinieerd wordt het condensatordiëlèktricum opgebracht over het oppervlak van de inrichting en worden verdere bewerkingen uitgevoerd van de soort die hierboven zijn beschreven volgende op de stap geïl-15 lustreerd in figuur 12 voor het completeren van de geïllustreerde condensator. Het resultaat is een ladingsopslagcon-densator met een onderste elektrode 180 waarvan de randen worden bedekt door diëlektrisch condensatormateriaal 182. De uit wolfram bestaande bovenste condensatorelektrode 184 strekt 20 zich uit tot voorbij de randen van de onderste condensatorelektrode, zie de tekening. Behalve de voordelen van verminderde zijwandlekkage bezit de uitvoeringsvorm volgens figuur 16 het verdere voordeel dat geen wolfram etsproces wordt vereist voor het definiëren van de proppen 160 en 162 en dat niet de 25 bovenste condensatorelektrode 184 door de diëlektrische con-densatorlaag behoeft te worden geëtst. Het etsproces behoeft aldus, zelfs alhoewel het etsmiddel dat wordt gebruikt voor het lateraal definiëren van de bovenste condensatorelektrode 184 het materiaal dat is gekozen voor de diëlektrische conden-30 satorlaag 182 niet acceptabel etst, niet te worden veranderd gedurende het etsen van de wolfram laag ten behoeve van de uitvoeringsvorm van figuur 16.

Alhoewel de onderhavige uitvinding is beschreven in termen van bepaalde voorkeursuitvoeringsvormen zal de vakman 35 begrijpen dat verschillende modificaties en veranderingen van de werkwijze en van de beschreven structuren kunnen worden verwezenlijkt zonder af te wijken van de leer van de onderhavige uitvinding. De onderhavige uitvinding is derhalve niet beperkt tot de specifieke uitvoeringsvormen die hierin worden 1007804 30 beschreven maar de omvang van de onderhavige uitvinding wordt daarentegen bepaald door de hieronder volgende conclusies.

1007804 I

Claims

1. Werkwijze voor de vervaardiging van een geïntegreerde circuit-inrichting omvattende zowel ingebedde DRAM circuits als logische circuits op een enkel substraat, met het kenmerk, dat de werkwijze de stappen omvat van: 5 het verschaffen van een substraat en het verschaffen van overbrengings FET's in en op ingebedde DRAM circuitgebie-den van het substraat, welke overbrengings FET's zijn voorzien van eerste en tweede source/drain-gebieden en van poortelek-troden, 10 het verschaffen op het substraat van logische FET's in en op logische circuitgebieden van het substraat, welke logische FET's zijn voorzien van source/drain-gebieden en van poortelektroden, het verschaffen van een eerste isolatielaag over de 15 overbrengings FET's en over de logische FET's, welke isolatielaag een oppervlak bezit, het definiëren van eerste en tweede openingen door de eerste isolatielaag voor het respectievelijk blootleggen van de eerste en de tweede source/drain-gebied van ten minste één 20 van de overbrengings FET's en voor het definiëren van een derde opening voor het blootleggen van ten minste één geleider binnen het logische circuit, het verschaffen van een eerste geleidende laag over de eerste isolatielaag, welke eerste geleidende laag zich uit-25 strekt tot in de openingen teneinde contact te maken met het eerste toevoer/-afvoergebied van de eerste overbrengings FET's, waarbij de eerste geleidende laag de eerste opening bekleedt en niet opvult, het verschaffen van een diëlektrische condensatorlaag 30 binnen de eerste opening, t00 78 Of 32 het verschaffen van een tweede gëleidende laag binnen de eerste opening, en het van een patroon voorzien van de eerste geleidende laag en de tweede geleidende laag voor het lateraal definiëren 5 van respectievelijk een onderst en een bovenste condensatore-lektrode van een ingebedde DRAM ladingsopslagcondensator, het aanbrengen van silicide lagen op de sour-ce/draingebieden van de logische FET's, waarbij de diëlektri-sche laag van de condensator wordt aangebracht nadat de sili- 10 cide lagen zijn aangebracht.

2. Werkwijze volgens conclusie 1, met het kenmerk, dat de ingebedde DRAM ladingsopslagcondensator is gevormd zonder gebruikmaking van processtappen bij hoge temperaturen.

3. Werkwijze volgens conclusie 2, met het kenmerk, 15 dat de ingebedde DRAM ladingsopslagcondensator is gevormd bij temperaturen beneden 700°C.

4. Werkwijze volgens conclusie 3, met het kenmerk, dat de diëlektrische laag van de condensator bestaat uit een materiaal met hoge diëlektrische constante.

5. Werkwijze volgens conclusie 1, met het kenmerk, dat de werkwijze de verdere stappen omvat van: het selectief bedekken van de overbrengings FET's met een beschermende diëlektrische laag waarbij de logische FET's bloot blijven liggen, 25 het opbrengen van een metalen laag over de logische FET's en het uitgloeien van de metalen laag teneinde de metalen laag te laten reageren met delen van de logische FET's, het verwijderen van delen van de metalen laag na de stap van het uitgloeien van de metalen laag, en 30 het vormen van de eerste isolatielaag.

6. Werkwijze volgens conclusie 1, met het kenmerk, dat de eerste isolatielaag wordt gevormd door het opbrengen van isolatiemateriaal over de beschermende diëlektrische laag.

7. Werkwijze volgens conclusie 1, met het kenmerk, 35 dat de eerste isolatielaag wordt gevormd door opbrengen en wordt geplanariseerd alvorens de eerste en tweede openingen worden gevormd.

8. Werkwijze volgens conclusie 7, met het kenmerk, dat de eerste isolatielaag wordt geplanariseerd met gebruikma- 40 king van chemisch/mechanisch polijsten. 1007804 33 4

9. Werkwijze volgens conclusie 1, met het kenmerk, dat de eerste geleidende laag wordt aangebracht binnen de tweede en derde openingen zodat de eerste geleidende laag in contact staat met het tweede source/drain-gebied binnen de 5 tweede opening en de eerste geleidende laag in contact staat met de op zijn minst aanwezige geleider binnen de derde opening.

10. Werkwijze volgens conclusie 9, met het kenmerk, dat deze verder de stappen omvat van het verwijderen van de 10 diëlektrische condensatorlaag van binnen de tweede en de derde opening.

11. Werkwijze volgens conclusie 9, met het kenmerk, dat de tweede geleidende laag wordt aangebracht binnen de tweede opening en de derde opening zodat de tweede geleidende 15 laag in contact staat met de eerste geleidende laag binnen de tweede opening en binnen de derde opening.

12. Werkwijze volgens conclusie 9, met het kenmerk, dat de eerste geleidende laag titanium of wolfram omvat.

13. Werkwijze volgens conclusie 12, met het kenmerk, 20 dat de eerste geleidende laag titaniumnitride omvat.

14. Werkwijze volgens conclusie 12, met het kenmerk, dat de diëlektrische condensatorlaag bestaat uit een materiaal met hoge diëlektrische constante.

15. Werkwijze volgens conclusie 12, met het kenmerk, 25 dat de diëlektrische condensatorlaag een oxyde van tantalium omvat.

16. Werkwijze volgens conclusie 13, met het kenmerk, dat de diëlektrische condensatorlaag bestaat uit tantalium pentoxyde.

17. Werkwijze volgens conclusie 11, met het kenmerk, dat de tweéde geleidende laag wolfram omvat.

18. Werkwijze volgens conclusie 1, met het kenmerk, dat de eerste geleidende laag wordt aangebracht binnen de derde opening zodat de eerste geleidende laag in contact staat 35 met de binnen de derde opening op zijn minst aanwezige geleider.

19. Werkwijze volgens conclusie 18, met het kenmerk, dat de werkwijze de verdere stap omvat van het verwijderen van de diëlektrische condensatorlaag van binnen de derde opening. too7804 34

20. Werkwijze volgens conclusie 19, met het kenmerk, dat de tweede geleidende laag wordt aangebracht binnen de derde opening zodat de tweede geleidende laag in contact staat met de eerste geleidende laag binnen de derde opening.

21. Werkwijze volgens conclusie 20, met het kenmerk, dat de eerste geleidende laag titanium of wolfram omvat.

22. Werkwijze volgens conclusie 21, met het kenmerk, dat de eerste geleidende laag titaniumnitride omvat.

23. Werkwijze volgens conclusie 21, met het kenmerk, 10 dat de diëlektrische laag van de condensator bestaat uit een materiaal met een diëlektrische constante.

24. Werkwijze volgens conclusie 20, met het kenmerk, dat de diëlektrische condensatorlaag een oxyde van tantalium omvat.

25. Werkwijze volgens conclusie 23, met het kenmerk, dat de diëlektrische condensatorlaag bestaat uit tantalium pentoxyde.

26. Werkwijze volgens conclusie 25, met het kenmerk, dat de tweede geleidende laag wolfram omvat.

27. Werkwijze volgens conclusie 1, met het kenmerk, dat randen van de bovenste condensatorelektrode lateraal zijn uitgelijnd met randen van de onderste condensatorelektrode.

28. Werkwijze volgens conclusie 27, met het kenmerk, dat de bovenste condensatorelektrode en de onderste condensa- 25 torelektrode lateraal zijn gedefinieerd in een anisotropische droge etsstap.

29. Werkwijze volgens conclusie 1, met het kenmerk, dat de stap van het aanbrengen van een patroon tevens een patroon aanbrengt van een deel van de diëlektrische condensator- 30 laag.

30. Werkwijze volgens conclusie 1, met het kenmerk, dat de eerste geleidende laag van een patroon wordt aangebracht alvorens de diëlektrische condensatorlaag wordt aangebracht .

31. Werkwijze volgens conclusie 30, met het kenmerk, dat de randen van de onderste condensatorelektrode worden bedekt met de diëlektrische condensatorlaag.

32. Werkwijze volgens conclusie 31, met het kenmerk, dat randen van de bovenste condensatorelektrode zich lateraal 1007804 V 35 uitstrekken tot voorbij de randen van de onderste condensator-elektrode.

33. Werkwijze volgens conclusie 32, met het kenmerk, dat de eerste condensatorlaag titanium of wolfram omvat.

34. Werkwijze volgens conclusie 32, met het kenmerk, dat de eerste geleidende laag titaniumnitride omvat.

35. Werkwijze volgens conclusie 32, met het kenmerk, dat de diëlektrische condensatorlaag bestaat uit een materiaal met hoge diëlektrische constante.

36. Werkwijze volgens conclusie 30, met het kenmerk, dat de diëlektrische condensatorlaag een oxyde van tantalium omvat.

37. Werkwijze volgens conclusie 32, met het kenmerk, dat de diëlektrische condensatorlaag bestaat uit tantalium 15 pent oxyde.

38. Werkwijze volgens conclusie 30, met het kenmerk, dat de tweede geleidende laag wolfram omvat.

39. Werkwijze volgens conclusie 1, met het kenmerk, dat de werkwijze verder de stappen omvat van: 20 het opbrengen van een tweede isolatielaag over de tweede geleidende laag, het verschaffen van een vierde opening door de tweede isolatielaag van de bovenste condensatorelektrode bloot te leggen, 25 het vormen van een geleider binnen de vierde opening, en het verbinden van de bovenste condensatorelektrode met een referentie potentiaal via de vierde opening.

40. Werkwijze volgens conclusie 39, met het kenmerk, 30 dat de referentie potentiaal gelijk is aan Vt Vcc.

41. Werkwijze volgens conclusie 20, met het kenmerk, dat deze de verdere stappen omvat van: het opbrengen van een tweede isolatielaag over de tweede geleidende laag, 35 het verschaffen van een vierde opening door de tweede isolatielaag voor het blootleggen van de condensatorelektrode, het verschaffen van een vijfde opening door de tweede isolatielaag voor het blootleggen van een deel van de tweede geleidende laag die is verbonden met de op zijn minst aanwezi- 40 ge eerste geleider, 1007804 36 het opbrengen van een derde geleidende laag binnen de vierde en vijfde openingen en over de tweede isolatielaag, en het aanbrengen van een patroon in de derde geleidende laag voor het vormen van een bedradingslijn welke de bovenste 5 condensatorelektrode verbindt met een referentie potentiaal via de vierde opening en voor het vormen van een logische be-dradingslijn die is verbonden met de ten minste aanwezige geleider.

42. Werkwijze volgens conclusie 41, met het kenmerk, 10 dat de referentie potentiaal gelijk is M Vcc.

43. Werkwijze volgens conclusie 41 met het kenmerk, dat de derde geleidende laag aluminium omvat. 1007804