NL1007804C2

NL1007804C2 - IC production with embedded DRAM circuits and logic circuits on single chip

Info

Publication number: NL1007804C2
Application number: NL1007804A
Authority: NL
Inventors: Tri-Rung Yew; Shih-Wei Sun; Hong-Jen Wu; Jacob Chen
Original assignee: United Microelectronics Corp
Priority date: 1997-12-16
Filing date: 1997-12-16
Publication date: 1999-06-17

Abstract

Production of an IC component, with embedded DRAM circuits and logic circuits on a single substrate, involves (a) producing transfer FETs (104) in and on embedded DRAM circuit regions of the substrate (100); (b) producing logic FETs (120) in and on the logic circuit regions of the substrate (100); (c) forming a first insulating layer (136) on the transfer FETs (104) and on the logic FET (120)s; (d) defining first and second openings (146, 148) in the first insulating layer to expose the source/drain regions (138, 140) of at least one of the transfer FETs (104) and defining a third opening (150) to expose at least one conductor (134) within the logic circuit; (e) producing a first conductive layer (152) on the first insulating layer and within the openings for contacting one of the source/drain regions of a transfer FET (104), the conductive layer not filling the first opening (146); (f) producing a capacitor dielectric layer and then a second conductive layer within the first opening (146); and (g) patterning the conductive layers for laterally delimiting the upper and lower electrodes of a charge storage capacitor of an embedded DRAM.

Description

Werkwijze voor het vervaardigen van een geïntegreerde circuit- inrichting met ingebedde DRAM circuits en logische circuits op een enkel substraat NL 43.437-PW/mvMethod for manufacturing an integrated circuit device with embedded DRAM circuits and logic circuits on a single substrate NL 43.437-PW / mv

ACHTERGROND VAN DE UITVINDINGBACKGROUND OF THE INVENTION

1. Gebied van de uitvinding1. Field of the invention

Aspecten van de onderhavige uitvinding hebben betrek-5 king op het vormen van geïntegreerde circuit-inrichtingen, welke zijn voorzien van zowel een array van geheugencellen als een array van logische circuits op een enkele chip of een enkel substraat, in een processtroom waarin processtappen worden gedeeld die gemeenschappelijk zijn voor het vormen van de ge-10 heugenarray en de logische array. Andere aspecten van de. uitvinding hebben betrekking op een geïntegreerd circuit dat een ingebed geheugen omvat uitsluitend bedoeld voor logische circuits die zijn gevormd op de chip met het geheugen.Aspects of the present invention relate to forming integrated circuit devices, which include both an array of memory cells and an array of logic circuits on a single chip or a single substrate, in a process flow in which process steps are shared which are common to form the memory array and the logic array. Other aspects of the. The invention relates to an integrated circuit comprising an embedded memory intended only for logic circuits formed on the memory chip.

15 2. Beschrijving van de verwante techniek15 2. Description of the Related Art

Het is voor sommige gegevensverwerkingstoepassingen wenselijk geworden om geïntegreerde circuitinrichtingen te verschaffen die op dezelfde chip zijn voorzien van zowel arrays van geheugencellen als van arrays van logische circuits 20 van hoge snelheid zoals deze typisch worden toegepast in microprocessoren bij digitale signaalprocessoren. Het zou bijvoorbeeld wenselijk kunnen zijn om een array van dynamische random access geheugencellen te verschaffen binnen de geïntegreerde circuit-inrichting voor het verschaffen van exclusief 25 voor de toepassing dienende toegang met betrekkelijk hoge snelheid tot een aanzienlijke hoeveelheid opgeslagen data voor de logische circuits van de geïntegreerde circuit-inrichting. Toepassingen welke zouden kunnen profiteren van de aanwezigheid van dergelijke ingebedde DRAM's omvatten logische cir-30 cuits die grote hoeveelheden gegevens verwerken zoals grafische processors. Gebruikmaking van ingebed geheugen zou ook het aantal pennen of ingangs/uitgangsaansluitingen kunnen verminderen die benodigd zijn bij de geïntegreerde circuit-inrichting. Het verschaffen van zowel circuits voor hoge snel- 1007804 i 2 heidslogica als van ingebedde DRAM op dezelfde chip vereist dat bepaalde aspecten van de processtroom, die wordt gebruikt voor het vervaardigen van de chip, uitsluitend voor de toepassing dienen van het vormen van logische circuits en dat andere 5 aspecten uitsluitend voor de toepassing dienen van het vormen van geheugencellen. De figuren 1-4 illustreren een deel van een processtroom die zou kunnen worden gebruikt voor het verschaffen van ingebedde DRAM op een geïntegreerde circuit -inrichting die is voorzien van circuits met hoge snelheidslo-10 gica.It has become desirable for some data processing applications to provide integrated circuit devices that include both memory cell arrays and high speed logic circuit arrays on the same chip as typically used in microprocessors with digital signal processors. For example, it might be desirable to provide an array of dynamic random access memory cells within the integrated circuit device to provide exclusive, relatively high-speed access to a significant amount of stored data for the logic circuits of the integrated circuit device. circuit layout. Applications that could take advantage of the presence of such embedded DRAMs include logic circuits that handle large amounts of data such as graphics processors. Using embedded memory could also reduce the number of pins or input / output terminals required with the integrated circuit device. Providing both high speed 1007804 i 2 circuit logic and embedded DRAM on the same chip requires that certain aspects of the process flow used to manufacture the chip be for the purposes of logic circuit formation only and that other 5 aspects are solely for the purposes of memory cell formation. Figures 1-4 illustrate part of a process flow that could be used to provide embedded DRAM on an integrated circuit device equipped with high speed logic circuits.

Figuur 1 illustreert bij een tussengelegen processtadium een geïntegreerde circuit-inrichting die zal worden voorzien van een ingebedde DRAM en een array van logische circuits. Aan de linkerzijde van de geïllustreerde inrichting be-15 vindt zich een karakteristieke DRAM cel en aan de rechterzijde van de geïllustreerde inrichting bevindt zich een karakteristieke logische FET die een onderdeel vormt van een deel van een logisch circuit. Andere circuits voor het uitvoeren van ingangs/uitgangsfuncties (input/output of I/O functies) voor 20 de geïntegreerde circuit-inrichting zullen normaal gesproken · aanwezig zijn maar worden hier niet getoond. De ingebedde DRAM cel zal wanneer deze compleet is een overbrengings- of door-gangs-veld-effect transistor (FET) omvatten, gekoppeld aan een ladingsopslagcondensator. De overbrengings FET fungeert als 25 schakelaar voor het selectief koppelen van de onderste elektrode van de ladingsopslagcondensator met een bitlijn zodat ladingen, representatief voor gegevens, ofwel kunnen worden uitgelezen vanuit, ofwel kunnen worden opgeslagen in de ladingsopslagcondensator. De ingebedde DRAM en het logische cir-30 cuit van de geïntegreerde circuit-inrichting zijn gevormd op een enkel siliciumsubstraat 10 dat typisch ten minste één op-pervlaktelaag uit materiaal van het P-type bezit. Isolatiege-bieden 12 van de inrichting zijn waar nodig aangebracht over het oppervlak van de inrichting. De isolatiegebieden 12 van de 35 inrichting kunnen bestaan uit veldoxydegebieden gevormd door gemodificeerde lokale oxydatie van silicium (Local oxidation of silicon, LOCOS) of kunnen bestaan uit "shallow trench isolation" (STI) inrichtingen omvattende groeven die zijn gevuld met oxyde door chemische dampopbrenging (chemical vapor depo-40 sition, CVD). De geïllustreerde dwarsdoorsnede van de ingebed-Figure 1 illustrates at an intermediate process stage an integrated circuit device that will be provided with an embedded DRAM and an array of logic circuits. On the left side of the illustrated device there is a characteristic DRAM cell and on the right side of the illustrated device there is a characteristic logic FET which forms part of a part of a logic circuit. Other circuits for performing input / output functions (input / output or I / O functions) for the integrated circuit device will normally be present but are not shown here. The embedded DRAM cell, when complete, will include a transfer or transit field effect transistor (FET) coupled to a charge storage capacitor. The transfer FET acts as a switch for selectively coupling the lower electrode of the charge storage capacitor to a bit line so that charges, representative of data, can either be read from or stored in the charge storage capacitor. The embedded DRAM and the integrated circuit device logic circuit are formed on a single silicon substrate 10, which typically has at least one surface layer of P-type material. Insulation regions 12 of the device are provided over the surface of the device where necessary. The isolation regions 12 of the device may consist of field oxide regions formed by modified local oxidation of silicon (LOCOS) or may comprise shallow trench isolation (STI) devices comprising grooves filled with oxide by chemical vapor application ( chemical vapor depo-40 sition, CVD). The illustrated cross section of the embedded

Λ304 I304 I

3 de DRAM cel omvat een doorsnede door een overbrengings FET 14 en door een naburige bedradingslijnstructuur 16. De bedra-dingslijnstructuur 16 is typisch een verlengstuk van de poor-telektrodestructuren voor naburige DRAM cellen en bezit der-5 halve een praktisch identieke structuur in vergelijking met de geïllustreerde poortelektrodestructuur. De poortelektrode-structuur omvat een poortelektrode 20 met ten minste een onderste laag van gedoteerd polysilicium aangebracht op de poor-toxydelaag 18. Meestal omvat de bedradingslijngeleider 22 te-10 vens ten minste een onderste laag van gedoteerd polysilicium dat is gevormd op het veldoxyde isolatiegebied 12. Een overdekkende oxydelaag 24 wordt vroegtijdig in het proces aangebracht voor het beschermen van de poortelektrode 20 en de bedradingslijngeleider 22. Afstandsstructuren uit oxyde 26 wor-15 den aan iedere zijde van de poortelektrode en van de bedra- dingslijnen aangebracht, typisch door aanbrengen van silicium-oxyde met CVD gevolgd door een terug-etsproces. De afstands-structuren 26 uit oxyde verschaffen laterale bescherming van de poortelektrode en de bedradingslijn gedurende het proces en 20 zouden ook kunnen worden gebruikt bij de formatie van licht gedoteerde drainstructuren (lightly doped drain, LDD) voor de toevoer en afvoergebieden of source/drain-gebieden van de overbrengings FET's. De source/drain-gebieden 28 worden gevormd door middel van zelf uitlijnende ionenimplantatie van 25 doteringen van het N-type aan beide zijden van de poortelek-troden 20 ter completering van de overbrengings FET 14.3, the DRAM cell includes a cross section through a transmission FET 14 and an adjacent wiring line structure 16. The wiring line structure 16 is typically an extension of the gate electrode structures for neighboring DRAM cells and therefore has a practically identical structure compared to the illustrated gate electrode structure. The gate electrode structure includes a gate electrode 20 having at least a bottom layer of doped polysilicon coated on the poor oxide layer 18. Typically, the wiring line conductor 22 also includes at least a bottom layer of doped polysilicon formed on the field oxide insulating region 12 An opaque oxide layer 24 is applied early in the process to protect the gate electrode 20 and the wiring line conductor 22. Oxide spacer structures 26 are deposited on either side of the gate electrode and of the wiring lines, typically by applying silicon oxide with CVD followed by a back etch process. The oxide spacer structures 26 provide lateral protection of the gate electrode and the wiring line during the process and 20 could also be used in the formation of lightly doped drain structures (LDD) for the supply and drain areas or source / drain areas. areas of the transmission FETs. The source / drain regions 28 are formed by self-aligning ion implantation of N-type dopants on both sides of the gate electrodes 20 to complete the transfer FET 14.

Delen van het logische circuit dat schematisch wordt geïllustreerd aan de rechterzijde van de figuren 1 tot 4 worden praktisch tegelijkertijd gevormd met de formatie van de 30 overbrengings FET's van de DRAM array. Afhankelijk van ont-werpkeuzes kunnen sommige processtappen worden gedeeld tussen de processen voor de ingebedde DRAM en van de logica of er· kunnen volledig andere processen worden gebruikt voor het vormen van de DRAM en de logische circuits. De karakteristieke 35 FET 30 van het logische circuit is gevormd op een poortoxyde-laag 32 en omvat een polysiliciumpoortelektrode 34. Het heeft over het algemeen de voorkeur om geen silicidelaag aan te brengen over de polysiliciumpoortelektrode 34 tijdens de weergegeven fase van het vervaardigingsproces. In plaats daarvan 40 wordt een zelf uitlijnend silicide ("salicide") proces toege- 1007804 4 past voor het completeren van de FET's van het logische circuit tijdens een latere fase van het vervaardigingsproces. Uit oxyde bestaande afstandsdelen 38 worden gevormd aan beide zijden van de poortelektrode 34 en worden typisch gebruikt voor 5 het definiëren van een LDD structuur voor de source/drain-gebieden 40 van de logische FET's.Portions of the logic circuit schematically illustrated on the right side of Figures 1 to 4 are formed practically simultaneously with the formation of the transfer FETs of the DRAM array. Depending on design choices, some process steps may be shared between the embedded DRAM and logic processes, or completely different processes may be used to form the DRAM and logic circuits. The logic circuit characteristic FET 30 is formed on a gate oxide layer 32 and includes a polysilicon gate electrode 34. It is generally preferred not to apply a silicide layer over the polysilicon gate electrode 34 during the illustrated stage of the manufacturing process. Instead, a self-aligning silicide ("salicide") process is used to complete the logic circuit FETs during a later stage of the manufacturing process. Oxide spacers 38 are formed on both sides of the gate electrode 34 and are typically used to define an LDD structure for the source / drain regions 40 of the logic FETs.

Na het formeren van de FET's voor de DRAM array en de logische array is het gebruikelijk om een dikke oxydelaag 42 aan te brengen over het gehele substraat 10. De oxydelaag 10 wordt aangebracht tot een voldoende dikte om zowel de verschillende inrichtingsstructuren te overdekken als om een voldoende dikte te' verschaffen voor de planarisering van de oxydelaag 42. Planarisering van de oxydelaag 42 is belangrijk ter verbetering van de procestolerantie voor de fotolithografie en 15 etsstappen die worden gebruikt voor het vormen van de onderste elektrode van de ladingsopslagcondensator. Na aanbrengen van de geplanariseerde oxydelaag wordt een via 44 gevormd door de geplanariseerde oxydelaag teneinde het source/drain-gebied 28 bloot te leggen waarmede de ladingsopslagcondensator van de 20 geïllustreerde DRAM cel zal worden verbonden. Gedoteerd poly-silicium wordt aangebracht binnen de via 44 voor het vormen van een verticale verbinding 46 tussen het source/drain-gebied 28 en de onderste elektrode 48 van de ladingsopslagcondensator. De onderste elektrode 48 van de ladingsopslagcondensator 25 wordt typisch gevormd uit meerdere lagen van gedoteerd polysi-licium. Voor de ontwerp-regels die typisch worden toegepast in moderne processen is het belangrijk om een driedimensionale kroon- of fin-condensatorstructuur te verschaffen voor de onderste elektrode 48 zodat deze een voldoende oppervlaktegebied 30 bezit om een voldoende niveau van ladingsopslag voor de condensator te verschaffen. Een dergelijke kroon- of fin-struc-tuur is noodzakelijk om te garanderen dat de ladingsopslagcondensator van de DRAM cel een voldoende hoeveelheid lading opslaat ter vergemakkelijking van het uitlezen van gegevens en 35 van schrijfhandelingen alsmede om te garanderen dat de opgeslagen lading op de ladingsopslagcondensator aanwezig blijft gedurende een acceptabele tijd zonder een verversingsbewerking te vereisen. Formatie van de ladingsopslagcondensator wordt voortgezet door het verschaffen van een condensatordiëlektri-40 cum 50 bestaande uit een uit drie lagen bestaande oxyde/ni- 100780/1 5 tride/oxyde structuur bekend als ΟΝΟ over de onderste conden- -satorelektrode 48. Een bovenste elektrode 52 wordt gevormd door het verschaffen van een andere laag van gedoteerd polysi-licium dat van een patroon wordt voorzien op een wijze die 5 conventioneel is voor DRAM arrays. De gecompleteerde ladings-opslagcondensator wordt getoond in figuur 2.After forming the FETs for the DRAM array and the logic array, it is common to apply a thick oxide layer 42 over the entire substrate 10. The oxide layer 10 is applied to a thickness sufficient to cover both the different device structures and Providing sufficient thickness for the planarization of the oxide layer 42. Planarization of the oxide layer 42 is important to improve the process tolerance to the photolithography and etching steps used to form the bottom electrode of the charge storage capacitor. After application of the planarized oxide layer, a via 44 is formed by the planarized oxide layer to expose the source / drain region 28 to which the charge storage capacitor of the illustrated DRAM cell will be connected. Doped polysilicon is disposed within the via 44 to form a vertical connection 46 between the source / drain region 28 and the bottom electrode 48 of the charge storage capacitor. The lower electrode 48 of the charge storage capacitor 25 is typically formed of multiple layers of doped polysilicon. For the design rules typically employed in modern processes, it is important to provide a three-dimensional crown or fin capacitor structure for the lower electrode 48 so that it has a sufficient surface area 30 to provide a sufficient level of charge storage for the capacitor. Such a crown or fin structure is necessary to ensure that the charge storage capacitor of the DRAM cell stores a sufficient amount of charge to facilitate data reading and writing operations as well as to ensure that the stored charge is present on the charge storage capacitor remains for an acceptable time without requiring a refresh operation. Formation of the charge storage capacitor is continued by providing a capacitor dielectric 40 50 consisting of a three-layer oxide / nitro 100780/1 tride / oxide structure known as ΟΝΟ over the lower capacitor electrode 48. An upper electrode 52 is formed by providing another layer of doped polysilicon that is patterned in a manner conventional for DRAM arrays. The completed charge storage capacitor is shown in Figure 2.

Na completering van de ladingsopslagcondensator wordt een masker zoals een fotoresist masker 54 aangebracht over de inrichting van figuur 2 voor het afdekken van de ingebedde 10 DRAM array en voor het blootleggen van de oxydelaag 42 over de array van logische circuits. Etsen wordt uitgevoerd voor het verwijderen van de dikke oxydelaag 42 van de hierboven genoemde logische circuits hetgeen resulteert in de structuur die wordt getoond in figuur 3. De werkwijze gaat voort bij de lo-15 gische FET 30 voor het vormen van een silicidelaag 66 over de poortelektrode 34 en van silicidelagen 68 over de toevoer/af-voergebieden 40 die worden getoond in figuur 4. De silicidelagen 66, 68 reduceren de resistiviteit en de contactweerstand van de poortelektrode en van de source/drain-gebieden. De si-20 licidelagen worden typisch gevormd in een zelf uitlijnend si-licide ("salicide") proces waarbij een laag van vuurvast materiaal zoals titanium wordt aangebracht over de blootliggende polysiliciumpoortelektrode en over de blootliggende silicium source/drain-gebieden. Een initiële uitgloeiing wordt uitge-25 voerd voor het omvormen van een deel van de opgebrachte metalen laag tot een metaal silicide. Er wordt een etsbewerking uitgevoerd voor het verwijderen van metaal dat niet heeft gereageerd en vervolgens wordt een tweede uitgloeiing uitgevoerd ter verkrijging van een lage resistiviteit van de metalen si-30 licidelagen 66, 68 op de poortelektrode 34 en op de source/drain-gebieden 40. De werkwijze gaat voort voor het verschaffen van een typische uit meerdere lagen bestaande onderlinge verbindingsstructuur die uitsluitend dient voor de logische circuits (niet getoond). Verdere bewerking comple-35 teert de geïntegreerde circuit-inrichting die zowel is voorzien van logische circuits als van ingebedde DRAM circuits.After completion of the charge storage capacitor, a mask such as a photoresist mask 54 is applied over the device of Figure 2 to cover the embedded DRAM array and to expose the oxide layer 42 over the array of logic circuits. Etching is performed to remove the thick oxide layer 42 from the aforementioned logic circuits, resulting in the structure shown in Figure 3. The process continues at the logic FET 30 to form a silicide layer 66 over the gate electrode 34 and of silicide layers 68 over the feed / drain regions 40 shown in Figure 4. The silicide layers 66, 68 reduce the resistivity and contact resistance of the gate electrode and of the source / drain regions. The si-20 licide layers are typically formed in a self-aligning silicide ("salicide") process in which a layer of refractory material such as titanium is applied over the exposed polysilicon gate electrode and over the exposed silicon source / drain regions. An initial annealing is performed to convert part of the applied metal layer into a metal silicide. An etching operation is performed to remove unreacted metal, and then a second annealing is performed to obtain low resistivity of the metal silicon layers 66, 68 on the gate electrode 34 and on the source / drain regions 40 The method continues to provide a typical multilayer interconnection structure serving only the logic circuits (not shown). Further processing complements the integrated circuit device which includes both logic circuits and embedded DRAM circuits.

Tot op heden is het verschaffen van ingebedde DRAM voor de logische circuits van een geïntegreerde circuit-inrichting ter verbetering van prestaties van de logische cir-40 cuits en van de inrichtingen als geheel een dure werkwijze 1007804To date, providing embedded DRAM for the logic circuits of an integrated circuit device to improve the performance of the logic circuits-40 circuits and the devices as a whole is an expensive method 1007804

GEWIJZIGDE BLADZIJDEN 6-6A VAN DE BESCHRIJVINGMODIFIED PAGES 6-6A OF THE DESCRIPTION

6 geweest met een ongewenst lage opbrengst van de gewenste geïntegreerde circuit-inrichting. Het is daarom wenselijk om een beter proces te verschaffen voor het vormen van geïntegreerde circuit-inrichtingen met ingebedde DRAM.6 with an undesirably low yield of the desired integrated circuit device. It is therefore desirable to provide a better process for forming integrated circuit devices with embedded DRAM.

5 Uit US 5 399 890 is een DRAM bekend die elementen van de huidige uitvinding omvat. De uitvinding beoogt een werkwijze voor de vervaardiging van een geïntegreerde circuit-inrichting die zowel ingebedde DRAM circuits omvat als logische circuits op een enkel substraat en van verbeterde soort.From US 5 399 890 a DRAM is known which comprises elements of the present invention. The invention contemplates a method for the manufacture of an integrated circuit device comprising both embedded DRAM circuits and logic circuits on a single substrate and of improved type.

1010

SAMENVATTING VAN DE VOORKEURSUITVOERINGSVORMENSUMMARY OF THE PREFERRED EMBODIMENTS

Uitvoeringsvormen van de onderhavige uitvinding verschaffen een werkwijze voor het vervaardigen van een geïnte-15 greerde circuit-inrichting omvattende zowel ingebedde DRAM circuits als logische circuits op een enkel substraat. De werkwijze omvat de stappen van het verschaffen van een substraat, het verschaffen van overbrengings FET's in en op ingebedde DRAM circuitgebieden van het substraat en het verschaf-20 fen van logische FET's in en op logische circuitgebieden van het substraat. Een eerste isolatielaag wordt aangebracht over de overbrengings FET's en over de logische FET's. Eerste en tweede openingen worden gedefinieerd door de eerste isolatielaag om respectievelijk de eerste en tweede source/drain-25 gebieden bloot te leggen van ten minste één van de overbrengings FET's en een derde opening wordt gedefinieerd voor het blootleggen van ten minste één geleider binnen het logische circuit. Een eerste geleidende laag wordt aangebracht over de eerste isolatielaag die zich uitstrekt tot in de opening om 30 contact te maken met het eerste source/drain-gebied van de overbrengings FET zodat de eerste geleidende laag de eerste opening bekleedt maar niet opvult. Een diëlektrische condensa- 1007804 , 6a torlaag wordt aangebracht binnen de eerste opening. De tweede geleidende laag wordt aangebracht binnen de eerste opening en de eerste geleidende laag en de tweede geleidende laag worden van een patroon voorzien om respectievelijk een onderste en 5 een bovenste condensatorelektrode van een ingebedde DRAM la-dingsopslagcondensator lateraal te definiëren. Silicidelagen worden aangebracht op de source/draingebieden van de logische FET's. De diëlektrische laag van de condensator wordt aangebracht nadat de silicidelagen zijn aangebracht.Embodiments of the present invention provide a method of manufacturing an integrated circuit device comprising both embedded DRAM circuits and logic circuits on a single substrate. The method includes the steps of providing a substrate, providing transfer FETs in and on embedded DRAM circuit areas of the substrate, and providing logic FETs in and on logic circuit areas of the substrate. A first insulating layer is applied over the transmission FETs and over the logic FETs. First and second openings are defined by the first insulating layer to expose the first and second source / drain-25 regions of at least one of the transmission FETs, respectively, and a third opening is defined to expose at least one conductor within the logic circuit. A first conductive layer is applied over the first insulating layer which extends into the opening to contact the first source / drain region of the transfer FET so that the first conductive layer coats but does not fill the first opening. A dielectric capacitor 1007804, 6a layer is disposed within the first opening. The second conductive layer is disposed within the first opening and the first conductive layer and the second conductive layer are patterned to laterally define a lower and an upper capacitor electrode of an embedded DRAM charge storage capacitor. Silicide layers are applied to the source / drain regions of the logic FETs. The dielectric layer of the capacitor is applied after the silicide layers have been applied.

10 Een bijzonder aspect van de uitvinding vormt de inge bedde DRAM ladingsopslagcondensator zonder gebruik van processtappen bij hoge temperatuur.A special aspect of the invention is the embedded DRAM charge storage capacitor without using high temperature process steps.

Sommige uitvoeringsvormen van de uitvinding omvatten de stappen van het selectief afdekken van de overbrengings 15 FET's met een beschermende diëlektrische laag terwijl de logische FET's bloot blijven liggen, het opbrengen van een metaal- 1007804 7 laag over de logische FET's, het uitgloeien van de metaallaag ~ teneinde de metaallaag te doen reageren met delen van de logische FET's, het verwijderen van delen van de metaallaag na de stap van het uitgloeien van de metaallaag en het vervolgens 5 vormen van de eerste isolatielaag.Some embodiments of the invention include the steps of selectively covering the transfer FETs with a protective dielectric layer while leaving the logical FETs exposed, applying a metal layer 1007804 7 over the logical FETs, annealing the metal layer ~ in order to react the metal layer with parts of the logical FETs, removing parts of the metal layer after the step of annealing the metal layer and then forming the first insulating layer.

Een ander meer gedetailleerd aspect van de uitvinding verwijdert de diëlektrische laag van de condensator vanuit de tweede opening en de derde opening teneinde het mogelijk te maken dat deze openingen worden gebruikt voor het vormen van 10 bitlijncontacten, respectievelijk logische contacten. Voorts wordt bij dit aspect van de uitvinding de tweede geleidende laag voorzien van een tweede opening eri van de derde opening, zodat de tweede geleidende laag in contact staat met de eerste geleidende laag binnen de tweede opening en binnen de derde 15 opening. Vanuit een andere gezichtspunt gezien kunnen uitvoeringsvormen van de uitvinding de eerste geleidende laag aanbrengen binnen de derde opening zodat de eerste geleidende laag in contact staat met de op zijn minst aanwezige ene geleider binnen de derde opening.Another more detailed aspect of the invention removes the dielectric layer of the capacitor from the second opening and the third opening to allow these openings to be used to form bitline contacts and logic contacts, respectively. Furthermore, in this aspect of the invention, the second conductive layer is provided with a second opening in the third opening, so that the second conductive layer is in contact with the first conductive layer within the second opening and within the third opening. From another viewpoint, embodiments of the invention may apply the first conductive layer within the third opening so that the first conductive layer is in contact with the at least one conductor present within the third opening.

20 Volgens nog een ander aspect van dit meest recente feature kan de werkwijze een tweede isolatielaag opbrengen over de tweede geleidende laag en een vierde opening verschaffen door de tweede isolatielaag voor het blootleggen van de bovenste condensatorelektrode en een vijfde opening door de 25 tweede isolatielaag voor het blootleggen van een deel van de tweede geleidende laag die is verbonden met de op zijn minst aanwezige ene geleider. Contacten worden gevormd door het opbrengen van een derde geleidende laag binnen de vierde en vijfde openingen en over de tweede isolatielaag en door het 30 vervolgens aanbrengen van een patroon in de derde geleidende laag voor het vormen van een bedradingslijn welke de bovenste condensatorelektrode verbindt met een referentie potentiaal door de vierde opening en voor het vormen van een logische bedradingslijn die is verbonden met de op zijn minst aanwezige 35 ene geleider.According to yet another aspect of this most recent feature, the method can apply a second insulating layer over the second conductive layer and provide a fourth opening through the second insulating layer for exposing the upper capacitor electrode and a fifth opening through the second insulating layer for exposing a portion of the second conductive layer connected to the at least one conductor present. Contacts are formed by applying a third conductive layer within the fourth and fifth openings and over the second insulating layer and then patterning the third conductive layer to form a wiring line connecting the upper capacitor electrode to a reference potential through the fourth aperture and to form a logic wiring line connected to the at least one conductor.

Bij een ander aspect van de onderhavige uitvinding wordt de eerste geleidende laag van een patroon voorzien alvorens de diëlektrische condensatorlaag wordt opgebracht en de randen van de onderste condensatorelektrode worden afgedekt 40 door een elektrische condensatorlaag. Bij dit aspect strekken 1007804 i 8 de randen van de bovenste condensatorelektrode zich lateraal uit tot voorbij de randen van de onderste condensatorelektrode .In another aspect of the present invention, the first conductive layer is patterned before the dielectric capacitor layer is applied and the edges of the lower capacitor electrode are covered 40 by an electric capacitor layer. In this aspect, the edges of the top capacitor electrode extend laterally beyond the edges of the bottom capacitor electrode.

5 KORTE BESCHRIJVING VAN DE TEKENINGEN5 BRIEF DESCRIPTION OF THE DRAWINGS

De figuren 1 tot 4 illustreren stappen bij een conventioneel proces voor het vormen van een geïntegreerde circuit -inrichting met ingebedde DRAM.Figures 1 to 4 illustrate steps in a conventional process for forming an integrated circuit device with embedded DRAM.

10 De figuren 5 tot 15 illustreren stappen bij een ge prefereerd proces voor het vormen van een geïntegreerde cir-cuit-inrichting' in overeenstemming met 'voorkeursuitvoeringsvormen van de onderhavige uitvinding.Figures 5 to 15 illustrate steps in a preferred process for forming an integrated circuit device in accordance with preferred embodiments of the present invention.

Figuur 16 illustreert een alternatieve configuratie 15 van een condensator die in het bijzonder de voorkeur heeft voor een ingebedde DRAM cel.Figure 16 illustrates an alternative configuration 15 of a particularly preferred capacitor for an embedded DRAM cell.

GEDETAILLEERDE BESCHRIJVING VAN DE VOORKEURSUITVOERINGSVORMENDETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS

20 Er zijn een aantal randvoorwaarden bij het conventio nele proces dat wordt geïllustreerd in de figuren 1 tot 4 voor het verschaffen van ingebedde DRAM en logische circuits binnen een geïntegreerd circuit gevormd op een enkele chip. Het proces dat wordt gebruikt voor het blootleggen van de FET’s van 25 de logische circuits na de formatie van de DRAM condensator, dat wil zeggen het proces dat de oxydelaag 42 verwijdert en de structuur van figuur 2 omvormt tot de structuur van figuur 3, is in het bijzonder een bron van problemen. De oxydelaag 42 wordt dik gemaakt ter verkrijging van het gewenste niveau van 30 planarisering en om de verschillende geheugencircuits en logische circuits voldoende te beschermen gedurende de etsstappen die worden toegepast voor het vormen van de kroonstructuur of de finstructuur van de onderste elektrode 48 van de ladingsop-slagcondensator. Aangezien de oxydelaag 42 de neiging heeft om 35 dik te zijn vereist het verwijderen van de oxydelaag 42 van boven de logische circuits een langdurig etsproces. De polysi-licium poortelektrode 34 strekt zich uit boven de source/-drain-gebieden 40 van het substraat over een afstand van ongeveer 2000 A en, wat goed mogelijk is, over meer dan 4000 tot 40 5000 A. Etsen voor het verwijderen van de oxydelaag 42 dient 1007804 9 daarom te worden voortgezet door de oxydedikte boven de poor-telektrode van de logische FET en door een grotere oxydedikte boven de source/drain-gebieden. Het etsproces moet worden voortgezet totdat de source/drain-gebieden 40 zijn blootge-5 legd, het effect van het verwijderen van de oxydelaag 42 is daarom dat de poortelektrode gedurende een ongewenste tijd wordt blootgesteld aan het etsproces gedurende welke het etsen voortgaat met het blootleggen van de source/drain-gebieden 40. Het etsproces leidt zodoende onvermijdelijk tot verlies aan 10 polysilicium van de poortelektrode en tot beschadiging van de poortelektrode en het poortoxyde door het plasma-etsproces. Verlies yan polysilicium en schade door het proces aan de poortelektrode vermindert volgens waarneming de prestaties en de opbrengsten aan logische circuits bij geïntegreerde cir-15 cuit-inrichtingen met ingebedde DRAM.There are a number of preconditions in the conventional process illustrated in Figures 1 to 4 for providing embedded DRAM and logic circuits within an integrated circuit formed on a single chip. The process used to uncover the FETs of the logic circuits after the formation of the DRAM capacitor, that is, the process that removes the oxide layer 42 and transforms the structure of Figure 2 into the structure of Figure 3, in particularly a source of problems. The oxide layer 42 is thickened to achieve the desired level of planarization and to adequately protect the various memory and logic circuits during the etching steps used to form the crown structure or fin structure of the lower electrode 48 of the charge surface. stroke capacitor. Since the oxide layer 42 tends to be thick, removing the oxide layer 42 from above the logic circuits requires a lengthy etching process. The polysilicon gate electrode 34 extends above the source / drain regions 40 of the substrate over a distance of about 2000 Å and, which is quite possible, over 4000 to 40 A.000 Å. Etchings to remove the oxide layer 42 should therefore be continued by the oxide thickness above the gate electrode of the logic FET and by a greater oxide thickness above the source / drain regions. The etching process must be continued until the source / drain areas 40 are exposed, therefore the effect of removing the oxide layer 42 is that the gate electrode is exposed to the etching process for an undesired time during which the etching continues to be exposed of the source / drain regions 40. The etching process thus inevitably results in loss of polysilicon of the gate electrode and damage of the gate electrode and gate oxide by the plasma etching process. Loss of polysilicon and process damage to the gate electrode is observed to decrease the performance and yields of logic circuits in integrated circuit 15 devices with embedded DRAM.

Één alternatief voor het langdurige etsproces dat wordt gebruikt voor het blootleggen van de source/drain-gebieden van de logische FET's op de logische circuits die worden getoond in figuur 3 bestaat uit het afwerken van de 20 formatie van de logische FET's voorafgaand aan het vormen van de ladingsopslagcondensatoren van de ingebedde DRAM array. De FET's van het logische circuit zouden bijvoorbeeld kunnen worden gecompleteerd voorafgaand aan het verschaffen van de dikke oxydelaag 42 boven de structuur van figuur 1, waardoor de 25 noodzaak voor het uitvoeren van een etsbewerking over het hele oppervlak voor het op hetzelfde moment blootleggen van de poort en de source/drain-gebieden van de logische FET's wordt geëlimineerd. Deze strategie is evenwel al eerder onpraktisch gebleken. Completeren van de logische FET's van het logische 30 circuit vereist dat de silicidelagen 66, 68 worden voorzien respectievelijk op de poortelektrode 34 en op de source/drain-gebieden 40. De metalen aanwezig in deze silicidelagen 66, 68 diffunderen over het algemeen snel door silicium gedurende processtappen bij hoge temperatuur. Dergelijke processtappen 35 bij hoge temperatuur zijn noodzakelijk voor het vormen van de DRAM ladingsopslagcondensatoren aangezien bepaalde aspecten van het proces van nitride depositie en het daaropvolgende oxydatieproces gebruikt bij het vormen van ONO diëlektricum van de condensator vereisen dat de inrichting wordt verwarmd 40 tot temperaturen boven 700°C. Processen bij dergelijke hoge 1007804 10 temperaturen kunnen een hele reeks van problemen veroorzaken voor de silicidelagen 66, 68 en kunnen de FET's 30 van het logische circuit onwerkzaam maken.One alternative to the lengthy etching process used to uncover the source / drain regions of the logic FETs on the logic circuits shown in Figure 3 is to finish the formation of the logic FETs prior to forming the charge storage capacitors of the embedded DRAM array. For example, the logic circuit FETs could be completed prior to providing the thick oxide layer 42 above the structure of Figure 1, eliminating the need to perform a full surface etching to expose the gate at the same time and the source / drain regions of the logical FETs are eliminated. However, this strategy has previously proved impractical. Completing the logic FETs of the logic circuit requires that the silicide layers 66, 68 be provided on the gate electrode 34 and the source / drain regions 40, respectively. The metals contained in these silicide layers 66, 68 generally diffuse quickly through silicon during high temperature process steps. Such high temperature process steps are necessary to form the DRAM charge storage capacitors since certain aspects of the process of nitride deposition and the subsequent oxidation process used in forming ONO dielectric of the capacitor require the device to be heated 40 to temperatures above 700 ° C. Processes at such high temperatures can cause a variety of problems for the silicide layers 66, 68 and can render the logic circuit FETs 30 inoperative.

Bijzonder geprefereerde uitvoeringsvormen van de on-5 derhavige uitvinding pakken dit probleem en andere problemen aan door het vormen van de logische circuits van ingebedde DRAM circuits, inclusief de salicidebewerking, voordat de la-dingsopslagcondensatoren van de DRAM gereed zijn. Nadat het salicideproces voor de logische FET's is afgelopen worden de 10 ladingsopslagcondensatoren van de ingebedde DRAM array gevormd met gebruikmaking van processtappen bij een geschikte lage temperatuur. Door de ladingsopslagcondensatoren te vormen nadat de transistors van de logische circuits zijn gecompleteerd is er typisch geen noodzaak om door een dikke oxydelaag te et-15 sen voor het blootleggen van de poortelektrodes van de logische FET's ten behoeve van verdere bewerkingen. Er zal dientengevolge een verminderde waarschijnlijkheid aanwezig zijn van beschadiging van de poortelektrodes van de logische FET's gedurende bewerkingen. Voorkeursuitvoeringsvormen van de on-20 derhavige uitvinding pakken de gebruikelijke problemen aan door het vormen van ladingsopslagcondensatoren na de completering van gesalicideerde logische FET's door het beperken van bewerkingsstappen bij hoge temperatuur na het salicideproces. Het hoofdprobleem bij het vormen van DRAM ladingsopslagconden-25 satoren na het uitvoeren van een salicidebewerking van de logische FET's bestaat uit de hoge snelheid bij welke titanium en andere metalen gebruikt bij salicidebewerkingen door het siliciumsubstraat diffunderen bij de temperaturen die normaal worden gebruikt voor het vormen van condensatoren. Deze snelle 30 diffusie kan zogenaamde "spiking" verschijnselen veroorzaken waarvan is vastgesteld dat deze een hoofdoorzaak vormen voor lekkage vanuit source/drain-gebieden en kan de FET's die daardoor zijn beïnvloed onbruikbaar maken. "Spiking" en andere fenomenen van snelle diffusie kunnen worden vermeden wanneer 35 processtappen bij hoge temperatuur worden vermeden na de sali-cidebewerkingsstappen.Particularly preferred embodiments of the present invention address this problem and other problems by forming the logic circuits of embedded DRAM circuits, including the salide operation, before the charge storage capacitors of the DRAM are ready. After the salicide process for the logic FETs has ended, the 10 charge storage capacitors of the embedded DRAM array are formed using process steps at an appropriate low temperature. By forming the charge storage capacitors after the transistors of the logic circuits have been completed, there is typically no need to etch through a thick oxide layer to expose the gate electrodes of the logic FETs for further processing. Consequently, there will be a reduced probability of damage to the gate electrodes of the logic FETs during operations. Preferred embodiments of the present invention address the usual problems of forming charge storage capacitors after the completion of salicidal logic FETs by limiting high temperature processing steps after the salicide process. The main problem in forming DRAM charge storage capacitors after performing a salicide operation of the logic FETs is the high speed at which titanium and other metals used in salicide operations diffuse through the silicon substrate at the temperatures normally used to form capacitors. This rapid diffusion can cause so-called "spiking" phenomena which have been found to be a major cause of leakage from source / drain areas and may render the FETs affected thereby useless. Spiking and other rapid diffusion phenomena can be avoided if high temperature process steps are avoided after the salide processing steps.

In de onderhavige context wordt met processtappen bij hoge temperatuur bedoeld een processtap die wordt uitgevoerd bij een temperatuur die voldoende hoog is om een aanmerkelijk 40 niveau mogelijk te maken van transport door het siliciumsub- 1007804 ,In the present context, high temperature process steps are understood to mean a process step performed at a temperature high enough to allow a significant level of transport through the silicon sub-1007804,

IIII

straat van het metaal of van andere materialen die worden gebruikt in het salicideproces om de conductiviteit van de poortelektrodes te verminderen of van de toevoer/afvoergebieden van de logische FET's. Wanneer bijvoorbeeld titanium als 5 metaal wordt gebruikt in het salicideproces bestaat een processtap bij hoge temperatuur uit een processtap waarin titanium gemakkelijk door silicium diffundeert. Dit zal typisch betekenen dat een bewerkingsstap uitgevoerd bij een temperatuur die hoger ligt dan ongeveer 700°C zal worden beschouwd als een 10 processtap van hoge temperatuur wanneer het betreffende metaal wordt gevormd door titanium. Voor de vakman zal duidelijk zijn dat de temperatuur bij welke metalen beginnen om snel te diffunderen een bekende bewerkingsparameter is in de tweetraps uitgloeiprocessen die normaal worden gebruikt bij salicidevor-15 ming. In de eerste fase van een dergelijk tweefasig salicideproces is het noodzakelijk om de inrichting onder een kritieke temperatuur te houden ter vermijding van brugvormingsfenomenen. Op soortgelijke wijze wordt bij deze discussie een processtap bij hoge temperatuur gezien als een processtap van 20 voldoende hoge temperatuur en tijdsduur om ervoor te zorgen dat metaaldiffusie of "spiking" in voldoende mate optreedt om lek te introduceren vanuit de anode van de ladingsopslag. Tevens zal, net als het salicideproces, de definitie van wat een processtap bij hoge temperatuur is variëren met de specifieke 25 metalen die in het salicideproces worden gebruikt en de specifieke geometrie van de logische FET's.street of the metal or other materials used in the salicide process to reduce the conductivity of the gate electrodes or of the input / output areas of the logic FETs. For example, when titanium as the metal is used in the salicide process, a high temperature process step consists of a process step in which titanium diffuses readily through silicon. This will typically mean that a machining step performed at a temperature higher than about 700 ° C will be considered a high temperature process step when the metal in question is formed by titanium. It will be apparent to those skilled in the art that the temperature at which metals begin to diffuse rapidly is a known processing parameter in the two-stage annealing processes normally used in salicide formation. In the first stage of such a two-phase salicide process, it is necessary to keep the device under a critical temperature to avoid bridging phenomena. Similarly, in this discussion, a high temperature process step is viewed as a process step of sufficiently high temperature and time duration for metal diffusion or "spiking" to occur sufficiently to introduce leak from the anode of the charge store. Also, like the salicide process, the definition of what is a high temperature process step will vary with the specific metals used in the salicide process and the specific geometry of the logical FETs.

Processtappen bij hoge temperatuur worden vermeden bij het vormen van de ladingsopslagcondensator door het kiezen van geschikte samenstellende materialen voor de condensatore-30 lektrodes en de diëlektrische laag en door het kiezen van geschikte processtappen voor het opbrengen en het profileren van deze materialen. Bij een uitvoeringsvorm van de onderhavige uitvinding die in het bijzonder de voorkeur heeft bezitten de ladingsopslagcondensatoren van de ingebedde DRAM array metal-35 lische elektrodes welke tijdens een proces van lage temperatuur zijn opgebracht en gebruik maken van een materiaal met een hoge diëlektrische constante, eveneens aangebracht tijdens een proces van lage temperatuur, net als het diëlektricum van de condensator. Bijvoorbeeld zouden de onderste elektroden van 40 de ladingsopslagcondensator kunnen worden gevormd uit titani- 1007804 12 umnitride, het diëlektricum van de condensator zou kunnen bestaan uit tantalium pentoxyde en de bovenste elektrode van de condensator zou kunnen bestaan uit wolfram. Ieder van deze materialen kan worden opgebracht tijdens een chemisch dampop-5 brengingsproces (chemical vapor deposition, CVD) bij een geschikte lage temperatuur teneinde de kwaliteit van de salici-de-oppervlakken van de logische FET's niet te beïnvloeden.High temperature process steps are avoided in forming the charge storage capacitor by selecting suitable constituent materials for the capacitor electrodes and the dielectric layer and by choosing suitable process steps for applying and profiling these materials. In a particularly preferred embodiment of the present invention, the charge storage capacitors of the embedded DRAM array metallic electrodes deposited during a low temperature process using a high dielectric constant material are also provided during a process of low temperature, just like the dielectric of the capacitor. For example, the bottom electrodes of the charge storage capacitor could be formed from titanium 1007804 12 µm nitride, the dielectric of the capacitor could be tantalum pentoxide, and the top electrode of the capacitor could be tungsten. Any of these materials can be applied during a chemical vapor deposition (CVD) process at an appropriate low temperature so as not to affect the quality of the salid surfaces of the logic FETs.

Er wordt voldoende capaciteit verschaft voor de DRAM ladingsopslagcondensator, zowel door het gebruik van een mate-10 riaal met hoge diëlektrische constante voor het condensator-diëlektricum als door het verschaffen van een additioneel la-dingsopslagoppervlaktegebied door middel van de fysieke vorm van de onderste condensatorelektrode. De onderste condensato-relektrode wordt bij voorkeur gevormd door het verschaffen van 15 een geplanariseerde diëlektrische laag over de overbrengings FET van de ingebedde DRAM cel, het vormen van een contactvia voor het blootleggen van één van de source/drain-gebieden van de FET en het conform opbrengen van een laag van een geleider zoals titaniumnitride voor het bekleden van de contactvia. Bij 20 voorkeur is de dikte van de opgebrachte laag aanmerkelijk dunner dan de radius van de contactvia zodat de geleiderlaag niet de contactvia opvult. Dit proces vormt een onderste condensatorelektrode met de vorm van een cilindrisch vat dat en voldoende oppervlaktegebied verschaft om de condensator een vol-25 doende capaciteit te geven zonder dat een extra ingewikkeld proces nodig is voor het verschaffen van een fin- of een kroon-condensatorelektrodestructuur. Een aspect van de onderhavige uitvinding dat in het bijzonder wordt geprefereerd is dat de bovenste condensatorelektrode wordt gevormd als een 30 deel van een vormingsproces van een wolfram prop, dat ook wordt gebruikt bij het vormen van contacten en onderlinge verbindingen voor de logische circuits. Hierdoor worden op een zeer natuurlijke wijze processen gecombineerd die nodig zijn voor zowel de DRAM circuits als voor de logische circuits 35 waardoor de algehele procesafloop wordt vereenvoudigd, de opbrengst wordt verbeterd en de kosten worden verminderd. Deze processen worden normaal gesproken niet gecombineerd aangezien condensatorelektrodes typisch bestaan uit polysilicium en zelfs sterk gedoteerd polysilicium is te resistief om te wor-40 den gebruikt als verbindingsprop of voor bedradingslijnen voor 1007804 13 onderlinge verbinding bij de logische circuits van hoge snelheid.Sufficient capacitance is provided for the DRAM charge storage capacitor, both by using a high dielectric constant material for the capacitor dielectric and by providing an additional charge storage surface area through the physical shape of the lower capacitor electrode. The lower capacitor electrode is preferably formed by providing a planarized dielectric layer over the transmission FET of the embedded DRAM cell, forming a contact via to expose one of the source / drain regions of the FET and conformably apply a layer of a conductor such as titanium nitride to coat the contact via. Preferably, the thickness of the applied layer is considerably thinner than the radius of the contact via, so that the conductor layer does not fill the contact through. This process forms a cylindrical vessel bottom capacitor electrode that provides a sufficient surface area to give the capacitor sufficient capacity without the need for an additional complicated process to provide a fin or crown capacitor electrode structure. An aspect of the present invention which is particularly preferred is that the top capacitor electrode is formed as part of a tungsten plug forming process, which is also used in forming contacts and interconnections for the logic circuits. This naturally combines processes required for both the DRAM circuits and the logic circuits 35 to simplify overall process flow, improve yield and reduce costs. These processes are normally not combined since capacitor electrodes typically consist of polysilicon and even highly doped polysilicon is too resistive to be used as a connecting plug or for wiring lines for interconnection at the high speed logic circuits.

Het meest preferabel is dat de ladingsopslagcondensa-toren van de ingebedde DRAM array een onderste elektrode be-5 zitten uit titaniumnitride en een bovenste condensatorelektro-de uit wolfram. Wolfram propverbindingen worden verschaft zowel voor de bitlijncontacten van de ingebedde DRAM array als voor de source/drain- en poortcontacten van de logische schakeling. Het meest geprefereerd wordt dat titaniumnitride wordt 10 toegepast als de barrièrelaag of hechtingslaag voor het vormingsproces van de wolfram prop zodat de wolfram proppen zullen zijn voorzien van een titaniumnitridelaag die de verbin-dingsvia bekleedt en een wolfram prop die de rest van de via opvult. De condensatorstructuur verschilt aldus van de bit-15 lijncontacten en van andere wolfram propverbindingen die worden aangetroffen in de logische schakeling doordat de condensator een diëlektrische laag bezit tussen de titaniumnitride laag welke de onderste condensatorelektrode vormt en de wolfram prop die de bovenste condensatorelektrode vormt. De over-20 eenkomsten tussen de condensator en de verbindingsconstructies maken een verdergaand gebruik mogelijk van gezamenlijke processtappen bij het vormen van de DRAM array en van de logische schakeling.Most preferably, the charge storage capacitors of the embedded DRAM array have a lower electrode of titanium nitride and an upper capacitor electrode of tungsten. Tungsten plug connections are provided both for the bitline contacts of the embedded DRAM array and for the source / drain and gate contacts of the logic circuit. Most preferably, titanium nitride is used as the barrier layer or bonding layer for the tungsten plug forming process so that the tungsten plugs will be provided with a titanium nitride layer coating the compound via and a tungsten plug filling the rest of the via. The capacitor structure thus differs from the bit-15 line contacts and from other tungsten plug connections found in the logic circuit in that the capacitor has a dielectric layer between the titanium nitride layer which forms the lower capacitor electrode and the tungsten plug which forms the upper capacitor electrode. The similarities between the capacitor and the connection structures allow for a further use of joint process steps in the formation of the DRAM array and of the logic circuit.

Van andere meer specifieke aspecten van de onderhavi-25 ge uitvinding wordt aangenomen dat deze eveneens voordelen bieden bij de vervaardiging van logische circuits met ingebedde DRAM of bij andere soorten ingebed geheugen. Aangezien de bovenste condensatorelektrode is voorzien van een metaal dat gelijktijdig wordt gevormd met delen van de verbindingsstruc-30 tuur van de logische schakeling kan de referentie potentiaal van ^ Vcc voor de bovenste condensatorelektrode worden toegevoerd aan een array van bovenste condensatorelektrodes met gebruikmaking van een niveau van metalen bedradingslijnen dat reeds noodzakelijk is gemaakt door de verbindingsstructuur die 35 wordt vereist door de logische schakeling. Deze toepassing van gemeenschappelijke lagen van bedradingslijnen geeft een verdere vermindering van het aantal additionele processtappen benodigd voor het aanbrengen van ingebedde DRAM in een logisch circuit hetgeen een belangrijke factor is om logische circuits 40 met ingebedde DRAM maakbaar en economisch haalbaar te maken.Other more specific aspects of the present invention are believed to also provide advantages in the manufacture of logic circuits with embedded DRAM or other types of embedded memory. Since the top capacitor electrode is provided with a metal formed simultaneously with parts of the logic circuit connection structure, the reference potential of Vcc for the top capacitor electrode can be applied to an array of top capacitor electrodes using a level of metal wiring lines already made necessary by the connection structure required by the logic circuit. This application of common layers of wiring lines further reduces the number of additional process steps required for arranging embedded DRAM in a logic circuit which is an important factor in making logic circuits 40 with embedded DRAM feasible and economically feasible.

1007804 141007804 14

Bij een ander specifiek aspect van de onderhavige uitvinding strekt de titaniumnitride of een soortgelijke laag van geleidend materiaal dat de onderste condensatorelektrode vormt zich uit tot op het geplanariseerde oppervlak van het tussen de la-5 gen aanwezige diëlektricum dat de overbrengings FET's en het knooppunt van de ladingsopslag overdekt. De oppervlakken en de randen van de onderste condensatorelektrode worden afgedekt door een laag condensatordiëlektricum en vervolgens wordt de uit wolfram bestaande bovenste elektrode gevormd zodat de ran-10 den van de bovenste elektrode zich uitstrekken tot voorbij de randen van de onderste elektrode. Door de randen van de onderste elektrode op deze wijze te omsluitën ontstaat een reductie van de zijwandlekkage van de condensator. Deze en andere aspecten van de onderhavige uitvinding worden nu meer in detail 15 beschreven met verwijzing naar de figuren 5 tot 16.In another specific aspect of the present invention, the titanium nitride or a similar layer of conductive material forming the lower capacitor electrode extends onto the planarized surface of the dielectric present between the layers that transfers the FETs and the junction of the cargo storage covered. The surfaces and edges of the bottom capacitor electrode are covered by a layer of capacitor dielectric and then the tungsten top electrode is formed so that the edges of the top electrode extend beyond the edges of the bottom electrode. Enclosing the edges of the bottom electrode in this manner reduces the sidewall leakage of the capacitor. These and other aspects of the present invention are now described in more detail with reference to Figures 5 to 16.

Aspecten van de onderhavige uitvinding worden beschreven met verwijzing naar een specifiek voorbeeld van een bewerkingscircuit dat op een enkele chip een ingebedde DRAM, logische schakelingen van hoge snelheid, alsmede indien ge-20 wenst I/O schakelingen, aangepast om te werken bij hogere spanningen dan de logische schakeling, omvatten. Dergelijke I/O circuits die functioneren bij hogere spanning zijn gewenst wanneer de logische circuits van de geïntegreerde circuit-inrichting bij een gereduceerde interne bedrijfsspanning wer-25 ken maar de geïntegreerde circuit-inrichting als geheel een interface moet vormen met uitwendige circuits die werken bij hogere spanningen of welke moeten worden aangestuurd met hogere stromen dan gebruikelijk zijn bij logische circuits. De vorming van de I/O circuits die zouden kunnen worden verschaft 30 voor de geïllustreerde geïntegreerde circuit-inrichting wordt niet getoond aangezien binnen de context van de verklaring van de onderhavige uitvinding het vormen van de I/O circuits algemeen gesproken soortgelijk zal zijn aan de werkwijzen welke worden gebruikt bij de vervaardiging van de geïllustreerde lo-35 gische circuits. Verschillende fasen in de vorming van een cel van een ingebedde DRAM array worden geïllustreerd aan de linkerzijde van de figuren 5 tot 16 en verschillende fasen in de vorming van een logische FET die representatief is voor een logisch circuit van hoge snelheid worden geïllustreerd aan de 40 rechterzijde van de figuren 5 tot 16. Bij de geïllustreerde 1007304 15 uitvoeringsvormen worden de ingebedde DRAM en de logische circuits gevormd op het oppervlak van het P-type van een substraat 100 dat is voorzien van isolatiestructuren 102 van het ondiepe gleuftype ("shallow trench type"). De ondiepe gleuf-5 isolatiestructuren 102 worden gevormd rond de inrichtingen van zowel de ingebedde DRAM circuits als van de logische circuits door het etsen van gleuven in het substraat 100 en het vervolgens opnieuw vullen van de gleuven met gebruikmaking van chemisch opbrengen (CVD) van oxyde. Een aantal implanteringen, 10 inclusief bijvoorbeeld veldimplantaties, anti- doordrukimplantaties en implantaties voor het vormen van P-put en N-put gebieden voor NMOS, PMOS en CMOS schakelingen binnen de logische circuits en de I/O circuits worden eveneens uitgevoerd tijdens de initiële fasen van de vervaardiging van de 15 geïllustreerde inrichting.Aspects of the present invention are described with reference to a specific example of a processing circuit that incorporates on a single chip an embedded DRAM, high speed logic circuitry, and if desired I / O circuitry, adapted to operate at higher voltages than the logic circuit. Such I / O circuits operating at higher voltages are desirable when the logic circuits of the integrated circuit device operate at a reduced internal operating voltage but the integrated circuit device as a whole must interface with external circuits operating at higher voltages or which must be driven with higher currents than are usual with logic circuits. The formation of the I / O circuits that could be provided for the illustrated integrated circuit device is not shown since, within the context of the explanation of the present invention, the formation of the I / O circuits will generally be similar to the methods used in the manufacture of the illustrated logic circuits. Different phases in the formation of a cell from an embedded DRAM array are illustrated on the left of Figures 5 to 16, and different phases in the formation of a logic FET representative of a high speed logic circuit are illustrated on the right. of Figures 5 to 16. In the illustrated 1007304 embodiments, the embedded DRAM and logic circuits are formed on the P-type surface of a substrate 100 provided with shallow trench type isolation structures 102 (shallow trench type). ). The shallow slot-5 structures 102 are formed around the devices of both the embedded DRAM circuits and the logic circuits by etching slots in the substrate 100 and then refilling the slots using chemical oxide deposition (CVD) . A number of implants, including, for example, field implants, anti-blister implants and implants to form P-well and N-well regions for NMOS, PMOS and CMOS circuits within the logic circuits and the I / O circuits are also performed during the initial phases of the manufacture of the illustrated device.

Na de verschillende voorbereidende processtappen worden de poortoxydelagen en de poortelektrodes van de FET's van de verschillende DRAM circuits, logische circuits en I/O circuits aangebracht. Het is mogelijk dat de processtappen die 20 worden gebruikt bij de vorming van de FET's in de verschillende circuits verschillend zijn ter verschaffing van de verschillende operationele eigenschappen die de voorkeur kunnen hebben bij ieder van deze circuits. Het zou bijvoorbeeld wenselijk kunnen zijn om de verschillende FET's te voorzien van 25 verschillende bedrijfsspanningen, schakeleigenschappen en verschillende lekeigenschappen. De FET's van de logische circuits zouden zo kunnen worden ontworpen dat deze eigenschappen van hoge snelheid en van werking bij laag vermogen bezitten, hetgeen lage bedrijfsspanningen zou kunnen vereisen van ongeveer 30 1,8 tot 2,5 V en een poortoxydedikte van ongeveer 40 A. De I/OAfter the various preparatory process steps, the gate oxide layers and gate electrodes of the FETs of the various DRAM circuits, logic circuits and I / O circuits are applied. It is possible that the process steps used in the formation of the FETs in the different circuits are different to give the different operational features that may be preferred in each of these circuits. For example, it may be desirable to provide the different FETs with different operating voltages, switching properties, and different leak properties. The FETs of the logic circuits could be designed to have high speed and low power operation properties, which could require low operating voltages of about 1.8 to 2.5 V and a gate oxide thickness of about 40 A. The I / O

circuits zouden hogere bedrijfspanningen kunnen hebben zoals ongeveer 3,3 V en grotere aanstuurstromen, welke beide zouden kunnen worden vergemakkelijkt door het verschaffen van een tussengelegen poortoxydedikte van bijvoorbeeld 75 A. Tot slot 35 zouden de overbrengings FET's van de array van ingebedde DRAM cellen kunnen worden ontworpen voor een laag lekniveau en zouden zodoende kunnen worden gevormd met een poortoxydelaag van ongeveer 100 A dikte of meer. Het aanbrengen van deze verschillende diktes van poortoxydes kan worden uitgevoerd met 40 behulp van verschillende bestaande processen welke bewerkstel- 1007«Π/ι 16 ligen dat verschillende delen van het substraat van de inrichting worden blootgesteld aan een thermische oxydatie-omgeving gedurende verschillende tijdsduren. Terwijl poortoxydelagen worden gevormd in de verschillende gedeeltes van de geïnte-5 greerde circuit-inrichting worden bij voorkeur de poortoxyde-lagen beschermd door het opbrengen van polysilicium op de zojuist gevormde poortoxydelagen. Bij voorkeur wordt deze initiële beschermende laag van polysilicium opgenomen in de poorte-lektrodes van de overbrengings FET's in de ingebedde DRAM ge-10 deeltes en van de logische FET's in de logische circuitgedeel-tes van de geïntegreerde circuit-inrichting.circuits could have higher operating voltages such as about 3.3 V and larger drive currents, both of which could be facilitated by providing an intermediate gate oxide thickness of, for example, 75 A. Finally, 35 could be the transfer FETs of the array of embedded DRAM cells designed for a low leakage level and thus could be formed with a gate oxide layer of about 100 A thickness or more. The application of these different thicknesses of gate oxides can be carried out using various existing processes which cause different parts of the substrate of the device to be exposed to a thermal oxidation environment for different periods of time. While gate oxide layers are formed in the various portions of the integrated circuit device, the gate oxide layers are preferably protected by applying polysilicon to the newly formed gate oxide layers. Preferably, this initial polysilicon protective layer is incorporated into the gate electrodes of the transfer FETs in the embedded DRAM portions and of the logic FETs in the logic circuit portions of the integrated circuit device.

De ovèrbrengings FET 104 en de bedradingslijn 106 van de ingebedde DRAM cel die wordt getoond aan de linkerzijde van figuur 5 worden gevormd door aan te vangen met het aanbrengen 15 over het gehele oppervlak van een polysiliciumlaag tot een dikte van ongeveer tussen 1500 en 3500 A over de poortoxyde-laag 108. De polysiliciumlaag wordt gedoteerd tot het N-type door fosforionen-implantatie en uitgloeiing. In sommige gevallen kan het wenselijk zijn om een laag van metaal silicide te 20 verschaffen, zoals een titanium silicide, over het oppervlak van de polysiliciumlaag welke tot in de poortelektrodes van de ingebedde DRAM overbrengings FET's is voorzien van een patroon teneinde de resistiviteit van de poortelektrodes en de bedradingsli jnen verder te verminderen. Aangezien een salicidebe-25 werking lekkage zou kunnen introduceren bij de overbrengings FET's wordt de silicidelaag opgebracht door sputteren of door CVD opbrenging en wordt geen silicide aangebracht op de source/drain-gebieden van de overbrengings FET's. Afhankelijk van de aard van de latere thermische processtappen zou het in 30 feite de voorkeur kunnen hebben om geen silicidelaag aan te brengen op de poortelektrodes teneinde de diffusie van metalen door de poortelektrodes te beperken. Eenvoudigheidshalve wórdt in de tekening deze titanium silicidelaag niet getoond. Een laag van beschermend oxyde wordt aangebracht over de polysili-35 ciumlaag tot een dikte van bijvoorbeeld 500 tot 3000 A. De oxyde afdeklaag beschermt de poortelektrodes en de bedradings-lijnen van de ingebedde DRAM array tegen procesbeschadiging bij nog volgende etsstappen en implantatiestappen. Het aanbrengen van een patroon wordt uitgevoerd op de meerlaags 40 structuur ter verschaffing van polysilicium lijnen 110, 112 1007304 17 voor de overbrengings FET's 104 en van de bedradingslijnen 106. De polysilicium lijnen 110, 112 worden bedekt door beschermende oxydelagen 114. Source/drain-gebieden 118 worden zoals gebruikelijk aangebracht aan beide zijden van de poorte-5 lektrodes 110 voor het completeren van de overbrengings FET's 104. Bij voorkeursuitvoeringsvormen van ingebedde DRAM worden de source/drain-gebieden 118 aangebracht met een uniform en bescheiden niveau van N-type dotering door ten opzichte van de poortelektrode 110 zelf uitlijnende implantatie. De hogere do-10 teringsniveaus die typisch samenhangen met het gebruik van licht gedoteerde drainstructuren (lightly doped drain, LDD) worden vérmeden' omdat de daarmede samenhangende implantatiebe-schadiging van het substraat lekken kan veroorzaken. Oxyde af-standsstructuren 116 worden gevormd aan iedere zijde van de 15 poortelektrodes 110 en bedradingslijnen 112 worden gevormd voor het verschaffen van verdere bescherming van de poortelektrodes en de bedradingslijnen gedurende daaropvolgende bewerkingen en voor het verschaffen van een gedeelte van de isolatie tussen de onderste condensatorelektrodes en de poortelek-20 trodes en de bedradingslijnen.The transfer FET 104 and the wiring line 106 of the embedded DRAM cell shown on the left of Figure 5 are formed by beginning application of a polysilicon layer over the entire surface to a thickness of approximately between 1500 and 3500 A over the gate oxide layer 108. The polysilicon layer is doped to the N type by phosphor ion implantation and annealing. In some instances, it may be desirable to provide a layer of metal silicide, such as a titanium silicide, over the surface of the polysilicon layer which is patterned into the gate electrodes of the embedded DRAM transfer FETs in order to resist the resistivity of the gate electrodes. and further reduce the wiring lines. Since a salicide operation could introduce leakage to the transfer FETs, the silicide layer is applied by sputtering or by CVD application and no silicide is applied to the source / drain areas of the transfer FETs. In fact, depending on the nature of the subsequent thermal process steps, it may be preferable not to apply a silicide layer to the gate electrodes in order to limit the diffusion of metals through the gate electrodes. For the sake of simplicity, this titanium silicide layer is not shown in the drawing. A layer of protective oxide is applied over the polysilicon layer to a thickness of, for example, 500 to 3000 A. The oxide cover layer protects the gate electrodes and the wiring lines of the embedded DRAM array from process damage in subsequent etching and implantation steps. Patterning is performed on the multilayer 40 structure to provide polysilicon lines 110, 112 1007304 17 for the transfer FETs 104 and the wiring lines 106. The polysilicon lines 110, 112 are covered by protective oxide layers 114. Source / drain- regions 118 are applied to both sides of the gate electrodes 110 as usual to complete the transfer FETs 104. In preferred embodiments of embedded DRAM, the source / drain regions 118 are applied with a uniform and modest level of N-type doping by self-alignment with respect to gate electrode 110. The higher doping levels typically associated with the use of lightly doped drain structures (LDD) are avoided because the associated implantation damage to the substrate can cause leakage. Oxide spacing structures 116 are formed on each side of the gate electrodes 110 and wiring lines 112 are formed to provide further protection of the gate electrodes and wiring lines during subsequent operations and to provide some of the insulation between the lower capacitor electrodes and the gate electrodes and the wiring lines.

Over het algemeen worden de logische FET's 120 gevormd op ongeveer hetzelfde moment dat de overbrengings FET’s 104 van de ingebedde DRAM array worden gevormd. Afhankelijk van de verschillen die worden geïntroduceerd tussen de ver-25 schillende FET's, zoals implantaties voor het instellen van verschillende drempels, verschillende doteringsniveaus van verschillende poortelektrodes en verschillende doteringsniveaus en doteringsprofielen voor verschillende source/drain-gebieden, zouden sommige van de bewerkingsstappen die worden 30 gebruikt voor het vormen van logische FET's kunnen worden gedeeld met het proces van het vormen van de overbrengings FET's van de ingebedde DRAM array of van de I/O circuits. Ongeacht de gekozen specifieke processtap worden logische FET's 120 gevormd in en op de actieve inrichtingsgebieden van het sub-35 straat door eerst een geschikte poortoxydelaag 122 te vormen. Polysilicium wordt aangebracht, gedoteerd en van een patroon voorzien voor het vormen van poortelektrodes 124. Bij voorkeur wordt geen silicidelaag aangebracht over de polysilicium poortelektrode tijdens deze fase van het proces aangezien een si-40 licidelaag met meer voordeel op de poortelektrode kan worden 100780a 18 aangebracht gedurende een later salicideproces. Oxyde af-standsstructuren 126 worden gevormd langs de polysilicium poortelektrode 124 zowel voor de bescherming van de poortelek-trode gedurende het verdere proces als voor het vergemakkelij-5 ken van het vormen van LDD source/drain-gebieden 128, Het heeft typisch de voorkeur om de source/drain-gebieden 128 van de logische FET's 120 te vormen met gebruikmaking van de LDD structuur teneinde het probleem van hete elektronen bij kleine FET's aan te pakken. De source/drain-gebieden 128 worden daar-10 om gevormd door eerst een betrekkelijk lichte dosering van N-type ionen zelf uitlijnend te implanteren bij de poortelektrode 124 voorafgaand aan het vormen van de oxyde afstandsstruc-turen 126. De oxyde afstandsstructuren 126 worden vervolgens aangebracht door het over het gehele oppervlak aanbrengen van 15 een CVD oxydelaag tot een dikte van ongeveer 1000-2000 A en de over het gehele oppervlak aangebrachte oxydelaag terug té etsen voor het vormen van de afstandsstructuren 126. Een tweede implantatie wordt vervolgens uitgevoerd, zelf-uitgelijnd ten opzichte van de afstandsstructuren ter completering van de im-20 plantatie van de source/drain-gebieden 128. Vervolgens activeert uitgloeien de doteringen in de source/drain-gebieden 128. Het is natuurlijk waarschijnlijk dat de eigenlijke logische circuits die dienen te worden gevormd veel ingewikkelder zullen zijn dan de geïllustreerde individuele FET. Bijvoor-25 beeld omvatten vele huidige logische circuits zowel NMOS als PMOS inrichtingen in verschillende configuraties. De geïllustreerde enkele logische FET is evenwel een toereikende illustratie van het proces volgens de onderhavige uitvinding en de additionele complexiteit van typische logische circuits zal 30 derhalve hier niet worden besproken.Generally, the logic FETs 120 are formed at about the same time that the transfer FETs 104 of the embedded DRAM array are formed. Depending on the differences introduced between the different FETs, such as implants for setting different thresholds, different doping levels of different gate electrodes, and different doping levels and doping profiles for different source / drain regions, some of the processing steps that would be used to form logic FETs can be shared with the process of forming the transfer FETs of the embedded DRAM array or of the I / O circuits. Regardless of the specific process step selected, logic FETs 120 are formed in and on the active device regions of the substrate by first forming a suitable gate oxide layer 122. Polysilicon is applied, doped, and patterned to form gate electrodes 124. Preferably, no silicide layer is applied over the polysilicon gate electrode during this stage of the process since a silicide layer can be applied to the gate electrode more advantageously 100780a 18 during a later salicide process. Oxide spacing structures 126 are formed along the polysilicon gate electrode 124 both to protect the gate electrode during the further process and to facilitate the formation of LDD source / drain regions 128. It is typically preferred to form the source / drain regions 128 of the logic FETs 120 using the LDD structure to address the problem of hot electrons in small FETs. Therefore, the source / drain regions 128 are formed by firstly aligning a relatively light dose of N-type ions self-aligning at the gate electrode 124 prior to forming the oxide spacer structures 126. The oxide spacer structures 126 are then applied by applying a CVD oxide layer over the entire surface to a thickness of about 1000-2000 Å and etching the oxide layer applied over the entire surface back to form the spacer structures 126. A second implantation is then performed, self- aligned with the spacer structures to complete the implantation of the source / drain regions 128. Then annealing activates the dopants in the source / drain regions 128. It is, of course, likely that the actual logic circuits to be will be much more complicated than the illustrated individual FET. For example, many current logic circuits include both NMOS and PMOS devices in different configurations. However, the illustrated single logic FET is a sufficient illustration of the process of the present invention and therefore the additional complexity of typical logic circuits will not be discussed here.

Nadat de overbrengings FET's 104 van de ingebedde DRAM array en de logische FET's 120 van de logische schakeling zijn gevormd wordt vervolgens een salicideproces uitgevoerd op de logische FET's ter verschaffing van silicidelagen op de po-35 lysilicium elektrode 124 en op het source/drain-gebied 128. Om te voorkomen dat het salicideproces een silicidelaag vormt op de source/drain-gebieden 118 van de overbrengings FET's, waardoor lekkage zou kunnen worden geïntroduceerd, heeft het de voorkeur om een beschermingslaag te vormen over de overbren-40 gings FET's 104 en andere delen van de ingebedde DRAM gebie-After the transfer FETs 104 of the embedded DRAM array and the logic FETs 120 of the logic circuit are formed, then a salicide process is performed on the logic FETs to provide silicide layers on the polysilicon electrode 124 and on the source / drain region 128. To prevent the salicide process from forming a silicide layer on the source / drain regions 118 of the transfer FETs, which could introduce leakage, it is preferable to form a protective layer over the transfer 40 FETs 104 and others. parts of the embedded DRAM areas

100780/1 I100780/1 I

19 den. Zoals in figuur 6a is te zien wordt een beschermende oxy-delaag 130 opgebracht tot bijvoorbeeld een dikte van ongeveer tussen 1000 tot 2000 A met een CVD proces vanuit een TEOS brongas. De beschermende oxydelaag 130, of een soortgelijke 5 isolator welke een goede compatibiliteit bezit met andere processtappen, heeft de voorkeur aangezien oxyde niet aanmerkelijk zal reageren met het titanium of met een ander metaal gebruikt in het toevoergebied tijdens het salicideproces van de logische FET. Bovendien behoeft de laag 130, aangezien deze 10 een isolator vormt, niet geheel te worden verwijderd van boven de overbrengings FET's en andere delen van de ingebedde DRAM gebieden voorafgaand aan verdere bewerking. Het salicideproces begint door het sputteren van een laag titanium over het oppervlak van de inrichting tot een dikte van bijvoorbeeld 500 15 A. Deze titanium laag wordt omgezet in titaniumsilicide bij het oppervlak van de polysilicium poortelektrodes 124 van de logische FET's en bij de blootliggende gedeeltes van het substraat inclusief de source/drain-gebieden 128 tijdens een uit twee stappen bestaand uitgloeiingsproces. Tijdens de eerste 20 processtap wordt de inrichting onderworpen aan een snelle thermische uitgloeiing (rapid thermal anneal, RTA) door verwarming van de inrichting tot een temperatuur van minder dan ongeveer 700°C gedurende ongeveer 30 seconden. De eerste RTA-stap van het proces zet de titaniumlaag om tot titaniumsilici-25 de (TiSi2) waarbij de titaniumlaag in contact staat met een siliciumoppervlak (crystallijn of polycrystallijn) gedurende de uitgloeiing. Bij de initiële RTA stap wordt een laag van titaniumsilicide 132 gevormd over de polysilicium poortelektrode 124 en worden titaniumsilicidelagen 134 gevormd over de 30 source/drain-gebieden 128 zoals getoond in figuur 7. Het eerste RTA proces wordt gevolgd door een etsbewerking voor het verwijderen van gedeeltes van de titaniumlaag die niet hebben gereageerd waardoor titaniumsilicide achterblijft op het blootliggende silicium van de poortelektrodes 124 en de 35 source/drain-gebieden 128.19 den. As can be seen in Figure 6a, a protective oxide layer 130 is applied to, for example, a thickness of approximately between 1000 to 2000 A with a CVD process from a TEOS source gas. The protective oxide layer 130, or a similar insulator which has good compatibility with other process steps, is preferred since oxide will not react appreciably with the titanium or any other metal used in the feed region during the logic FET salicide process. In addition, since it forms an insulator, the layer 130 does not need to be completely removed from above the transfer FETs and other parts of the embedded DRAM regions prior to further processing. The salicide process begins by sputtering a layer of titanium over the surface of the device to a thickness of, for example, 500 A. This titanium layer is converted to titanium silicide at the surface of the polysilicon gate electrodes 124 of the logic FETs and at the exposed portions of the substrate including the source / drain regions 128 during a two-step annealing process. During the first 20 process step, the device is subjected to rapid thermal annealing (RTA) by heating the device to a temperature of less than about 700 ° C for about 30 seconds. The first RTA step of the process converts the titanium layer to titanium silicide (TiSi2) where the titanium layer is in contact with a silicon surface (crystalline or polycrystalline) during annealing. At the initial RTA step, a layer of titanium silicide 132 is formed over the polysilicon gate electrode 124 and titanium silicide layers 134 are formed over the source / drain regions 128 as shown in Figure 7. The first RTA process is followed by an etching operation to remove portions of the titanium layer that have not reacted, leaving titanium silicide on the exposed silicon of the gate electrodes 124 and the source / drain regions 128.

Na de initiële RTA stap wordt het oppervlak van de inrichting onderworpen aan een natte etsbewerking met H202 en NH40H verdund in water voor het verwijderen van titanium dat niet heeft gereageerd en van een aantal ongewenste titanium-40 verbindingen vanaf het oppervlak van de inrichting, waarbij 1007804 20 tegelijkertijd de beschermende oxydelaag 130 over de ingebedde DRAM gebieden volledig wordt blootgelegd. Nadat het titanium dat niet heeft gereageerd is verwijderd van de inrichting zijn verdere bewerkingen noodzakelijk voor het verschaffen van ge-5 schikte silicidelagen op de poortelektrodes en over de source/drain-gebieden. De titaniumsilicidelagen worden verder bewerkt met een tweede RTA proces voor het verkrijgen van een gewenste lage resistiviteitsfase van de titaniumsilicidelagen. Het grootste deel van de titaniumsilicide dat is gevormd op de 10 siliciumoppervlakken tijdens de eerste uitgloeiingsstap die hierboven werd beschreven (RTA bij ongeveer 700°C gedurende 30 seconden) zal de metastabiele fase van betrekkelijk hoge re-sistiviteit bezitten (bekend als de "C-49"-fase) van titaniumsilicide dat een minder lage resistiviteit bezit dan wenselijk 15 is. Het is derhalve wenselijk om de inrichting aan een tweede uitgloeiingsstap te onderwerpen bij een temperatuur boven 750°C gedurende ten minste 10 seconden voor het omzetten van de C-49-fase van titaniumsilicide van hogere resistiviteit naar de orthogonale fase (bekend als de "C-54"-fase) van tita-20 niumsilicide met lagere resistiviteit. Door het uitvoeren van een salicideproces voor de logische FET's van de karakteristieke ingebedde DRAM logische circuits voorafgaand aan de vorming van de condensatoren zal de betrekkelijk korte RTA bewerking die wordt gebruikt voor het vormen van de silicidegebie-25 den niet de diëlektrische condensatorlaag beïnvloeden die later wordt aangebracht voor de ladingsopslagcondensator. Dit vergemakkelijkt het gebruik van een materiaal van hoge diëlèk-trische constante als condensatordiëlektricum voor de ingebedde DRAM array.After the initial RTA step, the surface of the device is subjected to a wet etching operation with H 2 O 2 and NH 40 H diluted in water to remove unreacted titanium and some unwanted titanium-40 compounds from the surface of the device, 1007804 At the same time, the protective oxide layer 130 over the embedded DRAM areas is fully exposed. After the unreacted titanium has been removed from the device, further operations are necessary to provide suitable silicide layers on the gate electrodes and over the source / drain regions. The titanium silicide layers are further processed with a second RTA process to obtain a desired low resistivity phase of the titanium silicide layers. Most of the titanium silicide formed on the silicon surfaces during the first annealing step described above (RTA at about 700 ° C for 30 seconds) will have the metastable phase of relatively high resistivity (known as the "C- 49 "phase) of titanium silicide which has less resistivity than is desirable. It is therefore desirable to subject the device to a second annealing step at a temperature above 750 ° C for at least 10 seconds to convert the C-49 phase from titanium silicide of higher resistivity to the orthogonal phase (known as the "C -54 "phase) of titanium-20 silicon silicide with lower resistivity. By performing a salicidal process for the logic FETs of the characteristic embedded DRAM logic circuits prior to the formation of the capacitors, the relatively short RTA operation used to form the silicide regions will not affect the dielectric capacitor layer which is later fitted in front of the charge storage capacitor. This facilitates the use of a high dielectric constant material as a capacitor dielectric for the embedded DRAM array.

30 In figuur 8 wordt een diëlektrische, tot de tussenla gen behorende, laag 136 vervolgens opgebracht over de over-brengings FET's 104 van de ingebedde DRAM array en over de logische FET's en andere delen van de logische schakeling. Het tussenlaag diëlektricum 136 is algemeen soortgelijk aan het 35 tussenlaag diëlektricum dat wordt gebruikt bij conventionele logische circuits. Bij voorkeur kan het tussenlaag diëlektricum bestaan uit een oxydelaag die is aangebracht door chemische dampopbrenging bij atmosferische druk (atmospheric pressure chemical vapor deposition, APCVD) vanuit een TEOS brongas 40 welke laag vervolgens wordt geplanariseerd door bijvoorbeeld 1007804 21 chemisch/mechanisch polijsten (CMP). Het resulterende geplana-riseerde tussenlaag diëlektricum 136 is typisch voldoende dik om op veilige wijze de verschillende FET's en andere inrichtingen van de ingebedde DRAM en logische schakelingen af te 5 dekken die tot aan dit tijdstip van het proces zijn gevormd.In Figure 8, a dielectric intermediate layer 136 is then applied over the transfer FETs 104 of the embedded DRAM array and over the logic FETs and other parts of the logic circuit. The interlayer dielectric 136 is generally similar to the interlayer dielectric used in conventional logic circuits. Preferably, the interlayer dielectric may consist of an oxide layer deposited by chemical vapor deposition (atmospheric pressure chemical vapor deposition, APCVD) from a TEOS source gas 40 which layer is then planarized by, for example, 1007804 21 Chemical / Mechanical Polishing (CMP). The resulting planarized interlayer dielectric 136 is typically thick enough to safely cover the various FETs and other devices of the embedded DRAM and logic circuits formed up to this time of the process.

Het aanbrengen van een betrekkelijk dik tussenlaag diëlektricum 136 bezit het voordeel dat de dikte van het tussenlaag diëlektricum 136 ten dele de capaciteit van de ladingsopslag-condensatoren zal bepalen. Het kan als zodanig wenselijk zijn 10 om de dikte van het tussenlaag diëlektricum 136 aan te passen ter verschaffing van voldoende capaciteit van de condensatoren van het ingebedde DRAM ontwerp. Na het aanbrengen van de ge-planariseerde diëlektrische laag worden contactvia's gevormd voor het blootleggen van ieder van de source/drain-gebieden 15 118 van de overbrengings FET 104 van de ingebedde DRAM array en tevens voor het blootleggen van geschikte exemplaren van de source/drain-gebieden 128 en de poortelektrodes 124 van de logische circuits. De contactvia's kunnen worden gevormd door het verschaffen van een fotoresistmasker met een conventioneel 20 fotolithografisch proces en het vervolgens etsen van de contactvia's met gebruikmaking bijvoorbeeld van een reactief ionen etsproces met een etsmiddel dat is verkregen in een plas-maproces vanuit een brongas dat CF4 bevat. Het fotoresistmasker wordt vervolgens gestript ter verschaffing van de structuur 25 die wordt geïllustreerd in figuur 9.The application of a relatively thick interlayer dielectric 136 has the advantage that the thickness of the interlayer dielectric 136 will partly determine the capacity of the charge storage capacitors. As such, it may be desirable to adjust the thickness of the interlayer dielectric 136 to provide sufficient capacitance of the capacitors of the embedded DRAM design. After application of the planarized dielectric layer, contact vias are formed to expose each of the source / drain regions 15 118 of the transfer FET 104 of the embedded DRAM array and also to expose suitable copies of the source / drain regions 128 and the gate electrodes 124 of the logic circuits. The contact vias can be formed by providing a photoresist mask with a conventional photolithographic process and then etching the contact vias using, for example, a reactive ion etching process with an etchant obtained in a plasma process from a source gas containing CF4. The photoresist mask is then stripped to provide the structure 25 illustrated in Figure 9.

Zoals schematisch wordt geïllustreerd in figuur 9 wordt een contactvia 146 aangebracht door blootleggen van een oppervlak van het source/drain-gebied 138 van de overbrengings FET dat zal dienen als de ladingsopslagknoop voor de geïllu-30 streerde ingebedde DRAM cel. De contactvia 148 strekt zich uit door het tussenlaag diëlektricum 136 voor het blootleggen van het source/drain-gebied 140 dat typisch zal dienen als een gemeenschappelijk bitlijncontact tussen twee naburige overbrengings FET's van twee naburige ingebedde DRAM cellen (slechts 35 één geïllustreerd). Het heeft de voorkeur om, voor zover toelaatbaar binnen het algehele ontwerp, de contactvia 146 groter te maken dan de contactvia 148 ter vergemakkelijking van de vorming binnen de contactvia 146 van de onderste elektrode, het condensatordiëlektricum en de bovenste elektrode, welke 40 tezamen de ladingsopslagcondensator vormen. Formering van de 1007804 22 ladingsopslagcondensator vereist dat een additionele alhoewel dunne condensatordiëlektricumlaag wordt aangebracht binnen de contactvia 146 en niet wordt achtergelaten binnen de contact-via 148. Belangrijker is dat het de voorkeur heeft dat de con-5 tactvia 146 betrekkelijk breed is ter verschaffing van een betere laaguniformiteit en van betere opbrengomstandigheden binnen de contactvia 146 dan binnen de contactvia 148 waarin het bitlijncontact wordt gevormd. Figuur 9 toont tevens de contactvia 150 welke de silicidelaag 134 blootlegt op het 10 source/drain-gebied 142 van de logische FET. Verschillende verbindingen tussen delen van de logische schakelingen zijn aanwezig, ten dele door verticale onderlinge verbindingen. Één dergelijke verbinding zal een wolfram prop omvatten die is gevormd binnen de contactvia 150 en op geleidende wijze is ver-15 bonden met het source/drain-gebied 142 van de geïllustreerde logische FET. Alhoewel niet geïllustreerd worden normaal gesproken andere openingen door het tussenlaag diëlektricum gevormd voor verschillende geleiders van de logische schakeling en worden verticale onderlinge verbindingen zoals wolfram 20 proppen gevormd binnen deze contactvia's, voor zover vereist door het specifieke verbindingsschema van het logische circuit. Het meest preferabel is dat de wolfram proppen, welke bitlijncontacten en verticale onderlinge verbindingen vormen voor de logische circuits, worden gevormd met gebruikmaking 25 van enkele van dezelfde processtappen welke worden gebruikt voor het vormen van de onderste en bovenste condensatorelek-trodes binnen de ingebedde DRAM array.As schematically illustrated in Figure 9, a contact via 146 is made by exposing a surface of the source / drain region 138 of the transfer FET that will serve as the charge storage node for the illustrated embedded DRAM cell. The contact via 148 extends through the interlayer dielectric 136 to expose the source / drain region 140 which will typically serve as a common bit line contact between two neighboring transfer FETs of two neighboring embedded DRAM cells (only one illustrated). It is preferred, to the extent permissible within the overall design, to make the contact via 146 larger than the contact via 148 to facilitate formation within the contact via 146 of the lower electrode, the capacitor dielectric and the upper electrode, which together form the charge storage capacitor. to shape. Formation of the 1007804 22 charge storage capacitor requires that an additional although thin capacitor dielectric layer be applied within the contact via 146 and not be left within the contact via 148. More importantly, it is preferred that the contact via 146 be relatively wide to provide better layer uniformity and better application conditions within the contact via 146 than within the contact via 148 in which the bit line contact is formed. Figure 9 also shows the contact via 150 which exposes the silicide layer 134 to the source / drain region 142 of the logic FET. Different connections between parts of the logic circuits are present, partly by vertical interconnections. One such compound will include a tungsten plug formed within the contact via 150 and conductively connected to the source / drain region 142 of the illustrated logic FET. Although not illustrated, normally other openings through the interlayer dielectric are formed for different conductors of the logic circuit and vertical interconnections such as tungsten plugs are formed within these contact vias, as required by the specific logic circuit connection scheme. Most preferably, the tungsten plugs, which form bitline contacts and vertical interconnections for the logic circuits, are formed using some of the same process steps used to form the lower and upper capacitor electrodes within the embedded DRAM array .

Vervolgens worden onderste condensatorelektrodes en verbindingspropbarrièrelagen gevormd in overeenstemming met 30 voorkeursuitvoeringsvormen van de onderhavige uitvinding. Het liefst wordt het metaal gekozen voor de barrièrelaag zodanig is gekozen dat dit kan worden gebruikt zowel als de barriè-re/hechtingslaag in het proces voor het vormen van de wolfram prop, ter verkrijging van de logische verbindingen en de bit-35 lijnverbindingen, als ten minste een deel van de onderste elektrode van de ingebedde DRAM ladingsopslagcondensator. Titanium, titanium-wolfram en titaniumnitride zijn allen bekend voor het verschaffen van geschikte barrière/hechtingslagen voor wolfram propprocessen van de soort die bij voorkeur wor-40 den toegepast voor het vormen van de bitlijncontacten en on- 1007804 23 derlinge verbindingen voor de logische circuits van de onderhavige uitvinding. Wanneer het geprefereerde tantalium pen-toxyde condensatordiëlektricum wordt toegepast voor de ingebedde DRAM condensatoren of wanneer een soortgelijk materiaal 5 van hoge diëlektrische constante wordt toegepast voor het condensatordiëlektricum dan heeft het in het bijzonder de voorkeur dat titaniumnitride (TiN) wordt gebruikt voor het vormen van althans het bovenste oppervlak van de onderste condensato-relektrode. Voor andere diëlektrische condensatormaterialen 10 kunnen andere geleiders de voorkeur hebben en andere geleiders kunnen worden toegepast in een diëlektrisch materiaal voor tantalium pentoxyde condensatoren in andere momenteel minder geprefereerde uitvoeringsvormen. Meestal wordt de gehele onderste condensatorelektrode gevormd uit titaniumnitride zodat 15 een dunne laag van titaniumnitride, tegelijkertijd opgebracht voor het bekleden van de contactvia 146, dient als de onderste elektrode van de ladingsopslagcondensator van de geïllustreerde ingebedde DRAM cel. Titaniumnitride aangebracht binnen de contactvia's 148 en 150 op hetzelfde moment dat dit wordt aan-20 gebracht binnen de contactvia 146 zal vervolgens worden gebruikt als de barrièrelaag voor de verbindingsprop die wordt aangebracht binnen de contactvia's 148 en 150. Bij voorkeur wordt een titaniumnitridelaag 152 (figuur 10) aangebracht voor het bekleden van de contactvia's 146, 148, 150 met een proces 25 van lage temperatuur. Een dergelijk proces van lage temperatuur heeft de voorkeur ter beperking van de diffusie van metalen vanuit de gesalicideerde gebieden van de logische FET's, waardoor degradatie van de logische FET's wordt beperkt. Een titaniumnitridelaag 152 wordt daarom bij voorkeur aangebracht 30 over de structuur van figuur 9 tot een dikte van ongeveer 1000 A of minder met gebruikmaking van een sputterproces en een betrekkelijk lage substraattemperatuur of nog liever, de titaniumnitridelaag wordt aangebracht tijdens een chemische dampop-brenging (CVD) voor het verschaffen van de structuur van fi-35 guur 10. Titaniumnitride kan worden opgebracht door CVD vanuit TiCl4+NH3 brongassen bij een wenselijk lage substraattemperatuur. Het CVD proces heeft het bijzondere voordeel ten opzichte van sputteren dat CVD minder waarschijnlijk het opbren-gingssubstaat gedurende het opbrengingsproces verhit.Then, lower capacitor electrodes and bond plug barrier layers are formed in accordance with preferred embodiments of the present invention. Most preferably, the metal selected for the barrier layer is selected so that it can be used both as the barrier / bonding layer in the process of forming the tungsten plug, to obtain the logic connections and the bit-35 line connections, as at least a portion of the bottom electrode of the embedded DRAM charge storage capacitor. Titanium, titanium-tungsten, and titanium nitride are all known to provide suitable barrier / bonding layers for tungsten plug processes of the kind that are preferably used to form the bitline contacts and interconnections for the logic circuits of the present invention. When the preferred tantalum penoxide capacitor dielectric is used for the embedded DRAM capacitors or when a similar material of high dielectric constant is used for the capacitor dielectric, it is particularly preferred that titanium nitride (TiN) be used to form at least the top surface of the bottom capacitor electrode. For other dielectric capacitor materials 10, other conductors may be preferred, and other conductors may be used in a dielectric material for tantalum pentoxide capacitors in other currently less preferred embodiments. Typically, the entire lower capacitor electrode is formed from titanium nitride such that a thin layer of titanium nitride, applied at the same time to coat the contact via 146, serves as the lower electrode of the charge storage capacitor of the illustrated embedded DRAM cell. Titanium nitride applied within the contact vias 148 and 150 at the same time as it is applied within the contact via 146 will then be used as the barrier layer for the bonding plug applied within the contact vias 148 and 150. Preferably, a titanium nitride layer 152 (Fig. 10) applied to coat the contact vias 146, 148, 150 with a low temperature process. Such a low temperature process is preferred to limit the diffusion of metals from the salidated regions of the logic FETs, thereby limiting degradation of the logic FETs. Therefore, a titanium nitride layer 152 is preferably applied over the structure of Figure 9 to a thickness of about 1000 Å or less using a sputtering process and a relatively low substrate temperature or more preferably, the titanium nitride layer is applied during a chemical vapor application (CVD ) to provide the structure of Figure 10. Titanium nitride can be applied by CVD from TiCl4 + NH3 source gases at a desirably low substrate temperature. The CVD process has the particular advantage over sputtering that CVD is less likely to heat the application substrate during the application process.

: J007804 I: J007804 I

2424

Zoals wordt geïllustreerd in figuur 11 wordt vervolgens een laag van diëlektrisch condensatormateriaal 154 aangebracht over het oppervlak van de opgebrachte metalen laag 152. Op een bepaald tijdstip van het proces zal het noodzakelijk 5 zijn om de titaniumnitridelaag 152 van een patroon te voorzien voor het definiëren van de uitgestrektheid van de verschillende verbindingsstructuren, door de titaniumnitridelaag later in het proces van een patroon te voorzien, meer in het bijzonder door de titaniumnitridelaag 152 van een patroon te voorzien na 10 het opbrengen van de wolfram proplaag en van de randen van de bovenste en onderste condensatorelektrodes. Het diëlektrische condensatormateriaal wordt daarom over het gehele oppervlak van de titaniumnitridelaag 152 opgebracht, inclusief binnen de contactvia's waarin wolfram contactproppen worden gevormd. Bij 15 speciaal geprefereerde uitvoeringsvormen van de onderhavige uitvinding heeft voor de laag 154 een diëlektrisch condensatormateriaal met een hoge diëlektrische constante de voorkeur, zoals bijvoorbeeld tantalium pentoxyde, barium strontium tita-naat, lood zirconaat titanaat, alsmede ander soortgelijk oxy-20 demateriaal of een ander soortgelijk materiaal van hoge dië- lektrische constante. De gekozen diëlektrische condensatorlaag 154 bezit liefst een diëlektrische constante "k" die aanmerkelijk groter is, in de orde van ongeveer 20-25 maal zo groot, dan de effectieve diëlektrische constante van ONO. Gebruik van 25 een materiaal met hoge diëlektrische constante bij wijze van het condensatordiëlektricum vergemakkelijkt het gebruik van de eenvoudige condensatorelektrodestructuur die de voorkeur heeft voor de ingebedde DRAM cel zonder dat grotere ontwerp-regels zijn vereist dan die welke wenselijkerwijs worden toegepast 30 voor het bereiken van een hoge dichtheid in de karakteristieke inrichting. Bij de geïllustreerde uitvoeringsvorm wordt een diëlektrische condensatorlaag 132 bestaande uit tantalium pentoxyde, met name Ta205, aangebracht met chemische dampopbren-ging (CVD) vanuit een brongasmengsel bestaande uit 35 Ta (OC2H5) s+02. Het condensatordiëlektrium uit tantalium pentoxyde zou kunnen worden opgebracht in een hoge-dichtheidsopbreng-systeem zoals het LAM 9800 Integrity systeem, tot een dikte gelegen tussen ongeveer 20 tot 140 A. De specifieke dikte die wordt gekozen voor het condensatordiëlektricum is bij voorkeur 40 dun om de resulterende capaciteit te maximaliseren maar vol- 1007804 25 doende dik om te waarborgen dat de diëlektrische condensator-laag 154 geen onacceptabele pinholes bevat of een onacceptabele doorslagspanning.As illustrated in Figure 11, a layer of dielectric capacitor material 154 is then applied over the surface of the applied metal layer 152. At some point in the process, it will be necessary to pattern the titanium nitride layer 152 to define the extent of the different bonding structures, by patterning the titanium nitride layer later in the process, more particularly by patterning the titanium nitride layer 152 after applying the tungsten plug layer and the edges of the top and bottom capacitor electrodes. The dielectric capacitor material is therefore applied over the entire surface of the titanium nitride layer 152, including within the contact slides in which tungsten contact plugs are formed. In specially preferred embodiments of the present invention, for the layer 154, a dielectric capacitor material having a high dielectric constant is preferred, such as, for example, tantalum pentoxide, barium strontium titanate, lead zirconate titanate, as well as other similar oxide material or another similar material of high dielectric constant. Preferably, the selected dielectric capacitor layer 154 has a dielectric constant "k" that is significantly greater, on the order of about 20-25 times greater than the effective dielectric constant of ONO. Use of a high dielectric constant material as the capacitor dielectric facilitates the use of the preferred simple capacitor electrode structure for the embedded DRAM cell without requiring larger design rules than those desirably applied to achieve a high density in the characteristic interior. In the illustrated embodiment, a dielectric capacitor layer 132 consisting of tantalum pentoxide, especially Ta205, is applied by chemical vapor application (CVD) from a source gas mixture consisting of 35 Ta (OC2H5) s + O2. The tantalum pentoxide capacitor dielectric could be applied in a high density application system such as the LAM 9800 Integrity system, to a thickness ranging from about 20 to 140 A. The specific thickness selected for the capacitor dielectric is preferably 40 thin to maximize resulting capacitance but sufficiently thick to ensure that the dielectric capacitor layer 154 does not contain unacceptable pinholes or an unacceptable breakdown voltage.

Nadat de diëlektrische condensatorlaag 154 is opge-5 bracht over de inrichting wordt de diëlektrische condensatorlaag verwijderd van de gedeeltes van de inrichting anders dan de gedeeltes waar de diëlektrische condensatorlaag noodzakelijk is voor de condensators van de ingebedde DRAM array. Dit kan worden uitgevoerd door het verschaffen van een fotoresist-10 masker of een ander soort masker over de gedeeltes van de ti-taniumnitridelaag 152 die zullen worden gevormd in de onderste condensatorelektrodes. Dit masker belicht de diëlektrische condensatorlaag 154 boven de logische circuits en bitlijncon-tacten van de ingebedde DRAM array en vervolgens wordt een 15 etsbewerking uitgevoerd ter verwijdering van de diëlektrische condensatorlagen waar deze niet zijn vereist. Deze etsbewerking kan bestaan uit één van de conventionele droge etsproces-sen of kan bestaan uit een natte etsbewerking die bijvoorbeeld gebruik maakt van een verdunde waterstof fluoride zuuroplos-20 sing. Onder sommige omstandigheden kan het de voorkeur hebben om een natte etsbewerking toe te passen om te garanderen dat het fotoresistmasker zo gemakkelijk mogelijk kan worden verwijderd met gebruikmaking van een reinigingsoplosmiddel zonder toevlucht te nemen tot een verassingsproces of een ander op 25 zuurstof gebaseerd fotoresist stripproces. Dit kan voordelig zijn wanneer de laag 154 bestaat uit een materiaal met hoge diëlektrische constante zoals tantalium pentoxyde aangezien' dergelijke'·materialen gevoelig kunnen zijn voor bewerkings-stappen in een zuurstof omgeving. Het specifieke masker dat 30 wordt gebruikt bij het verwijderen van de diëlektrische condensatorlaag 154 vanaf delen van de inrichting volgens figuur 11 is bij de geïllustreerde uitvoeringsvorm met een masker' van kritische afmetingen. Verdere bewerkingen zullen worden uitgevoerd om de diëlektrische condensatorlaag 156 die wordt ge-35 toond in figuur 12 tijdens een latere fase van de bewerking lateraal te definiëren. Het etsmasker voor de diëlektrische condensatorlaag wordt vervolgens verwijderd.After the dielectric capacitor layer 154 is applied over the device, the dielectric capacitor layer is removed from the portions of the device other than the areas where the dielectric capacitor layer is necessary for the capacitors of the embedded DRAM array. This can be done by providing a photoresist-10 mask or other type of mask over the portions of the titanium nitride layer 152 that will be formed in the lower capacitor electrodes. This mask exposes the dielectric capacitor layer 154 above the logic circuits and bit line contacts of the embedded DRAM array, and then an etching operation is performed to remove the dielectric capacitor layers where they are not required. This etching operation can be one of the conventional dry etching processes or it can be a wet etching operation using, for example, a dilute hydrogen fluoride acid solution. Under some circumstances, it may be preferable to use a wet etching operation to ensure that the photoresist mask can be removed as easily as possible using a cleaning solvent without resorting to an ashing process or other oxygen-based photoresist stripping process. This may be advantageous if the layer 154 is a high dielectric constant material such as tantalum pentoxide since "such" materials may be sensitive to processing steps in an oxygen environment. The specific mask used in removing the dielectric capacitor layer 154 from parts of the device of Figure 11 is in the illustrated embodiment with a critical size mask. Further operations will be performed to laterally define the dielectric capacitor layer 156 shown in Figure 12 during a later stage of the operation. The etching mask for the dielectric capacitor layer is then removed.

Hierna wordt een laag metaal opgebracht welke zal dienen als een verbindingsprop voor de bitlijncontacten en de 40 onderlinge verbindingen van het logische circuit en als de bo- 1007804 26 venste condensatorelektrodes van de ladihgsopslagcondensatoren’ van de ingebedde DRAM array. Wolfram heeft in het bijzonder de voorkeur als metaal voor de verbindingsproppen en is derhalve ook gewenst om te worden gebruikt als het materiaal van de bo-5 venste condensatorelektrodes. Een laag wolfram wordt daarom opgebracht over het oppervlak van de inrichting van figuur 12, bij voorkeur met gebruikmaking van een CVD proces vanuit een WFj brongas teneinde een voldoende dikte aan wolfram op te brengen om de openingen binnen de verschillende contactvia's 10 van de inrichting van figuur 12 op te vullen. Ook hier wordt het CVD proces geprefereerd in verband met de betere compatibiliteit daarvan met processen bij lage temperatuur. Het liefst wordt eèn hoeveelheid wolfram van voldoende dikte, bijvoorbeeld ongeveer 1000 tot 1500 A, aangebracht over het op-15 pervlak van de inrichting van figuur 12 zodat de wolfram laag van een patroon kan worden voorzien voor het vormen van metalen onderlinge verbindingen van het eerste niveau voor de logische schakelingen en de bitlijnen. De wolfram laag wordt vervolgens van een patroon voorzien met gebruikmaking van con-20 ventionele fotolithografie voor het lateraal definiëren van een bovenste condensatorelektrode 158 en van een bitlijncon-tact 160 voor de geïllustreerde ingebedde DRAM cel. Momenteel heeft het de voorkeur dat het bitlijncontact 160 een aantal andere bitlijncontacten met elkaar verbindt via een wolfram 25 bedradingslijn die zich uitstrekt loodrecht op de dwarsdoorsnede van de ingebedde DRAM cel die is geïllustreerd in figuur 13. De conventionele fotolithografie stap die wordt gebruikt voor het aanbrengen van het patroon voor de bovenste condensatorelektrode en het bitlijncontact wordt bij voorkeur tevens 30 gebruikt voor het definiëren van de verbindingsproppen 162 voor de logische circuits. Het kan, voor zover dit wordt gedicteerd door het specifieke verbindingsschema van de logische circuits, tevens wenselijk zijn om een aantal onderlinge verbindingen van bedradingslijnen te verschaffen met gebruikma-35 king van hetzelfde niveau van wolfram bedradingslijnen op het oppervlak van het tussenlaag diëlektricum 136. Het etsproces dat wordt toegepast voor het definiëren van de wolfram elektrodes, de onderlinge verbindingen en de bedradingslijnen, bestaat typisch uit een droog etsproces dat gebruik maakt van 40 een etsmiddel dat is verkregen in een plasmaproces vanuit een 1007804 27 brongasmengsel omvattende Cl2 of HCl. Om het definiëren van de onderste condensatorelektrode te completeren kan het noodzakelijk zijn om de samenstelling van het etsmiddel te veranderen wanneer het etsproces door de laag van wolfram is geëtst voor 5 het definiëren van de bovenste condensatorelektrode 158. Het etsmiddel kan mogelijk moeten worden aangepast aan een op fluorine gebaseerde etschemie ter verwijdering van de diëlek-trische condensatorlaag 156 ter waarborging van de uniformiteit van de rest van het etsproces over het bitlijncontact en 10 de logische circuitgedeeltes van de geïntegreerde circuitin-richting. Onder andere omstandigheden kan het etsmiddel dat wordt gebruikt voor de wolfram laag de zeer dunne diëlektri-sche condensatorlaag voldoende verwijderen zonder aanpassing van de samenstelling van het etsmiddel. Ongeacht hoe het pa-15 troon is van de diëlektrische condensatorlaag gaat het etsproces vervolgens door, door de titaniumnitride laag 152 met gebruikmaking van een etsmiddel van soortgelijke samenstelling als werd gebruikt voor het etsen door de wolfram laag. Het titaniumnitride etsproces gaat voort om de titaniumnitride laag 20 te verwijderen van het oppervlak van het tussenlaag diëlektri-cum 136, waardoor de laterale uitstrekking wordt gedefinieerd van de onderste condensatorelektrode 166 en waardoor de verschillende barrièrelagen 168 van de verbindingsproppen van elkaar worden gescheiden.Next, a layer of metal is applied which will serve as a junction plug for the bitline contacts and the 40 logic circuit interconnections and as the top capacitor electrodes of the charge storage capacitors of the embedded DRAM array. Tungsten is particularly preferred as the metal for the connector plugs and is therefore also desirable to be used as the material of the top capacitor electrodes. A layer of tungsten is therefore applied over the surface of the device of Figure 12, preferably using a CVD process from a WFj source gas to apply a sufficient thickness of tungsten to the openings within the various contact vias of the device of Figure 12. 12 to fill. Here again, the CVD process is preferred for its better compatibility with low temperature processes. Most preferably, an amount of tungsten of sufficient thickness, for example about 1000 to 1500 Å, is applied over the surface of the device of Figure 12 so that the tungsten layer can be patterned to form metal interconnections of the first level for the logic circuits and bit lines. The tungsten layer is then patterned using conventional photolithography for laterally defining an upper capacitor electrode 158 and a bitline contact 160 for the illustrated embedded DRAM cell. Currently, it is preferred that the bit line contact 160 interconnect a number of other bit line contacts via a tungsten wiring line extending perpendicular to the cross section of the embedded DRAM cell illustrated in Figure 13. The conventional photolithography step used for application of the pattern for the upper capacitor electrode and the bit line contact is preferably also used to define the connection plugs 162 for the logic circuits. To the extent dictated by the specific logic circuit connection scheme, it may also be desirable to provide some interconnections of wiring lines using the same level of tungsten wiring lines on the surface of the interlayer dielectric 136. etching process used to define the tungsten electrodes, interconnections and wiring lines typically consists of a dry etching process using an etchant obtained in a plasma process from a 1007804 27 source gas mixture comprising Cl2 or HCl. To complete the definition of the lower capacitor electrode, it may be necessary to change the composition of the etchant when the etching process is etched through the tungsten layer to define the upper capacitor electrode 158. The etchant may need to be adapted to a fluorine-based etch chemistry to remove the dielectric capacitor layer 156 to ensure uniformity of the rest of the etching process across the bit line contact and the logic circuit portions of the integrated circuit device. Under other circumstances, the etchant used for the tungsten layer can sufficiently remove the very thin dielectric capacitor layer without adjusting the etchant composition. Regardless of how the pattern of the dielectric capacitor layer is, the etching process then continues through the titanium nitride layer 152 using an etchant of a similar composition as was used for the tungsten layer etching. The titanium nitride etching process continues to remove the titanium nitride layer 20 from the surface of the interlayer dielectric 136, thereby defining the lateral extension of the lower capacitor electrode 166 and separating the various barrier layers 168 of the connector plugs.

25 Het proces gaat verder voort op een wijze soortgelijk aan die welke wordt gebruikt voor het verschaffen van onderlinge verbindingen van het bovenste niveau bij conventionele logische schakelingen. Een intermetallische diëlektrische laag 170 wordt derhalve aangebracht over de bovenste condensatore-30 lektrodes 158 en andere delen van de ingebedde DRAM array en over de logische schakelingen. Het intermetallische diëlektri-cum bestaat typisch uit siliciumoxyde aangebracht met een CVD proces vanuit een TEOS brongas, een silicaatglas, andere diëlektrische materialen of combinaties van diëlektrische materi-35 alen. Het tussenlaag diëlektricum 170 wordt bij voorkeur ge-planariseerd met gebruikmaking van CMP. Conventionele fotoli-thografische en conventionele etsprocessen worden uitgevoerd voor het verschaffen van contactvia's 172 van het tweede niveau door het intermetallische diëlektricum 170 teneinde de 40 bovenste condensatorelektrodes 158 bloot te leggen. Contact- 1007804 > 28 via's 174 van het tweede niveau worden eveneens aangebracht teneinde geschikte exemplaren van de uit wolfram bestaande verbindingsproppen 162 bloot te leggen of andere geleiders van de logische circuits zoals vereist door het verbindingsschema 5 van de logische schakelingen. De resulterende structuur wordt in figuur 14 geïllustreerd.The process continues in a manner similar to that used to provide top-level interconnections in conventional logic circuits. Thus, an intermetallic dielectric layer 170 is applied over the top capacitor electrodes 158 and other parts of the embedded DRAM array and over the logic circuits. The intermetallic dielectric typically consists of silica applied by a CVD process from a TEOS source gas, a silicate glass, other dielectric materials or combinations of dielectric materials. The interlayer dielectric 170 is preferably planarized using CMP. Conventional photolithographic and conventional etching processes are performed to provide second level contact slides 172 through the intermetallic dielectric 170 to expose the 40 upper capacitor electrodes 158. Second level contact 1007804> 28 vias 174 are also provided to expose suitable ones of the tungsten connector plugs 162 or other logic circuit conductors as required by the logic circuit connection diagram. The resulting structure is illustrated in Figure 14.

Vervolgens wordt wolfram opgebracht, wederom in een CVD proces, over het geplanariseerde oppervlak van het inter-metallische diëlektricum 170 teneinde de contactvia's 172, 174 10 op te vullen. Een terugetsproces wordt gebruikt voor het verwijderen van ongewenste delen van de wolfram laag van het tus-senlaags diëlektricum 170 teneinde verticale onderlinge verbindingen 176 te definiëren die elektrisch zijn verbonden met de bovenste condensatorelektrodes 158 en de verbindingen 178 15 die zijn verbonden met geschikte geleiders binnen de logische schakelingen. Het terugetsproces kan bijvoorbeeld bestaan uit een reactief ionenetsproces dat gebruik maakt van een etsmid-del verkregen vanuit een brongasmengsel omvattende SFs. Voor de geïllustreerde uitvoeringsvorm wordt het volgende niveau van 20 bedrading aangebracht door opbrengen van een laag aluminium of van een legering van aluminium met koper over het oppervlak van het intermetallische diëlektricum en het vervolgens aanbrengen van een patroon in de aluminiumlaag met gebruikmaking van conventionele lithografie ter definiëring van bedradings-25 lijnen die zich uitstrekken over de intermetallische diëlek-trische laag 170 en elektrisch zijn verbonden met de verbindingsproppen 176 en 178. Het liefst wordt de bedradingslijn 180 die is verbonden via de verbindingsprop 176 met de bovenste condensatorelektrode 158 verbonden met de referentie po-30 tentiaal van H Vcc die meestal wordt gebruikt als de referen-tiespanning van DRAM condensatoren. De bedradingslijn 182 die zich op hetzelfde niveau bevindt en zich uitstrekt over hetzelfde oppervlak van het intermetallische diëlektricum 170 als de H Vcc lijn 180 verschaft additioneel verdere onderlinge ver-35 bindingen tussen delen van de logische schakeling. De inrichting wordt geïllustreerd in figuur 15. Verdere bewerking gaat voort op de conventionele wijze teneinde de vervaardiging van de inrichting van figuur 15 te completeren waardoor een ingebedde DRAM array wordt verschaft binnen een logisch circuit op 40 een zeer goed fabriceerbare wijze.Subsequently, tungsten is applied, again in a CVD process, over the planarized surface of the intermetallic dielectric 170 to fill the contact slides 172, 174. A reset etching process is used to remove unwanted portions of the tungsten layer from the interlayer dielectric 170 to define vertical interconnections 176 electrically connected to the top capacitor electrodes 158 and the connections 178 connected to suitable conductors within the logic circuits. The etch back process may, for example, consist of a reactive ion etching process using an etchant obtained from a source gas mixture comprising SFs. For the illustrated embodiment, the next level of wiring is applied by applying a layer of aluminum or an alloy of aluminum with copper over the surface of the intermetallic dielectric and then patterning the aluminum layer using conventional lithography to define of wiring lines extending over the intermetallic dielectric layer 170 and electrically connected to the junction plugs 176 and 178. Most preferably, the wiring line 180 connected via the junction plug 176 to the upper capacitor electrode 158 is connected to the reference po -30 tential of H Vcc which is usually used as the reference voltage of DRAM capacitors. The wiring line 182 which is at the same level and extends over the same surface of the intermetallic dielectric 170 as the H Vcc line 180 additionally provides further interconnections between parts of the logic circuit. The device is illustrated in Figure 15. Further processing continues in the conventional manner to complete the fabrication of the device of Figure 15 thereby providing an embedded DRAM array within a logic circuit 40 in a highly fabricable manner.

1007304 | 291007304 | 29

Figuur 16 toont een variatie van een ingebedde condensator welke verbeterde zijwandlekkage-eigenschappen bezit in vergelijking met de condensator die wordt geïllustreerd in figuur 13. Bij deze uitvoeringsvorm wordt de uit titanium-5 nitride bestaande onderste elektrode 180 lateraal gedefinieerd voorafgaand aan het opbrengen van het diëlektrische condensa-tormateriaal 182. De uitstrekking van de onderste condensato-relektrode 180 is zodanig dat de bovenste condensatorelektrode 184 zich in alle richtingen zal uitstrekken tot voorbij de 10 randen van de onderste condensatorelektrode. Nadat de onderste condensatorelektrode 180 lateraal is gedefinieerd wordt het condensatordiëlèktricum opgebracht over het oppervlak van de inrichting en worden verdere bewerkingen uitgevoerd van de soort die hierboven zijn beschreven volgende op de stap geïl-15 lustreerd in figuur 12 voor het completeren van de geïllustreerde condensator. Het resultaat is een ladingsopslagcon-densator met een onderste elektrode 180 waarvan de randen worden bedekt door diëlektrisch condensatormateriaal 182. De uit wolfram bestaande bovenste condensatorelektrode 184 strekt 20 zich uit tot voorbij de randen van de onderste condensatorelektrode, zie de tekening. Behalve de voordelen van verminderde zijwandlekkage bezit de uitvoeringsvorm volgens figuur 16 het verdere voordeel dat geen wolfram etsproces wordt vereist voor het definiëren van de proppen 160 en 162 en dat niet de 25 bovenste condensatorelektrode 184 door de diëlektrische con-densatorlaag behoeft te worden geëtst. Het etsproces behoeft aldus, zelfs alhoewel het etsmiddel dat wordt gebruikt voor het lateraal definiëren van de bovenste condensatorelektrode 184 het materiaal dat is gekozen voor de diëlektrische conden-30 satorlaag 182 niet acceptabel etst, niet te worden veranderd gedurende het etsen van de wolfram laag ten behoeve van de uitvoeringsvorm van figuur 16.Figure 16 shows a variation of an embedded capacitor which has improved sidewall leakage properties as compared to the capacitor illustrated in Figure 13. In this embodiment, the titanium-5 nitride bottom electrode 180 is defined laterally prior to applying the dielectric capacitor material 182. The extension of the lower capacitor electrode 180 is such that the upper capacitor electrode 184 will extend in all directions beyond the edges of the lower capacitor electrode. After the lower capacitor electrode 180 has been laterally defined, the capacitor dielectric is applied over the surface of the device and further operations of the kind described above are performed following the step illustrated in Figure 12 to complete the illustrated capacitor. The result is a charge storage capacitor with a bottom electrode 180 the edges of which are covered by dielectric capacitor material 182. The tungsten top capacitor electrode 184 extends beyond the edges of the bottom capacitor electrode, see the drawing. In addition to the advantages of reduced sidewall leakage, the embodiment of Figure 16 has the further advantage that no tungsten etching process is required to define the plugs 160 and 162 and that the top capacitor electrode 184 need not be etched by the dielectric capacitor layer. Thus, even though the etchant used for laterally defining the top capacitor electrode 184 does not acceptably etch the material selected for the dielectric capacitor layer 182, it should not be changed during the etching of the tungsten layer. for the embodiment of figure 16.

Alhoewel de onderhavige uitvinding is beschreven in termen van bepaalde voorkeursuitvoeringsvormen zal de vakman 35 begrijpen dat verschillende modificaties en veranderingen van de werkwijze en van de beschreven structuren kunnen worden verwezenlijkt zonder af te wijken van de leer van de onderhavige uitvinding. De onderhavige uitvinding is derhalve niet beperkt tot de specifieke uitvoeringsvormen die hierin worden 1007804 30 beschreven maar de omvang van de onderhavige uitvinding wordt daarentegen bepaald door de hieronder volgende conclusies.Although the present invention has been described in terms of certain preferred embodiments, those skilled in the art will understand that various modifications and changes of the method and of the described structures can be made without departing from the teachings of the present invention. Therefore, the present invention is not limited to the specific embodiments described herein, but the scope of the present invention is defined by the following claims.

1007804 I1007804 I.

Claims

A method of manufacturing an integrated circuit device comprising both embedded DRAM circuits and logic circuits on a single substrate, characterized in that the method comprises the steps of: 5 providing a substrate and providing transmission FETs in and on embedded DRAM circuit regions of the substrate, which transfer FETs include first and second source / drain regions and gate electrodes, providing on the substrate logical FETs in and on logical circuit regions of the substrate, which logic FETs are provided with source / drain regions and gate electrodes, providing a first insulating layer over the transmission FETs and over the logic FETs, which insulating layer has a surface, defining first and second openings through the first insulating layer for exposing the first and second source / drain region of at least one of the 20 ove, respectively application FETs and for defining a third opening to expose at least one conductor within the logic circuit, providing a first conductive layer over the first insulating layer, said first conductive layer extending into the openings to provide contact the first supply / discharge region of the first transmission FETs, wherein the first conductive layer coats and does not fill the first opening, providing a dielectric capacitor layer 30 within the first opening, providing a second conductive layer within the first opening, and patterning the first conductive layer and the second conductive layer to laterally define a bottom and an upper capacitor electrode of an embedded DRAM charge storage capacitor, respectively, applying silicide layers to the source / drain regions of the logic FETs, where the dielectric layer of the capacitor is applied after the silicon layers have been applied.

A method according to claim 1, characterized in that the embedded DRAM charge storage capacitor is formed without using process steps at high temperatures.

3. A method according to claim 2, characterized in that the embedded DRAM charge storage capacitor is formed at temperatures below 700 ° C.

Method according to claim 3, characterized in that the dielectric layer of the capacitor consists of a material with a high dielectric constant.

A method according to claim 1, characterized in that the method comprises the further steps of: selectively covering the transfer FETs with a protective dielectric layer leaving the logic FETs exposed, applying a metal layer over the logic FETs and annealing the metal layer to react the metal layer with parts of the logic FETs, removing parts of the metal layer after the metal annealing step, and forming the first insulating layer.

A method according to claim 1, characterized in that the first insulating layer is formed by applying insulating material over the protective dielectric layer.

A method according to claim 1, characterized in that the first insulating layer is formed by application and is planarized before the first and second openings are formed.

8. A method according to claim 7, characterized in that the first insulating layer is planarized using chemical / mechanical polishing. 1007804 33 4

9. A method according to claim 1, characterized in that the first conductive layer is applied within the second and third openings so that the first conductive layer is in contact with the second source / drain region within the second opening and the first conductive layer is in contact with the least existing conductor within the third opening.

10. A method according to claim 9, characterized in that it further comprises the steps of removing the dielectric capacitor layer from within the second and third openings.

11. A method according to claim 9, characterized in that the second conductive layer is applied within the second opening and the third opening, so that the second conductive layer is in contact with the first conductive layer within the second opening and within the third opening.

Method according to claim 9, characterized in that the first conductive layer comprises titanium or tungsten.

13. A method according to claim 12, characterized in that the first conductive layer comprises titanium nitride.

Method according to claim 12, characterized in that the dielectric capacitor layer consists of a material with a high dielectric constant.

15. A method according to claim 12, characterized in that the dielectric capacitor layer comprises an oxide of tantalum.

A method according to claim 13, characterized in that the dielectric capacitor layer consists of tantalum pentoxide.

Method according to claim 11, characterized in that the second conductive layer comprises tungsten.

18. A method according to claim 1, characterized in that the first conductive layer is applied within the third opening so that the first conductive layer is in contact with the conductor at least present within the third opening.

A method according to claim 18, characterized in that the method comprises the further step of removing the dielectric capacitor layer from within the third opening. too7804 34

A method according to claim 19, characterized in that the second conductive layer is applied within the third opening so that the second conductive layer is in contact with the first conductive layer within the third opening.

Method according to claim 20, characterized in that the first conductive layer comprises titanium or tungsten.

Method according to claim 21, characterized in that the first conductive layer comprises titanium nitride.

23. A method according to claim 21, characterized in that the dielectric layer of the capacitor consists of a material with a dielectric constant.

A method according to claim 20, characterized in that the dielectric capacitor layer comprises an oxide of tantalum.

A method according to claim 23, characterized in that the dielectric capacitor layer consists of tantalum pentoxide.

A method according to claim 25, characterized in that the second conductive layer comprises tungsten.

A method according to claim 1, characterized in that edges of the top capacitor electrode are aligned laterally with edges of the bottom capacitor electrode.

28. A method according to claim 27, characterized in that the top capacitor electrode and the bottom capacitor electrode are defined laterally in an anisotropic dry etching step.

29. A method according to claim 1, characterized in that the patterning step also applies a pattern of a part of the dielectric capacitor layer.

A method according to claim 1, characterized in that the first conductive layer of a pattern is applied before the dielectric capacitor layer is applied.

A method according to claim 30, characterized in that the edges of the lower capacitor electrode are covered with the dielectric capacitor layer.

The method of claim 31, characterized in that edges of the top capacitor electrode extend laterally 1007804 V beyond the edges of the bottom capacitor electrode.

A method according to claim 32, characterized in that the first capacitor layer comprises titanium or tungsten.

A method according to claim 32, characterized in that the first conductive layer comprises titanium nitride.

A method according to claim 32, characterized in that the dielectric capacitor layer consists of a material with a high dielectric constant.

A method according to claim 30, characterized in that the dielectric capacitor layer comprises an oxide of tantalum.

37. A method according to claim 32, characterized in that the dielectric capacitor layer consists of tantalum 15 pent oxide.

A method according to claim 30, characterized in that the second conductive layer comprises tungsten.

A method according to claim 1, characterized in that the method further comprises the steps of: applying a second insulating layer over the second conductive layer, providing a fourth opening by exposing the second insulating layer of the upper capacitor electrode Forming a conductor within the fourth opening, and connecting the top capacitor electrode to a reference potential through the fourth opening.

40. A method according to claim 39, characterized in that the reference potential is equal to Vt Vcc.

41. A method according to claim 20, characterized in that it comprises the further steps of: applying a second insulating layer over the second conductive layer, providing a fourth opening through the second insulating layer for exposing the capacitor electrode, providing a fifth opening through the second insulating layer to expose a portion of the second conductive layer connected to the at least present first conductor, 1007804 36 applying a third conductive layer within the fourth and fifth openings and over the second insulating layer, and applying a pattern in the third conductive layer to form a wiring line connecting the top capacitor electrode to a reference potential through the fourth aperture and to form a logic wire line connected with the least conductor present.

42. A method according to claim 41, characterized in that the reference potential is equal to M Vcc.

A method according to claim 41, characterized in that the third conductive layer comprises aluminum. 1007804