JPH11163302A - 集積回路を形成する方法 - Google Patents
集積回路を形成する方法Info
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- JPH11163302A JPH11163302A JP10279023A JP27902398A JPH11163302A JP H11163302 A JPH11163302 A JP H11163302A JP 10279023 A JP10279023 A JP 10279023A JP 27902398 A JP27902398 A JP 27902398A JP H11163302 A JPH11163302 A JP H11163302A
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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Abstract
(57)【要約】
【課題】 異なったチップ領域の矛盾した要求に応答す
るさらに効果的なかつ簡単化された技術を提供する。 【解決手段】 集積回路の第２の領域の注入を害するこ
となく、一方の領域に深い接合部注入を形成する効果的
な方法を提供する。このことは、浅い接合部デバイスの
ギャップを充填するために利用した同じ材料によって深
い接合部デバイスのスペーサを形成することによって達
成される。
るさらに効果的なかつ簡単化された技術を提供する。 【解決手段】 集積回路の第２の領域の注入を害するこ
となく、一方の領域に深い接合部注入を形成する効果的
な方法を提供する。このことは、浅い接合部デバイスの
ギャップを充填するために利用した同じ材料によって深
い接合部デバイスのスペーサを形成することによって達
成される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に集積回路
に関し、かつさらに特定すれば、深い接合部注入及びそ
の領域におけるけい化物形成を阻止するためのスペーサ
の利用を介して、集積回路を効果的に形成することに関
する。
に関し、かつさらに特定すれば、深い接合部注入及びそ
の領域におけるけい化物形成を阻止するためのスペーサ
の利用を介して、集積回路を効果的に形成することに関
する。
【０００２】
【従来の技術】集積回路（ＩＣ）又はチップの製造にお
いて、しばしばＩＣの異なった領域に矛盾する要求が存
在する。このような矛盾は、製造プロセスの複雑さを増
加し、その結果、追加的なプロセスステップが必要にな
る。
いて、しばしばＩＣの異なった領域に矛盾する要求が存
在する。このような矛盾は、製造プロセスの複雑さを増
加し、その結果、追加的なプロセスステップが必要にな
る。
【０００３】この問題は、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）又はＤＲＡＭ−論理（埋め込まれ
たＤＲＡＭ）チップのようなメモリＩＣの異なった領域
における異なった要求によって例示することができる。
例えば自己位置修正するけい化物（サリサイド(salicid
e)）を有する深い接合部は、直列抵抗を最小にするため
に援助又は論理領域において望ましい。しかしながらわ
ずかな量しか注入しないかつけい化物を含まない浅い接
合部は、接合部の漏れを最小にするためにアレイにおい
て望ましい。
スメモリ（ＤＲＡＭ）又はＤＲＡＭ−論理（埋め込まれ
たＤＲＡＭ）チップのようなメモリＩＣの異なった領域
における異なった要求によって例示することができる。
例えば自己位置修正するけい化物（サリサイド(salicid
e)）を有する深い接合部は、直列抵抗を最小にするため
に援助又は論理領域において望ましい。しかしながらわ
ずかな量しか注入しないかつけい化物を含まない浅い接
合部は、接合部の漏れを最小にするためにアレイにおい
て望ましい。
【０００４】アレイ及び援助又は論理領域におけるこの
ような矛盾を解消する通常の技術は、アレイにおける深
い接合部注入及びけい化物形成を阻止するために、追加
的なマスキングステップを必要とする。このような技術
は、製造プロセスに複雑さとコストを追加し、かつ未熟
なプロセス時間(raw process time)（ＲＰＴ）を増加す
る。
ような矛盾を解消する通常の技術は、アレイにおける深
い接合部注入及びけい化物形成を阻止するために、追加
的なマスキングステップを必要とする。このような技術
は、製造プロセスに複雑さとコストを追加し、かつ未熟
なプロセス時間(raw process time)（ＲＰＴ）を増加す
る。
【０００５】
【発明が解決しようとする課題】前記の議論から明らか
なように、異なったチップ領域の矛盾した要求に応答す
るさらに効果的なかつ簡単化された技術を提供すること
が望まれる。
なように、異なったチップ領域の矛盾した要求に応答す
るさらに効果的なかつ簡単化された技術を提供すること
が望まれる。
【０００６】
【課題を解決するための手段】本発明は、浅い接合部を
有するデバイスを害することなく、効果的に深い接合部
を有するデバイスを形成することに関する。一構成にお
いて、絶縁領域によって分離された少なくとも第１及び
第２の領域を含む基板が準備される。第１の領域は、広
いギャップによって分離された第１のデバイス形状を含
み、かつ第２の領域は、狭いギャップによって分離され
た第２のデバイス形状を含む。デバイス形状の側面は、
誘電体材料から形成されたスペーサを含む。第２の領域
における第２のデバイス形状の間の狭いギャップを十分
に充填するように、基板上にレベル間誘電体層が形成さ
れる。それからエッチングが行なわれ、デバイス形状の
頂部及び基板の表面からレベル間誘電体層を除去する
が、第１のデバイス形状の側面における第１のスペーサ
上に第２のスペーサを残す。第２のデバイスの間の狭い
空隙を満たすために利用される層によって第２のスペー
サを形成することは、第２のデバイスがレベル間誘電体
層によって保護されるので、追加的なマスキングステッ
プを行なうことなく、注入が第２のデバイスに深い接合
部を形成することを可能にする。第１のデバイスの接合
領域だけが露出するので、けい化物も、追加的なマスキ
ングステップを行なうことなく形成することができる。
有するデバイスを害することなく、効果的に深い接合部
を有するデバイスを形成することに関する。一構成にお
いて、絶縁領域によって分離された少なくとも第１及び
第２の領域を含む基板が準備される。第１の領域は、広
いギャップによって分離された第１のデバイス形状を含
み、かつ第２の領域は、狭いギャップによって分離され
た第２のデバイス形状を含む。デバイス形状の側面は、
誘電体材料から形成されたスペーサを含む。第２の領域
における第２のデバイス形状の間の狭いギャップを十分
に充填するように、基板上にレベル間誘電体層が形成さ
れる。それからエッチングが行なわれ、デバイス形状の
頂部及び基板の表面からレベル間誘電体層を除去する
が、第１のデバイス形状の側面における第１のスペーサ
上に第２のスペーサを残す。第２のデバイスの間の狭い
空隙を満たすために利用される層によって第２のスペー
サを形成することは、第２のデバイスがレベル間誘電体
層によって保護されるので、追加的なマスキングステッ
プを行なうことなく、注入が第２のデバイスに深い接合
部を形成することを可能にする。第１のデバイスの接合
領域だけが露出するので、けい化物も、追加的なマスキ
ングステップを行なうことなく形成することができる。
【０００７】
【発明の実施の形態】本発明は、ＩＣの効果的な形成に
関する。ＩＣは、例えばダイナミックランダムアクセス
メモリ（ＤＲＡＭ）又は同期ＤＲＡＭ（ＳＤＲＡＭ）の
ようなランダムアクセスメモリ（ＲＡＭ）を含む。ＩＣ
は、アプリケーション固有のＩＣ（ＡＳＩＣ）、組合わ
せＤＲＡＭ−論理回路（埋め込まれたＤＲＡＭ）又はそ
の他のなんらかの論理回路であってもよい。
関する。ＩＣは、例えばダイナミックランダムアクセス
メモリ（ＤＲＡＭ）又は同期ＤＲＡＭ（ＳＤＲＡＭ）の
ようなランダムアクセスメモリ（ＲＡＭ）を含む。ＩＣ
は、アプリケーション固有のＩＣ（ＡＳＩＣ）、組合わ
せＤＲＡＭ−論理回路（埋め込まれたＤＲＡＭ）又はそ
の他のなんらかの論理回路であってもよい。
【０００８】典型的には多数のＩＣが、ウエハ上に並列
に形成される。プロセスが終了した後に、ウエハは裁断
され、ＩＣを個々のチップに分離する。それからチップ
はパッケージングされ、その結果、例えばコンピュータ
システム、セルラフォン、個人用デジタルアシスタント
（ＰＤＡ）及びその他の電子製品のような消費者製品に
利用される最終製品になる。
に形成される。プロセスが終了した後に、ウエハは裁断
され、ＩＣを個々のチップに分離する。それからチップ
はパッケージングされ、その結果、例えばコンピュータ
システム、セルラフォン、個人用デジタルアシスタント
（ＰＤＡ）及びその他の電子製品のような消費者製品に
利用される最終製品になる。
【０００９】図１によれば、基板１０１の一部が設けら
れている。基板は、例えばシリコンウエハである。シリ
コンオンインシュレータ（ＳＯＩ）又はその他の半導体
材料のようなその他の基板も有用である。基板の主面は
臨界的ではなく、かつ（１００）、（１１０）又は（１
１１）のようななんらかの適当な配向が有用である。基
板は、例えば所望の電気的特性を達成するために、所定
の導電度のドーパントによって軽く又は重くドーピング
されていてもよい。
れている。基板は、例えばシリコンウエハである。シリ
コンオンインシュレータ（ＳＯＩ）又はその他の半導体
材料のようなその他の基板も有用である。基板の主面は
臨界的ではなく、かつ（１００）、（１１０）又は（１
１１）のようななんらかの適当な配向が有用である。基
板は、例えば所望の電気的特性を達成するために、所定
の導電度のドーパントによって軽く又は重くドーピング
されていてもよい。
【００１０】図示したように、基板は、第１及び第２の
領域１１０及び１３０の少なくとも一部を含んでいる。
絶縁領域は、例えば酸化物のような誘電体材料を含む浅
いトレンチ絶縁体（ＳＴＩ）である。ＬＯＣＯＳのよう
なその他の絶縁領域も有用である。
領域１１０及び１３０の少なくとも一部を含んでいる。
絶縁領域は、例えば酸化物のような誘電体材料を含む浅
いトレンチ絶縁体（ＳＴＩ）である。ＬＯＣＯＳのよう
なその他の絶縁領域も有用である。
【００１１】図示したように第２の領域は、ＤＲＡＭ
ＩＣのアレイ領域である。一実施態様において、アレイ
領域は、基板に形成された複数のトレンチコンデンサセ
ル（図示せず）を含む。ＳＴＩのような絶縁領域（これ
も図示せず）は、例えばトレンチコンデンサを分離する
ために設けられている。トレンチコンデンサセルの説明
は、例えばブロネル他、Ｐｒｏｃ．ＶＬＳＩ Ｓｙｍ
ｐ．、１９９５、第１５頁に記載されており、これは、
あらゆる目的のために引用によりここに組込まれる。あ
るいはアレイ領域に、スタックコンデンサが利用され
る。スタックコンデンサは、アレイデバイスの上に形成
される。第１の領域は、援助及び／又は論理領域であ
る。
ＩＣのアレイ領域である。一実施態様において、アレイ
領域は、基板に形成された複数のトレンチコンデンサセ
ル（図示せず）を含む。ＳＴＩのような絶縁領域（これ
も図示せず）は、例えばトレンチコンデンサを分離する
ために設けられている。トレンチコンデンサセルの説明
は、例えばブロネル他、Ｐｒｏｃ．ＶＬＳＩ Ｓｙｍ
ｐ．、１９９５、第１５頁に記載されており、これは、
あらゆる目的のために引用によりここに組込まれる。あ
るいはアレイ領域に、スタックコンデンサが利用され
る。スタックコンデンサは、アレイデバイスの上に形成
される。第１の領域は、援助及び／又は論理領域であ
る。
【００１２】領域は、次に形成されるデバイスのため
に、ｎ−ウエル及びｐ−ウエルのような適当なタイプの
ドーパントのウエルによって設けられる。追加的にゲー
ト閾値電圧（ＶＴ）調節注入は、デバイスのために望ま
しいＶＴを達成するために行なわれる。ウエルの形成及
びＶＴ注入は、マスク層としてレジストを利用してイオ
ン注入のような適当な技術によって達成される。適当で
あれば、自己位置修正注入も有用である。
に、ｎ−ウエル及びｐ−ウエルのような適当なタイプの
ドーパントのウエルによって設けられる。追加的にゲー
ト閾値電圧（ＶＴ）調節注入は、デバイスのために望ま
しいＶＴを達成するために行なわれる。ウエルの形成及
びＶＴ注入は、マスク層としてレジストを利用してイオ
ン注入のような適当な技術によって達成される。適当で
あれば、自己位置修正注入も有用である。
【００１３】デバイスのゲートスタックを形成する種々
の層は、基板の表面上に形成される。これは、例えば熱
酸化による酸化物層１６０の形成を含む。酸化物層は、
ゲート酸化物として使われる。ポリシリコン（ポリ）を
含むゲート層１６１は、それからゲート酸化物の上に堆
積される。あるいはゲート層は、ポリ層の上に金属けい
化物を含むポリサイドのような合成層である。金属けい
化物層は、けい化モリブデン（ＭｏＳｉｘ）、けい化タ
ンタル（ＴａＳｉｘ）、けい化タングステン（ＷＳ
ｉｘ）、けい化チタン（ＴｉＳｉｘ）又はけい化コバル
ト（ＣｏＳｉｘ）を含む種々の金属けい化物から形成す
ることができる。ポリ又はポリサイド層の形成は、化学
蒸着（ＣＶＤ）のような通常の技術を利用して達成され
る。その他の堆積技術も有用である。キャップ層１６２
は、ゲート層の上に形成される。キャップ層は、例えば
窒化けい素（Ｓｉ３Ｎ４）からなる。窒化物層は、後続
のステップのためにエッチング又は研磨ストッパとして
使われる。
の層は、基板の表面上に形成される。これは、例えば熱
酸化による酸化物層１６０の形成を含む。酸化物層は、
ゲート酸化物として使われる。ポリシリコン（ポリ）を
含むゲート層１６１は、それからゲート酸化物の上に堆
積される。あるいはゲート層は、ポリ層の上に金属けい
化物を含むポリサイドのような合成層である。金属けい
化物層は、けい化モリブデン（ＭｏＳｉｘ）、けい化タ
ンタル（ＴａＳｉｘ）、けい化タングステン（ＷＳ
ｉｘ）、けい化チタン（ＴｉＳｉｘ）又はけい化コバル
ト（ＣｏＳｉｘ）を含む種々の金属けい化物から形成す
ることができる。ポリ又はポリサイド層の形成は、化学
蒸着（ＣＶＤ）のような通常の技術を利用して達成され
る。その他の堆積技術も有用である。キャップ層１６２
は、ゲート層の上に形成される。キャップ層は、例えば
窒化けい素（Ｓｉ３Ｎ４）からなる。窒化物層は、後続
のステップのためにエッチング又は研磨ストッパとして
使われる。
【００１４】図２によれば、ゲートスタック層は、通常
のリソグラフィー及びエッチング技術を利用してパター
ニングされる。このような技術は、レジストの層の堆
積、及び露光源とマスクによるその選択的な露光を含
む。ポジ型又はネガ型のいずれのレジストが利用された
かに依存して、露光された又は露光されなかった領域
が、現像の間に除去される。それからレジストによって
保護されなかったゲートスタック層の領域は、例えば反
応性イオンエッチング（ＲＩＥ）によってエッチングさ
れ、第１の領域にゲートスタック１１５を、かつ第２の
領域にゲートスタック１３５を構成する。
のリソグラフィー及びエッチング技術を利用してパター
ニングされる。このような技術は、レジストの層の堆
積、及び露光源とマスクによるその選択的な露光を含
む。ポジ型又はネガ型のいずれのレジストが利用された
かに依存して、露光された又は露光されなかった領域
が、現像の間に除去される。それからレジストによって
保護されなかったゲートスタック層の領域は、例えば反
応性イオンエッチング（ＲＩＥ）によってエッチングさ
れ、第１の領域にゲートスタック１１５を、かつ第２の
領域にゲートスタック１３５を構成する。
【００１５】図示したように、第２の領域１３０におけ
るデバイス形状又はゲートスタック１３５は、互いに密
接してパッケージングされ、狭い空隙（ギャップ）が、
形状を分離している。典型的には形状、及び形状を分離
する狭い空隙（ギャップ）は、ほぼ最小図形寸法（Ｆ）
又は基本規則（ＧＲ）に等しい。その逆に第１の領域に
おける形状又はゲート１１５は、広いギャップを含む。
るデバイス形状又はゲートスタック１３５は、互いに密
接してパッケージングされ、狭い空隙（ギャップ）が、
形状を分離している。典型的には形状、及び形状を分離
する狭い空隙（ギャップ）は、ほぼ最小図形寸法（Ｆ）
又は基本規則（ＧＲ）に等しい。その逆に第１の領域に
おける形状又はゲート１１５は、広いギャップを含む。
【００１６】スペーサ１７６は、ゲートからアレイの接
触を絶縁するためにデバイスの側壁に形成される。スペ
ーサは、例えばＳｉＮ４からなる。一実施態様におい
て、スペーサは、異方性エッチングがその後に続く化学
蒸着（ＣＶＤ）によるＳｉ３Ｎ ４のコンフォーマルな堆
積によって形成される。もちろん実際のＤＲＡＭ又は埋
め込まれたＤＲＡＭ ＩＣは、その他のデバイスを有す
る追加的な領域を含む。しかしながら本発明の議論を簡
単にするために、ＩＣは、それよりわずかな量のデバイ
スを有する第１及び第２の領域によって説明する。
触を絶縁するためにデバイスの側壁に形成される。スペ
ーサは、例えばＳｉＮ４からなる。一実施態様におい
て、スペーサは、異方性エッチングがその後に続く化学
蒸着（ＣＶＤ）によるＳｉ３Ｎ ４のコンフォーマルな堆
積によって形成される。もちろん実際のＤＲＡＭ又は埋
め込まれたＤＲＡＭ ＩＣは、その他のデバイスを有す
る追加的な領域を含む。しかしながら本発明の議論を簡
単にするために、ＩＣは、それよりわずかな量のデバイ
スを有する第１及び第２の領域によって説明する。
【００１７】全面的なイオン注入は、アレイデバイスの
接合領域１７５を形成するために行なわれる。例えばデ
バイス部分とゲートの窒化物層との間の絶縁領域は、注
入マスクとして使われ、自己位置修正注入を可能にす
る。前記のように、この注入は、接合部の漏れを減少す
るためにわずかな量を有する浅い接合部を形成する。用
途に依存して、援助デバイスは、アレイデバイスと同じ
又は異なった導電度を有するソース／ドレイン領域を有
するように構成することができる。レジスト層は、援助
又は論理領域へのドーパントの注入を防止するように注
入マスクとして使われるために、任意に利用され、かつ
パターニングすることができる。代案実施態様におい
て、アレイ接合部は、後でプロセス中に形成される。
接合領域１７５を形成するために行なわれる。例えばデ
バイス部分とゲートの窒化物層との間の絶縁領域は、注
入マスクとして使われ、自己位置修正注入を可能にす
る。前記のように、この注入は、接合部の漏れを減少す
るためにわずかな量を有する浅い接合部を形成する。用
途に依存して、援助デバイスは、アレイデバイスと同じ
又は異なった導電度を有するソース／ドレイン領域を有
するように構成することができる。レジスト層は、援助
又は論理領域へのドーパントの注入を防止するように注
入マスクとして使われるために、任意に利用され、かつ
パターニングすることができる。代案実施態様におい
て、アレイ接合部は、後でプロセス中に形成される。
【００１８】図３によれば、基板上にレジスト層１７８
が形成され、基板及びデバイスを覆っている。それから
注入マスクとして使われるレジスト層は、援助領域１１
０を露出するためにパターニングされる。それから延長
注入が、デバイス１１５のために形成される。一実施態
様において、Ａｓドーパント原子が注入される。典型的
には延長注入の量及びエネルギーは、それぞれほぼ１０
１４〜１０１５原子／ｃｍ２及び１０〜５０ＫｅＶであ
る。スペーサは、ゲートの下の拡散の量を制御する。注
入が完了した際、レジスト層は除去される。
が形成され、基板及びデバイスを覆っている。それから
注入マスクとして使われるレジスト層は、援助領域１１
０を露出するためにパターニングされる。それから延長
注入が、デバイス１１５のために形成される。一実施態
様において、Ａｓドーパント原子が注入される。典型的
には延長注入の量及びエネルギーは、それぞれほぼ１０
１４〜１０１５原子／ｃｍ２及び１０〜５０ＫｅＶであ
る。スペーサは、ゲートの下の拡散の量を制御する。注
入が完了した際、レジスト層は除去される。
【００１９】図４において、境界のない接触形成のため
にエッチング停止層として使われるライナ層１７４は、
基板の表面上に堆積される。ライナ層は、境界のない接
触エッチングの間に、低いエッチング速度を有する材料
からなる。ライナ層は、例えばＣＶＤ Ｓｉ３Ｎ４から
なる。レベル間誘電体層１８０は、それから基板上に堆
積される。一実施態様において、レベル間誘電体層は、
ボロフォスフォシリケートガラス（ＢＰＳＧ）からな
る。フォスフォシリケートガラス（ＰＳＧ）及びボロシ
リケートガラス（ＢＳＧ）を含むドーピングしないけい
酸ガラス又はドーピングされたけい酸ガラスのようなそ
の他のレベル間誘電体も有用である。
にエッチング停止層として使われるライナ層１７４は、
基板の表面上に堆積される。ライナ層は、境界のない接
触エッチングの間に、低いエッチング速度を有する材料
からなる。ライナ層は、例えばＣＶＤ Ｓｉ３Ｎ４から
なる。レベル間誘電体層１８０は、それから基板上に堆
積される。一実施態様において、レベル間誘電体層は、
ボロフォスフォシリケートガラス（ＢＰＳＧ）からな
る。フォスフォシリケートガラス（ＰＳＧ）及びボロシ
リケートガラス（ＢＳＧ）を含むドーピングしないけい
酸ガラス又はドーピングされたけい酸ガラスのようなそ
の他のレベル間誘電体も有用である。
【００２０】層の厚さは、アレイデバイスの間のギャッ
プを満たすために十分である。アレイデバイスは、ほぼ
基本規則（ＧＲ）に等しい空隙によって分離されている
ので、レベル間誘電体の厚さは、ほぼ１／２×ＧＲより
大きいか又はこれに等しい。誘電体層は、例えばＲＩＥ
によってエッチングされる。エッチングは、ライナ層又
はシリコンのいずれかに対して選択的である。ライナ層
に対して選択的な場合、ライナ層は、破線で図示するよ
うに、基板の表面上に残る。ライナ層は、後続のイオン
注入プロセスに対してスクリーンとして使われる。エッ
チングが、シリコンに対して選択的である場合、ライナ
層は除去され、基板表面を露出する。ＲＩＥは、デバイ
ス１１５上にＢＰＳＧ側壁スペーサ１８２を構成し、か
つＢＰＳＧによって充填されたデバイス１３５の間に空
隙を残す。側壁スペーサは、スペーサ１７６及びライナ
層１７４上に形成される。前記のように、スペーサは、
ゲートの下の拡散の量を制御する。一実施態様におい
て、ＢＰＳＧによってアレイにおけるギャップを充填す
ることによって、アレイ領域は、アレイの保持時間を劣
化することがある援助デバイスに関連した多くの量の注
入及びけい化物プロセスから保護される。
プを満たすために十分である。アレイデバイスは、ほぼ
基本規則（ＧＲ）に等しい空隙によって分離されている
ので、レベル間誘電体の厚さは、ほぼ１／２×ＧＲより
大きいか又はこれに等しい。誘電体層は、例えばＲＩＥ
によってエッチングされる。エッチングは、ライナ層又
はシリコンのいずれかに対して選択的である。ライナ層
に対して選択的な場合、ライナ層は、破線で図示するよ
うに、基板の表面上に残る。ライナ層は、後続のイオン
注入プロセスに対してスクリーンとして使われる。エッ
チングが、シリコンに対して選択的である場合、ライナ
層は除去され、基板表面を露出する。ＲＩＥは、デバイ
ス１１５上にＢＰＳＧ側壁スペーサ１８２を構成し、か
つＢＰＳＧによって充填されたデバイス１３５の間に空
隙を残す。側壁スペーサは、スペーサ１７６及びライナ
層１７４上に形成される。前記のように、スペーサは、
ゲートの下の拡散の量を制御する。一実施態様におい
て、ＢＰＳＧによってアレイにおけるギャップを充填す
ることによって、アレイ領域は、アレイの保持時間を劣
化することがある援助デバイスに関連した多くの量の注
入及びけい化物プロセスから保護される。
【００２１】スペーサ１８２の厚さは、レベル間誘電体
層１８０の厚さによって決まる。厚さは、アレイデバイ
スの間のギャップを完全に満たすが、一方援助デバイス
のために良好なデバイス特性を提供するように最適化さ
れるようにする。前記のように、最小の厚さは、ほぼ１
／２ＧＲである。誘電体層の厚さは、スペーサ１８２に
所望のデバイス特性を達成する厚さを提供するように増
加することができる。進歩したＩＣ構成に対して、厚さ
は、典型的にはほぼ５０〜１００ｎｍの範囲にあること
ができる。もちろんこの厚さは、設計パラメータにした
がって変化することができる。
層１８０の厚さによって決まる。厚さは、アレイデバイ
スの間のギャップを完全に満たすが、一方援助デバイス
のために良好なデバイス特性を提供するように最適化さ
れるようにする。前記のように、最小の厚さは、ほぼ１
／２ＧＲである。誘電体層の厚さは、スペーサ１８２に
所望のデバイス特性を達成する厚さを提供するように増
加することができる。進歩したＩＣ構成に対して、厚さ
は、典型的にはほぼ５０〜１００ｎｍの範囲にあること
ができる。もちろんこの厚さは、設計パラメータにした
がって変化することができる。
【００２２】図５によれば、援助デバイスのソース及び
ドレイン拡散領域１１７及び１１８の形成を完了するた
めに、ドーパントが注入されている。注入は、レベル間
誘電体とアレイデバイスが注入マスクとして使われるの
で、自己位置修正である。注入の量及びエネルギーは、
深いソース及びドレイン領域を設けるために十分であ
る。一実施態様において、Ａｓドーパントが注入され
る。典型的には、深い注入の量とエネルギーは、ほぼ５
×１０×１４〜５×１０×１５原子／ｃｍ２、及びほぼ
２０〜１００ＫｅＶである。もちろん注入の量とエネル
ギーは、例えばＢＰＳＧ及びＳｉ３Ｎ４スペーサ及び存
在する場合にはライナ層の組合わせた厚さに依存して変
化する。
ドレイン拡散領域１１７及び１１８の形成を完了するた
めに、ドーパントが注入されている。注入は、レベル間
誘電体とアレイデバイスが注入マスクとして使われるの
で、自己位置修正である。注入の量及びエネルギーは、
深いソース及びドレイン領域を設けるために十分であ
る。一実施態様において、Ａｓドーパントが注入され
る。典型的には、深い注入の量とエネルギーは、ほぼ５
×１０×１４〜５×１０×１５原子／ｃｍ２、及びほぼ
２０〜１００ＫｅＶである。もちろん注入の量とエネル
ギーは、例えばＢＰＳＧ及びＳｉ３Ｎ４スペーサ及び存
在する場合にはライナ層の組合わせた厚さに依存して変
化する。
【００２３】任意のけい化物層は、拡散領域１１７及び
１１８上に形成することができる。拡散領域の上の窒化
物ライナがスペーサの形成の間に除去されなかった場
合、ウエット又はドライエッチングのいずれかを利用し
て除去される。一実施態様において、けい化物層は、け
い化チタン（ＴｉＳｉｘ）からなる。けい化モリブデン
（ＭｏＳｉｘ）、けい化タンタル（ＴａＳｉｘ）、けい
化タングステン（ＷＳｉ ｘ）又はけい化コバルト（Ｃｏ
Ｓｉｘ）を含むその他のけい化物も有用である。けい化
物層は、通常のサリサイドプロセスによって形成され
る。このようなサリサイドプロセスは、けい化物層をパ
ターニングするために、例えばＨＦ浸漬、金属堆積、焼
きなまし及びウエットエッチングを含む。サリサイド形
成の説明は、例えばコルガン他、Ｍａｔｅｒｉａｌｓ
Ｓｃｉｅｎｃｅ ａｎｄ Ｅｎｇｉｎｅｅｒｉｎｇ、第
Ｒ１６巻、１９９６、第４３頁に提供されており、これ
は、あらゆる目的のために引用によってここに組込まれ
る。
１１８上に形成することができる。拡散領域の上の窒化
物ライナがスペーサの形成の間に除去されなかった場
合、ウエット又はドライエッチングのいずれかを利用し
て除去される。一実施態様において、けい化物層は、け
い化チタン（ＴｉＳｉｘ）からなる。けい化モリブデン
（ＭｏＳｉｘ）、けい化タンタル（ＴａＳｉｘ）、けい
化タングステン（ＷＳｉ ｘ）又はけい化コバルト（Ｃｏ
Ｓｉｘ）を含むその他のけい化物も有用である。けい化
物層は、通常のサリサイドプロセスによって形成され
る。このようなサリサイドプロセスは、けい化物層をパ
ターニングするために、例えばＨＦ浸漬、金属堆積、焼
きなまし及びウエットエッチングを含む。サリサイド形
成の説明は、例えばコルガン他、Ｍａｔｅｒｉａｌｓ
Ｓｃｉｅｎｃｅ ａｎｄ Ｅｎｇｉｎｅｅｒｉｎｇ、第
Ｒ１６巻、１９９６、第４３頁に提供されており、これ
は、あらゆる目的のために引用によってここに組込まれ
る。
【００２４】図６において、酸化物層１９０は、基板上
に任意に形成される。酸化物層の形成は、熱酸化又はＣ
ＶＤのような種々の周知の技術によって達成することが
できる。酸化物層は、ドーピングされたけい酸ガラスが
レベル間誘電体層１９３として使われる場合、ドーパン
ト障壁として使われるために十分に厚い。典型的には、
酸化物層は、ほぼ２０ｎｍの厚さを有する。レベル間誘
電体層は、それから基板上に堆積される。レベル間誘電
体層は、例えばＢＰＳＧ又はＰＳＧを含む。レベル間誘
電体層の厚さは、典型的にはほぼ５００〜１０００ｎｍ
である。ギャップ充填は、もはや問題点ではないので、
ドーピングされないけい酸ガラスも有用である。ドーピ
ングされないけい酸ガラスの利用は、酸化物障壁層の除
去を可能にする。
に任意に形成される。酸化物層の形成は、熱酸化又はＣ
ＶＤのような種々の周知の技術によって達成することが
できる。酸化物層は、ドーピングされたけい酸ガラスが
レベル間誘電体層１９３として使われる場合、ドーパン
ト障壁として使われるために十分に厚い。典型的には、
酸化物層は、ほぼ２０ｎｍの厚さを有する。レベル間誘
電体層は、それから基板上に堆積される。レベル間誘電
体層は、例えばＢＰＳＧ又はＰＳＧを含む。レベル間誘
電体層の厚さは、典型的にはほぼ５００〜１０００ｎｍ
である。ギャップ充填は、もはや問題点ではないので、
ドーピングされないけい酸ガラスも有用である。ドーピ
ングされないけい酸ガラスの利用は、酸化物障壁層の除
去を可能にする。
【００２５】図７によれば、プロセスはＩＣの形成に続
く。これは、平面表面を構成するためにレベル間誘電体
層の平面化を含む。キャップ層は、平面化されたレベル
間誘電体層１９３の上に形成される。例えば拡散領域及
び導体ラインを露出する接触開口１９８が形成される。
ある種の場合、拡散領域は、まだ形成されていない。拡
散領域を形成するために、ドーパントが、接触開口を通
して注入される。開口及びラインは、それから所望のよ
うに電気的な接続を提供するために導体材料によって満
たされる。導体材料は、例えばアルミニウム、Ｔｉ、Ｔ
ｉＮ、Ｗ又はＣｕのような金属材料からなる。ある種の
場合、障壁又はライナ層が必要なことがある。導体材料
を堆積した後に、表面は、平面表面を構成するために研
磨ストッパとしてキャップ層を利用して、平面化され
る。ＩＣのプロセスを完了するために、追加的なレベル
間誘電体及び金属層を形成することができる。
く。これは、平面表面を構成するためにレベル間誘電体
層の平面化を含む。キャップ層は、平面化されたレベル
間誘電体層１９３の上に形成される。例えば拡散領域及
び導体ラインを露出する接触開口１９８が形成される。
ある種の場合、拡散領域は、まだ形成されていない。拡
散領域を形成するために、ドーパントが、接触開口を通
して注入される。開口及びラインは、それから所望のよ
うに電気的な接続を提供するために導体材料によって満
たされる。導体材料は、例えばアルミニウム、Ｔｉ、Ｔ
ｉＮ、Ｗ又はＣｕのような金属材料からなる。ある種の
場合、障壁又はライナ層が必要なことがある。導体材料
を堆積した後に、表面は、平面表面を構成するために研
磨ストッパとしてキャップ層を利用して、平面化され
る。ＩＣのプロセスを完了するために、追加的なレベル
間誘電体及び金属層を形成することができる。
【００２６】本発明を種々の実施態様を引用してとくに
図示しかつ説明したが、一方本発明の権利範囲から外れ
ることなく、本発明に変形及び変更を行なうことができ
ることは、当該技術分野の専門家には明らかであろう。
それ故に本発明の権利範囲は、前期の説明を参照してで
はなく、均等物のその完全な権利範囲とともに、添付の
特許請求の範囲を参照して判定すべきものである。
図示しかつ説明したが、一方本発明の権利範囲から外れ
ることなく、本発明に変形及び変更を行なうことができ
ることは、当該技術分野の専門家には明らかであろう。
それ故に本発明の権利範囲は、前期の説明を参照してで
はなく、均等物のその完全な権利範囲とともに、添付の
特許請求の範囲を参照して判定すべきものである。
【図１】本発明の一実施態様によりＩＣの一部を製造す
るプロセスの一過程を示す図である。
るプロセスの一過程を示す図である。
【図２】本発明の一実施態様によりＩＣの一部を製造す
るプロセスの一過程を示す図である。
るプロセスの一過程を示す図である。
【図３】本発明の一実施態様によりＩＣの一部を製造す
るプロセスの一過程を示す図である。
るプロセスの一過程を示す図である。
【図４】本発明の一実施態様によりＩＣの一部を製造す
るプロセスの一過程を示す図である。
るプロセスの一過程を示す図である。
【図５】本発明の一実施態様によりＩＣの一部を製造す
るプロセスの一過程を示す図である。
るプロセスの一過程を示す図である。
１０１ 基板、 １１０ 第１の領域、 １１５ ゲー
トスタック、 １３０第１の領域、 １３５ ゲートス
タック、 １５０ 絶縁領域、 １６０ 酸化物層、
１６１ ゲート層、 １６２ キャップ層、 １７４
ライナ層、１７５ 接合領域、 １７６ スペーサ、
１７８ レジスト層、 １８０ レベル間誘電体層、
１８２ スペーサ、 １９０ 酸化物層、 １９３ レ
ベル間誘電体層、 １９８ 接触開口
トスタック、 １３０第１の領域、 １３５ ゲートス
タック、 １５０ 絶縁領域、 １６０ 酸化物層、
１６１ ゲート層、 １６２ キャップ層、 １７４
ライナ層、１７５ 接合領域、 １７６ スペーサ、
１７８ レジスト層、 １８０ レベル間誘電体層、
１８２ スペーサ、 １９０ 酸化物層、 １９３ レ
ベル間誘電体層、 １９８ 接触開口
フロントページの続き (72)発明者 ジェフリー ピー ガンビーノ アメリカ合衆国 コネティカット ゲイロ ーズヴィル ウィバトゥック ロード 12 (72)発明者 ヨハン アルスマイアー アメリカ合衆国 ニューヨーク ワッピン ガース フォールズ マーリン ドライヴ ４ (72)発明者 ゲイリー ブロンナー アメリカ合衆国 ニューヨーク ストーム ヴィル ウッドクリフ ドライヴ 35
Claims (1)
- 【請求項１】 絶縁領域によって分離された少なくとも
第１及び第２の領域を含む基板を準備し、第１の領域
が、広いギャップによって分離された第１のデバイス形
状を含み、第２の領域が、狭いギャップによって分離さ
れた第２のデバイス形状を含み、その際、第１及び第２
のデバイスの側面が、誘電体材料から形成された第１の
スペーサを含み；第２の領域における第２のデバイス形
状の間の狭いギャップを十分に充填するようにレベル間
誘電体層を堆積し；レベル間誘電体層をエッチングし、
それによりエッチングが、第１のスペーサの上の第１の
形状の側面に第２のスペーサを形成し、かつ広い空隙の
頂部におけるレベル間誘電体層を除去し、その一方でレ
ベル間誘電体層によって満たされた第１の領域における
狭い空隙を残し；第１のデバイスのために深い接合部を
形成するようにドーパントを注入し、その際、第１のデ
バイスの第２のスペーサを形成するために利用されるレ
ベル間誘電体層が、第２の領域を注入によって害される
ことから保護することを含むことを特徴とする、集積回
路（ＩＣ）を形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/940236 | 1997-09-30 | ||
| US08/940,236 US6174756B1 (en) | 1997-09-30 | 1997-09-30 | Spacers to block deep junction implants and silicide formation in integrated circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163302A true JPH11163302A (ja) | 1999-06-18 |
| JP3068568B2 JP3068568B2 (ja) | 2000-07-24 |
Family
ID=25474465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10279023A Expired - Fee Related JP3068568B2 (ja) | 1997-09-30 | 1998-09-30 | 集積回路を形成する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6174756B1 (ja) |
| EP (1) | EP0905773A3 (ja) |
| JP (1) | JP3068568B2 (ja) |
| KR (1) | KR100309619B1 (ja) |
| CN (1) | CN1218287A (ja) |
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|---|---|---|---|---|
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| US6261894B1 (en) * | 2000-11-03 | 2001-07-17 | International Business Machines Corporation | Method for forming dual workfunction high-performance support MOSFETs in EDRAM arrays |
| US6830979B2 (en) * | 2001-05-23 | 2004-12-14 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
| US6620676B2 (en) * | 2001-06-29 | 2003-09-16 | International Business Machines Corporation | Structure and methods for process integration in vertical DRAM cell fabrication |
| US6950220B2 (en) * | 2002-03-18 | 2005-09-27 | E Ink Corporation | Electro-optic displays, and methods for driving same |
| JP4444548B2 (ja) * | 2002-03-20 | 2010-03-31 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6943077B2 (en) * | 2003-04-07 | 2005-09-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Selective spacer layer deposition method for forming spacers with different widths |
| CN1302861C (zh) * | 2003-08-28 | 2007-03-07 | 力晶半导体股份有限公司 | 可重复进行的旋转涂布制造方法 |
| US20060223267A1 (en) * | 2005-03-31 | 2006-10-05 | Stefan Machill | Method of production of charge-trapping memory devices |
| US7485910B2 (en) * | 2005-04-08 | 2009-02-03 | International Business Machines Corporation | Simplified vertical array device DRAM/eDRAM integration: method and structure |
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| US20090159947A1 (en) * | 2007-12-19 | 2009-06-25 | International Business Machines Corporation | SIMPLIFIED VERTICAL ARRAY DEVICE DRAM/eDRAM INTEGRATION |
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|---|---|---|---|---|
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| JPH04322469A (ja) * | 1991-04-23 | 1992-11-12 | Mitsubishi Electric Corp | 薄膜電界効果素子およびその製造方法 |
| US5783471A (en) * | 1992-10-30 | 1998-07-21 | Catalyst Semiconductor, Inc. | Structure and method for improved memory arrays and improved electrical contacts in semiconductor devices |
| JPH08139314A (ja) * | 1994-11-09 | 1996-05-31 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US5773331A (en) * | 1996-12-17 | 1998-06-30 | International Business Machines Corporation | Method for making single and double gate field effect transistors with sidewall source-drain contacts |
| JPH10242420A (ja) * | 1997-02-27 | 1998-09-11 | Toshiba Corp | 半導体装置およびその製造方法 |
| SG71826A1 (en) * | 1997-08-29 | 2000-04-18 | Texas Instruments Inc | Improved dram chip fabrication method |
-
1997
- 1997-09-30 US US08/940,236 patent/US6174756B1/en not_active Expired - Lifetime
-
1998
- 1998-09-29 EP EP98307905A patent/EP0905773A3/en not_active Withdrawn
- 1998-09-29 CN CN98120769A patent/CN1218287A/zh active Pending
- 1998-09-30 KR KR1019980040808A patent/KR100309619B1/ko not_active IP Right Cessation
- 1998-09-30 JP JP10279023A patent/JP3068568B2/ja not_active Expired - Fee Related
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|---|---|
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| KR19990030304A (ko) | 1999-04-26 |
| CN1218287A (zh) | 1999-06-02 |
| JP3068568B2 (ja) | 2000-07-24 |
| KR100309619B1 (ko) | 2001-12-17 |
| EP0905773A2 (en) | 1999-03-31 |
| US6174756B1 (en) | 2001-01-16 |
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