JPH11177064A - 過剰の浸食を減少する方法 - Google Patents
過剰の浸食を減少する方法Info
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- JPH11177064A JPH11177064A JP10278460A JP27846098A JPH11177064A JP H11177064 A JPH11177064 A JP H11177064A JP 10278460 A JP10278460 A JP 10278460A JP 27846098 A JP27846098 A JP 27846098A JP H11177064 A JPH11177064 A JP H11177064A
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Classifications
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0387—Making the trench
-
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
Abstract
(57)【要約】
【課題】 深いトレンチのエッチングに使用するための
改善されたパッドスタックを提供する。 【解決手段】 研磨の結果生じるアレイ領域のエッジに
過剰の浸食を引起こすことなく、トレンチコンデンサを
形成する改善された技術を開示する。浸食は、アレイ領
域を保護するためにブロックマスクを設けることによっ
て減少するが、一方フィールド領域にトレンチをエッチ
ングするために利用されるハードマスクの一部は除去さ
れる。部分的なエッチングは、反応性イオンエッチング
による深いトレンチの形成の後に、アレイ及びフィール
ド領域におけるハードマスクの高さを等しくする。
改善されたパッドスタックを提供する。 【解決手段】 研磨の結果生じるアレイ領域のエッジに
過剰の浸食を引起こすことなく、トレンチコンデンサを
形成する改善された技術を開示する。浸食は、アレイ領
域を保護するためにブロックマスクを設けることによっ
て減少するが、一方フィールド領域にトレンチをエッチ
ングするために利用されるハードマスクの一部は除去さ
れる。部分的なエッチングは、反応性イオンエッチング
による深いトレンチの形成の後に、アレイ及びフィール
ド領域におけるハードマスクの高さを等しくする。
Description
【０００１】
【発明が属する技術分野】本発明は、一般的には半導体
の製造に関し、かつさらに特定すれば、パッドフィルム
の浸食の減少に関する。
の製造に関し、かつさらに特定すれば、パッドフィルム
の浸食の減少に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）又はチップの製造にお
いて、シリコン基板へのエッチングによって、形状が構
成される。これらの形状は、装置を形成するために利用
される。深いトレンチ（ＤＴ）は、例えばメモリセルの
トレンチコンデンサとして使われる。典型的にはランダ
ムアクセスメモリ（ＲＡＭ）集積回路（ＩＣ）又はチッ
プを形成するプロセスにおいて、基板のアレイ領域に深
いトレンチのアレイがエッチングされる。その後、トレ
ンチからトレンチコンデンサが形成される。このような
トレンチコンデンサは、メモリセルのアレイを構成する
ために利用され、これらのメモリセルは、ワードライン
及びビットラインによって相互接続され、メモリＩＣを
形成する。
いて、シリコン基板へのエッチングによって、形状が構
成される。これらの形状は、装置を形成するために利用
される。深いトレンチ（ＤＴ）は、例えばメモリセルの
トレンチコンデンサとして使われる。典型的にはランダ
ムアクセスメモリ（ＲＡＭ）集積回路（ＩＣ）又はチッ
プを形成するプロセスにおいて、基板のアレイ領域に深
いトレンチのアレイがエッチングされる。その後、トレ
ンチからトレンチコンデンサが形成される。このような
トレンチコンデンサは、メモリセルのアレイを構成する
ために利用され、これらのメモリセルは、ワードライン
及びビットラインによって相互接続され、メモリＩＣを
形成する。
【０００３】図１−４は、トレンチコンデンサのアレイ
を形成するプロセスの一部を示している。図１に示すよ
うに、通常のパッドスタック１１０は、基板１０１の表
面に形成される。パッドスタックは、例えばパッド酸化
物１１２、パッド窒化物１１４及びＴＥＯＳのようなパ
ッドハードマスク１１６からなる順次の層を含んでい
る。フォトレジストの層（図示せず）は、パッドスタッ
ク上に堆積され、かつＤＴを形成すべきアレイ領域にお
けるパッドスタックの範囲を選択的に露出するようにパ
ターニングされる。それから基板は、反応性イオンエッ
チング（ＲＩＥ）によってエッチングされる。
を形成するプロセスの一部を示している。図１に示すよ
うに、通常のパッドスタック１１０は、基板１０１の表
面に形成される。パッドスタックは、例えばパッド酸化
物１１２、パッド窒化物１１４及びＴＥＯＳのようなパ
ッドハードマスク１１６からなる順次の層を含んでい
る。フォトレジストの層（図示せず）は、パッドスタッ
ク上に堆積され、かつＤＴを形成すべきアレイ領域にお
けるパッドスタックの範囲を選択的に露出するようにパ
ターニングされる。それから基板は、反応性イオンエッ
チング（ＲＩＥ）によってエッチングされる。
【０００４】ＲＩＥは、非アレイフィールド領域１３０
よりも高い速度で、アレイ領域１３５においてパッドＴ
ＥＯＳ層を浸食して、地形を構成する。すなわちフィー
ルド及びアレイ領域の間の高さに大きなステップが存在
する。続いて少なくともノード誘電体の形成の後に、ト
レンチは、例えば重くドーピングされたポリシリコン
（ポリ）１５０によって充填される。ポリは順応するの
で、ＲＩＥの間に構成された地形は、ウエルとしてポリ
層に転写される。
よりも高い速度で、アレイ領域１３５においてパッドＴ
ＥＯＳ層を浸食して、地形を構成する。すなわちフィー
ルド及びアレイ領域の間の高さに大きなステップが存在
する。続いて少なくともノード誘電体の形成の後に、ト
レンチは、例えば重くドーピングされたポリシリコン
（ポリ）１５０によって充填される。ポリは順応するの
で、ＲＩＥの間に構成された地形は、ウエルとしてポリ
層に転写される。
【０００５】図２において、平面表面を設けるために、
化学機械研磨（ＣＭＰ）が行なわれる。ＣＭＰは、ハー
ドマスク層に対して選択的であり、実効的にパッドＴＥ
ＯＳを除去することなく、ポリを除去する。明らかなよ
うに、ＣＭＰは、アレイ領域におけるポリを浸食し、こ
こに凹所の形成を引起こす。このことは、ディッシィン
グと称する。存在する大きなステップのため、ポリ残留
物は、ＣＭＰの後にアレイのエッジ１６０に残る。図３
に示したように、パッドＴＥＯＳ層を引きはがした後
に、ポリの“耳”１６５は、ＤＴにおけるパッド窒化物
層の上に突出する。地形の結果として前のＣＭＰステッ
プの間にエッジに残ったポリの残留物のため、アレイの
エッジにおける耳の高さは、中央又は台地の部分１６２
におけるものよりも高い。例えばエッジにおける高さ
は、＞２５００Åであることがあり、かつ台地は、０か
ら１５００Åまでの範囲であることがある。ポリの耳を
除去するために、修正ＣＭＰが必要である。しかしなが
ら図４に示すように、修正ＣＭＰは、アレイ領域におけ
るパッド窒化物層の浸食を引起こす。さらにパッド窒化
物浸食は、アレイ領域の台地部分におけるよりも多くエ
ッジに現われる。このような浸食は有害である。なぜな
らゲート閾値電圧の変化を引起こし、かつ埋め込まれた
ストラップの抵抗を増加し、歩留りに不利な影響を及ぼ
すからである。
化学機械研磨（ＣＭＰ）が行なわれる。ＣＭＰは、ハー
ドマスク層に対して選択的であり、実効的にパッドＴＥ
ＯＳを除去することなく、ポリを除去する。明らかなよ
うに、ＣＭＰは、アレイ領域におけるポリを浸食し、こ
こに凹所の形成を引起こす。このことは、ディッシィン
グと称する。存在する大きなステップのため、ポリ残留
物は、ＣＭＰの後にアレイのエッジ１６０に残る。図３
に示したように、パッドＴＥＯＳ層を引きはがした後
に、ポリの“耳”１６５は、ＤＴにおけるパッド窒化物
層の上に突出する。地形の結果として前のＣＭＰステッ
プの間にエッジに残ったポリの残留物のため、アレイの
エッジにおける耳の高さは、中央又は台地の部分１６２
におけるものよりも高い。例えばエッジにおける高さ
は、＞２５００Åであることがあり、かつ台地は、０か
ら１５００Åまでの範囲であることがある。ポリの耳を
除去するために、修正ＣＭＰが必要である。しかしなが
ら図４に示すように、修正ＣＭＰは、アレイ領域におけ
るパッド窒化物層の浸食を引起こす。さらにパッド窒化
物浸食は、アレイ領域の台地部分におけるよりも多くエ
ッジに現われる。このような浸食は有害である。なぜな
らゲート閾値電圧の変化を引起こし、かつ埋め込まれた
ストラップの抵抗を増加し、歩留りに不利な影響を及ぼ
すからである。
【０００６】
【発明が解決しようとする課題】前記の議論から明らか
なように、ＤＴのエッチングに使用するための改善され
たパッドスタックを提供することが望まれる。
なように、ＤＴのエッチングに使用するための改善され
たパッドスタックを提供することが望まれる。
【０００７】
【課題を解決するための手段】本発明は、集積回路の製
造に関する。とくに本発明は、深いトレンチを形成する
改善された技術を提供する。一構成において、アレイ領
域を保護するためにブロックマスクが利用されるが、一
方エッチングは、ハードマスクの一部を除去するために
行なわれる。フィールドエッチングの深さは、深いトレ
ンチを形成する反応性イオンエッチングによってアレイ
領域において浸食される材料の量にほぼ等しい。その結
果、ハードマスクは、深いトレンチを形成した後に、ア
レイ及びフィールド両方の領域においてほぼ同じ高さで
ある。
造に関する。とくに本発明は、深いトレンチを形成する
改善された技術を提供する。一構成において、アレイ領
域を保護するためにブロックマスクが利用されるが、一
方エッチングは、ハードマスクの一部を除去するために
行なわれる。フィールドエッチングの深さは、深いトレ
ンチを形成する反応性イオンエッチングによってアレイ
領域において浸食される材料の量にほぼ等しい。その結
果、ハードマスクは、深いトレンチを形成した後に、ア
レイ及びフィールド両方の領域においてほぼ同じ高さで
ある。
【０００８】
【発明の実施の形態】本発明は、ＩＣの製造に関する。
典型的には複数のＩＣが、シリコンウエハのような半導
体基板上において並列に処理される。その他のタイプの
半導体ウエハも有用である。ウエハは、ＩＣを形成した
後に、裁断され、これらを個々のチップに分離する。チ
ップは、それからパッケージングされ、かつ例えば利用
者製品内に集積化される。このような利用者製品は、例
えばパーソナルコンピュータ、セルラフォン、及びその
他の電子製品を含んでいる。
典型的には複数のＩＣが、シリコンウエハのような半導
体基板上において並列に処理される。その他のタイプの
半導体ウエハも有用である。ウエハは、ＩＣを形成した
後に、裁断され、これらを個々のチップに分離する。チ
ップは、それからパッケージングされ、かつ例えば利用
者製品内に集積化される。このような利用者製品は、例
えばパーソナルコンピュータ、セルラフォン、及びその
他の電子製品を含んでいる。
【０００９】議論のために、本発明は、チップの一部の
形成に関して説明する。とくに本発明は、ＤＲＡＭセル
のようなメモリセルにおいて利用されるトレンチコンデ
ンサの形成に関して説明する。しかしながら本発明は、
ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡ
Ｍ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）及びスタ
ティックＲＡＭ（ＳＲＡＭ）を含む一般的なＩＣの製造
に適用することができる。その他のＩＣは、プログラミ
ング可能な論理アレイ、アプリケーション固有のＩＣ
（ＡＳＩＣ）及び組合わせ論理−ＤＲＡＭ（埋め込まれ
たＤＲＡＭ）のような論理装置を含む。
形成に関して説明する。とくに本発明は、ＤＲＡＭセル
のようなメモリセルにおいて利用されるトレンチコンデ
ンサの形成に関して説明する。しかしながら本発明は、
ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡ
Ｍ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）及びスタ
ティックＲＡＭ（ＳＲＡＭ）を含む一般的なＩＣの製造
に適用することができる。その他のＩＣは、プログラミ
ング可能な論理アレイ、アプリケーション固有のＩＣ
（ＡＳＩＣ）及び組合わせ論理−ＤＲＡＭ（埋め込まれ
たＤＲＡＭ）のような論理装置を含む。
【００１０】図５によれば、トレンチコンデンサＤＲＡ
Ｍセルが示されている。このようなＤＲＡＭセルは、例
えばネスビット他、Ａ０．６μｍ２ ２５６Ｍｂ Ｔｒ
ｅｎｃｈ ＤＲＡＭ Ｃｅｌｌ Ｗｉｔｈ Ｓｅｌｆ−
Ａｌｉｇｎｅｄ Ｂｕｒｉｅｄ Ｓｔｒａｐ （ＢＥＳ
Ｔ）、ＩＥＤＭ ９３−６２７に記載されており、これ
は、すべての目的のために引用によりここに組込まれ
る。示されたように、ＤＲＡＭセルは、基板１０１内に
形成されたトレンチコンデンサ１６０を含む。トレンチ
は、典型的には重くｎ−ドーピングされたポリシリコン
（ポリ）によって充填されている。ポリは、コンデンサ
の一方のプレートとして使われ、“蓄積ノード”と称す
る。ｎ形ドーパントによってドーピングされた埋め込ま
れたプレート１６５は、トレンチの下側部分を囲んでい
る。トレンチの上側部分に、寄生漏れを減少するための
カラー１６８がある。ノード誘電体１６３は、コンデン
サの２つのプレートを分離する。ｎ形ドーパントを含む
埋め込まれたウエル１７０は、アレイ内におけるＤＲＡ
Ｍセルの埋め込まれたプレートを接続するために設けら
れている。埋め込まれたウエルの上に、ｐ−ウエル１７
３がある。ｐ−ウエルは、垂直の漏れを減少するために
使われる。
Ｍセルが示されている。このようなＤＲＡＭセルは、例
えばネスビット他、Ａ０．６μｍ２ ２５６Ｍｂ Ｔｒ
ｅｎｃｈ ＤＲＡＭ Ｃｅｌｌ Ｗｉｔｈ Ｓｅｌｆ−
Ａｌｉｇｎｅｄ Ｂｕｒｉｅｄ Ｓｔｒａｐ （ＢＥＳ
Ｔ）、ＩＥＤＭ ９３−６２７に記載されており、これ
は、すべての目的のために引用によりここに組込まれ
る。示されたように、ＤＲＡＭセルは、基板１０１内に
形成されたトレンチコンデンサ１６０を含む。トレンチ
は、典型的には重くｎ−ドーピングされたポリシリコン
（ポリ）によって充填されている。ポリは、コンデンサ
の一方のプレートとして使われ、“蓄積ノード”と称す
る。ｎ形ドーパントによってドーピングされた埋め込ま
れたプレート１６５は、トレンチの下側部分を囲んでい
る。トレンチの上側部分に、寄生漏れを減少するための
カラー１６８がある。ノード誘電体１６３は、コンデン
サの２つのプレートを分離する。ｎ形ドーパントを含む
埋め込まれたウエル１７０は、アレイ内におけるＤＲＡ
Ｍセルの埋め込まれたプレートを接続するために設けら
れている。埋め込まれたウエルの上に、ｐ−ウエル１７
３がある。ｐ−ウエルは、垂直の漏れを減少するために
使われる。
【００１１】ＤＲＡＭセルは、トランジスタ１１０も含
んでいる。トランジスタは、ゲート１１２、及びｎ形ド
ーパントを含む拡散領域１１３及び１１４を含んでい
る。拡散領域は、ソース及びドレインと称する。ソース
とドレインの指定は、トランジスタの動作に依存してい
る。コンデンサへのトランジスタの接続は、“ノード拡
散”と称する拡散領域１２５を介して達成される。“ワ
ードライン”とも称するゲートスタックは、典型的には
ポリ３６６及び窒化物３６８層を含んでいる。その代わ
りに層３５７は、ワードライン抵抗を減少するためにポ
リの層の上におけるモリブデン（ＭｏＳｉｘ）、タンタ
ル（ＴａＳｉｘ）、タングステン（ＷＳｉ ｘ）、チタン
（ＴｉＳｉｘ）又はコバルト（ＣｏＳｉｘ）のようなシ
リコン化物を含むポリ化物層である。
んでいる。トランジスタは、ゲート１１２、及びｎ形ド
ーパントを含む拡散領域１１３及び１１４を含んでい
る。拡散領域は、ソース及びドレインと称する。ソース
とドレインの指定は、トランジスタの動作に依存してい
る。コンデンサへのトランジスタの接続は、“ノード拡
散”と称する拡散領域１２５を介して達成される。“ワ
ードライン”とも称するゲートスタックは、典型的には
ポリ３６６及び窒化物３６８層を含んでいる。その代わ
りに層３５７は、ワードライン抵抗を減少するためにポ
リの層の上におけるモリブデン（ＭｏＳｉｘ）、タンタ
ル（ＴａＳｉｘ）、タングステン（ＷＳｉ ｘ）、チタン
（ＴｉＳｉｘ）又はコバルト（ＣｏＳｉｘ）のようなシ
リコン化物を含むポリ化物層である。
【００１２】一実施態様において、ポリ化物層は、ポリ
の上におけるＷＳｉｘを含む。窒化物ライナ３６９は、
ゲートスタック及び基板を覆っている。窒化物層３６８
及び窒化物ライナは、基板のプロセスのためにエッチン
グ又は研磨の停止層として使われる。
の上におけるＷＳｉｘを含む。窒化物ライナ３６９は、
ゲートスタック及び基板を覆っている。窒化物層３６８
及び窒化物ライナは、基板のプロセスのためにエッチン
グ又は研磨の停止層として使われる。
【００１３】浅いトレンチ絶縁体（ＳＴＩ）１８０は、
その他のセル又は装置からＤＲＡＭセルを絶縁するため
に設けられている。図示したように、ワードライン１２
０は、トレンチ上に形成されており、かつＳＴＩによっ
てこれから絶縁されている。ワードライン１２０は、
“パッシングワードライン”と称する。このような構成
は、折返しビットラインアーキテクチャと称する。
その他のセル又は装置からＤＲＡＭセルを絶縁するため
に設けられている。図示したように、ワードライン１２
０は、トレンチ上に形成されており、かつＳＴＩによっ
てこれから絶縁されている。ワードライン１２０は、
“パッシングワードライン”と称する。このような構成
は、折返しビットラインアーキテクチャと称する。
【００１４】レベル間誘電体層１８９は、ワードライン
上に形成されている。ビットラインをなす導体層は、レ
ベル間誘電体層の上に形成されている。ビットライン接
触開口１８６は、ビットライン１９０にソース１１３を
接触させるために、レベル間誘電体層内に設けられてい
る。
上に形成されている。ビットラインをなす導体層は、レ
ベル間誘電体層の上に形成されている。ビットライン接
触開口１８６は、ビットライン１９０にソース１１３を
接触させるために、レベル間誘電体層内に設けられてい
る。
【００１５】複数のこのようなセルは、アレイ内に構成
されている。セルのアレイは、ワードライン及びビット
ラインにより相互接続されている。セルへのアクセス
は、セルに対応するワードライン及びビットラインを活
性化することによって達成される。
されている。セルのアレイは、ワードライン及びビット
ラインにより相互接続されている。セルへのアクセス
は、セルに対応するワードライン及びビットラインを活
性化することによって達成される。
【００１６】図６−１１は、トレンチコンデンサのアレ
イを形成するプロセスを示している。図６によれば、基
板３０１が設けられており、この基板にトレンチコンデ
ンサが形成される。基板は、例えばシリコンウエハであ
る。ガリウムひ素、ゲルマニウム、シリコンオンインシ
ュレータ（ＳＯＩ）又はその他の半導体材料のようなそ
の他の半導体基板も有用である。基板は、例えば所望の
電気的特性を達成するために、所定の導電率のドーパン
トによって軽く又は重くドーピングされていてもよい。
イを形成するプロセスを示している。図６によれば、基
板３０１が設けられており、この基板にトレンチコンデ
ンサが形成される。基板は、例えばシリコンウエハであ
る。ガリウムひ素、ゲルマニウム、シリコンオンインシ
ュレータ（ＳＯＩ）又はその他の半導体材料のようなそ
の他の半導体基板も有用である。基板は、例えば所望の
電気的特性を達成するために、所定の導電率のドーパン
トによって軽く又は重くドーピングされていてもよい。
【００１７】パッドスタック層３１０は、基板の表面に
形成される。パッドスタックは、例えば基板の表面に形
成されるパッド酸化物層３１２を含んでいる。パッド酸
化物は、例えば熱酸化によって形成される。パッド酸化
物は、基板とパッドエッチング停止層の間の応力を減少
しかつ粘着を促進するために十分に厚い。
形成される。パッドスタックは、例えば基板の表面に形
成されるパッド酸化物層３１２を含んでいる。パッド酸
化物は、例えば熱酸化によって形成される。パッド酸化
物は、基板とパッドエッチング停止層の間の応力を減少
しかつ粘着を促進するために十分に厚い。
【００１８】パッド酸化物の上に、パッドエッチング停
止層３１４が設けられる。パッドエッチング停止層は、
トレンチを充填するために利用される材料に対して十分
な選択度を有するようにする。一実施態様において、パ
ッドエッチング停止層は、トレンチを充填するために利
用されるポリシリコンに対してその比較的低いエッチン
グ速度のため、窒化けい素（Ｓｉ３Ｎ４）を含む。典型
的には、ポリ及びエッチング停止層の間のエッチング選
択度は、ほぼ６０：１である。研磨に対して選択度は、
ほぼ３００：１である。窒化物層は、例えば低圧化学蒸
着（ＬＰＣＶＤ）によって形成される。窒化物層を堆積
するためのその他の技術も有用である。典型的には、パ
ッド窒化物層は、ほぼ２００ｎｍである。
止層３１４が設けられる。パッドエッチング停止層は、
トレンチを充填するために利用される材料に対して十分
な選択度を有するようにする。一実施態様において、パ
ッドエッチング停止層は、トレンチを充填するために利
用されるポリシリコンに対してその比較的低いエッチン
グ速度のため、窒化けい素（Ｓｉ３Ｎ４）を含む。典型
的には、ポリ及びエッチング停止層の間のエッチング選
択度は、ほぼ６０：１である。研磨に対して選択度は、
ほぼ３００：１である。窒化物層は、例えば低圧化学蒸
着（ＬＰＣＶＤ）によって形成される。窒化物層を堆積
するためのその他の技術も有用である。典型的には、パ
ッド窒化物層は、ほぼ２００ｎｍである。
【００１９】パッド窒化物の上に、ハードエッチングマ
スク層３１６が形成される。ハードエッチングマスク
は、深いトレンチの形成の間にＲＩＥのイオン衝撃に耐
えるために、十分に濃くかつ硬い。ハードマスク層の厚
さは、深いトレンチのエッチングが窒化物層の露出を行
なうことを防止するために、十分であるようにする。さ
らにエッチングマスクは、パッドエッチング停止層のも
のよりも高いウエットエッチング速度を有するようにす
る。典型的には、選択度は、８０よりも大きい。一実施
態様において、第１のハードマスク層は、ＴＥＯＳのよ
うなドーピングされていないけい酸ガラスを含む。ほう
素ドーピングされたけい酸ガラス（ＢＳＧ）又は流動可
能な酸化物のようなその他のハードマスク材料も有用で
ある。
スク層３１６が形成される。ハードエッチングマスク
は、深いトレンチの形成の間にＲＩＥのイオン衝撃に耐
えるために、十分に濃くかつ硬い。ハードマスク層の厚
さは、深いトレンチのエッチングが窒化物層の露出を行
なうことを防止するために、十分であるようにする。さ
らにエッチングマスクは、パッドエッチング停止層のも
のよりも高いウエットエッチング速度を有するようにす
る。典型的には、選択度は、８０よりも大きい。一実施
態様において、第１のハードマスク層は、ＴＥＯＳのよ
うなドーピングされていないけい酸ガラスを含む。ほう
素ドーピングされたけい酸ガラス（ＢＳＧ）又は流動可
能な酸化物のようなその他のハードマスク材料も有用で
ある。
【００２０】本発明によれば、マスク層は、パッドスタ
ック上に堆積される。マスク層は、深いトレンチを構成
すべき基板のアレイ領域を覆うブロック３２０を構成す
るためにパターニングされる。ブロックは、アレイ領域
におけるパッドスタックをエッチングから保護するため
に、エッチングマスクとして使われる。一実施態様にお
いて、マスク層は、レジスト材料を含む。レジストは、
レジストを露光源及び所望のパターンを含むマスクによ
り選択的に露光することによってパターニングされる。
それからレジストは、現像され、ポジ型又はネガ型レジ
ストのいずれが利用されるかに依存して、露光された又
は露光されないいずれかの部分を除去し、その結果、ブ
ロックマスク３２０が形成される。
ック上に堆積される。マスク層は、深いトレンチを構成
すべき基板のアレイ領域を覆うブロック３２０を構成す
るためにパターニングされる。ブロックは、アレイ領域
におけるパッドスタックをエッチングから保護するため
に、エッチングマスクとして使われる。一実施態様にお
いて、マスク層は、レジスト材料を含む。レジストは、
レジストを露光源及び所望のパターンを含むマスクによ
り選択的に露光することによってパターニングされる。
それからレジストは、現像され、ポジ型又はネガ型レジ
ストのいずれが利用されるかに依存して、露光された又
は露光されないいずれかの部分を除去し、その結果、ブ
ロックマスク３２０が形成される。
【００２１】図７によれば、ブロックマスクによって保
護されなかった領域におけるマスク層は、部分的に除去
される。マスク層の除去は、ＲＩＥによって達成するこ
とができる。その他のエッチング技術も有用である。保
護されなかった領域は、基板のフィールド領域をなして
いる。一実施態様において、エッチングの深さは、２つ
の領域の間の相違した浸食速度の結果として、ＤＴエッ
チングの後におけるアレイ及びフィールド領域の間のマ
スク層の高さの差の量に実質的にほぼ等しい。典型的に
は、エッチングの深さは、ほぼ８ｎｍである。もちろん
フィールドエッチングの実際の深さは、フィールド及び
アレイ領域の間のマスク層の浸食速度差に依存して変化
してもよい。ブロックマスクは、マスク層の部分フィー
ルドエッチングの後に除去される。
護されなかった領域におけるマスク層は、部分的に除去
される。マスク層の除去は、ＲＩＥによって達成するこ
とができる。その他のエッチング技術も有用である。保
護されなかった領域は、基板のフィールド領域をなして
いる。一実施態様において、エッチングの深さは、２つ
の領域の間の相違した浸食速度の結果として、ＤＴエッ
チングの後におけるアレイ及びフィールド領域の間のマ
スク層の高さの差の量に実質的にほぼ等しい。典型的に
は、エッチングの深さは、ほぼ８ｎｍである。もちろん
フィールドエッチングの実際の深さは、フィールド及び
アレイ領域の間のマスク層の浸食速度差に依存して変化
してもよい。ブロックマスクは、マスク層の部分フィー
ルドエッチングの後に除去される。
【００２２】図８によれば、パッドスタックは、通常の
リソグラフィー技術を利用してパターニングされる。こ
のような技術は、パッドスタック上におけるフォトレジ
スト層の堆積、及び露光源とマスクによるその選択的な
露光を含んでいる。ポジ型又はネガ型レジストのいずれ
が利用されるかに依存して、レジスト層の露光された又
は露光されない部分のいずれかが、現像の間に除去さ
れ、保護されなかったパッドスタックの領域を残す。保
護されなかった領域は、トレンチを形成すべき範囲に相
当する。
リソグラフィー技術を利用してパターニングされる。こ
のような技術は、パッドスタック上におけるフォトレジ
スト層の堆積、及び露光源とマスクによるその選択的な
露光を含んでいる。ポジ型又はネガ型レジストのいずれ
が利用されるかに依存して、レジスト層の露光された又
は露光されない部分のいずれかが、現像の間に除去さ
れ、保護されなかったパッドスタックの領域を残す。保
護されなかった領域は、トレンチを形成すべき範囲に相
当する。
【００２３】反応性イオンエッチング（ＲＩＥ）のよう
なエッチングは、レジストによって保護されない領域に
おいてパッドスタックに開口を構成するために行なわれ
る。開口は、その下にある基板を露出する。それからＲ
ＩＥは、ＤＴを構成するために基板をエッチングする。
ＲＩＥは、アレイ領域におけるパッドマスクを浸食す
る。フィールド領域におけるパッドマスクは、アレイ領
域におけるマスク層の過剰の浸食をマスクするために部
分的にエッチングされているので、フィールド及びアレ
イ領域におけるパッドマスクの頂部表面は、ＤＴエッチ
ングの後に、実質的に共通平面にある。
なエッチングは、レジストによって保護されない領域に
おいてパッドスタックに開口を構成するために行なわれ
る。開口は、その下にある基板を露出する。それからＲ
ＩＥは、ＤＴを構成するために基板をエッチングする。
ＲＩＥは、アレイ領域におけるパッドマスクを浸食す
る。フィールド領域におけるパッドマスクは、アレイ領
域におけるマスク層の過剰の浸食をマスクするために部
分的にエッチングされているので、フィールド及びアレ
イ領域におけるパッドマスクの頂部表面は、ＤＴエッチ
ングの後に、実質的に共通平面にある。
【００２４】図示したように、比較的小さい高さのマス
ク層の耳３６０は、アレイのエッジにおいてパッドマス
クの上に突出する。これらの形状の幅は、フィールドエ
ッチングブロックマスクの実際の形に依存している。
ク層の耳３６０は、アレイのエッジにおいてパッドマス
クの上に突出する。これらの形状の幅は、フィールドエ
ッチングブロックマスクの実際の形に依存している。
【００２５】任意にトレンチの下側部分を囲む拡散領域
が形成され、埋め込まれたプレートとして使われる。埋
め込まれたプレートの形成は、基板内にドーパントが拡
散する源を設けるような種々の周知の技術によって達成
される。それからコンデンサのノード誘電体は、トレン
チ内に形成される。
が形成され、埋め込まれたプレートとして使われる。埋
め込まれたプレートの形成は、基板内にドーパントが拡
散する源を設けるような種々の周知の技術によって達成
される。それからコンデンサのノード誘電体は、トレン
チ内に形成される。
【００２６】図９によれば、ポリ３７０は、トレンチを
充填するために堆積される。トレンチの完全な充填を確
実にするために、ポリは、トレンチを過剰充填し、その
結果、基板の表面を覆う過剰のポリが生じる。ポリは順
応するので、耳３７５は、その下にあるマスク層上の耳
３６０の結果として、ポリ層の表面に現われる。耳３６
０は、高さが比較的小さいので、耳３７５も、高さが比
較的小さい。
充填するために堆積される。トレンチの完全な充填を確
実にするために、ポリは、トレンチを過剰充填し、その
結果、基板の表面を覆う過剰のポリが生じる。ポリは順
応するので、耳３７５は、その下にあるマスク層上の耳
３６０の結果として、ポリ層の表面に現われる。耳３６
０は、高さが比較的小さいので、耳３７５も、高さが比
較的小さい。
【００２７】図１０によれば、過剰のポリは、例えばＣ
ＭＰによって研磨される。ＣＭＰは、マスク層に対して
選択的であり、ポリを除去し、かつ停止層としてマスク
層を利用する。フィールドアレイ地形は、部分的なフィ
ールドエッチングのために回避されるので、ＣＭＰは、
アレイのエッジにどのような残留物も残すことなく、ポ
リを除去することができる。
ＭＰによって研磨される。ＣＭＰは、マスク層に対して
選択的であり、ポリを除去し、かつ停止層としてマスク
層を利用する。フィールドアレイ地形は、部分的なフィ
ールドエッチングのために回避されるので、ＣＭＰは、
アレイのエッジにどのような残留物も残すことなく、ポ
リを除去することができる。
【００２８】図１１において、マスク層は、例えばウエ
ットエッチングによって除去されている。ウエットエッ
チングは、窒化物及びポリに対して選択的である。ウエ
ットエッチングの結果、窒化物層の表面上に突出するポ
リの耳３８０が生じる。前のＣＭＰプロセスは、ポリ残
留物を残すことを回避するので、ポリ層の高さは、アレ
イ領域のどこでも実質的に等しい。このことは、有利に
も修正ＣＭＰプロセスの必要性をなくす。ポリの耳は、
カラーを形成するようにトレンチ内におけるポリを切り
欠くために利用される異方性エッチングによって除去さ
れる。このようにして図４に示すように、パッド窒化物
の浸食は回避され、その結果、歩留りが改善される。
ットエッチングによって除去されている。ウエットエッ
チングは、窒化物及びポリに対して選択的である。ウエ
ットエッチングの結果、窒化物層の表面上に突出するポ
リの耳３８０が生じる。前のＣＭＰプロセスは、ポリ残
留物を残すことを回避するので、ポリ層の高さは、アレ
イ領域のどこでも実質的に等しい。このことは、有利に
も修正ＣＭＰプロセスの必要性をなくす。ポリの耳は、
カラーを形成するようにトレンチ内におけるポリを切り
欠くために利用される異方性エッチングによって除去さ
れる。このようにして図４に示すように、パッド窒化物
の浸食は回避され、その結果、歩留りが改善される。
【００２９】この点において、ＲＩＥのようなエッチン
グは、ここに誘電体カラーを形成するようにトレンチ内
におけるポリを切り欠くために行なわれる。カラーの形
成の後に、ＤＲＡＭの残りの部分は、ネスビット他、Ａ
０．６μｍ２ ２５６ＭｂＴｒｅｎｃｈ ＤＲＡＭ Ｃ
ｅｌｌ Ｗｉｔｈ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｂｕｒ
ｉｅｄ Ｓｔｒａｐ （ＢＥＳＴ）、ＩＥＤＭ ９３−
６２７に記載されたもののような通常の技術を利用して
製造され、この文献は、あらゆる目的のために引用によ
ってすでにここに組込まれている。このことは、例えば
トレンチの充填、埋め込まれたストラップの形成、ＳＴ
Ｉを形成する絶縁領域の定義、ゲートスタックを含む種
々の層の堆積及びワードラインをなすゲート導体を形成
するこれらの層のパターニング、レベル間誘電体層の堆
積、接触開口の構成及びビットラインの形成を含んでい
る。
グは、ここに誘電体カラーを形成するようにトレンチ内
におけるポリを切り欠くために行なわれる。カラーの形
成の後に、ＤＲＡＭの残りの部分は、ネスビット他、Ａ
０．６μｍ２ ２５６ＭｂＴｒｅｎｃｈ ＤＲＡＭ Ｃ
ｅｌｌ Ｗｉｔｈ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｂｕｒ
ｉｅｄ Ｓｔｒａｐ （ＢＥＳＴ）、ＩＥＤＭ ９３−
６２７に記載されたもののような通常の技術を利用して
製造され、この文献は、あらゆる目的のために引用によ
ってすでにここに組込まれている。このことは、例えば
トレンチの充填、埋め込まれたストラップの形成、ＳＴ
Ｉを形成する絶縁領域の定義、ゲートスタックを含む種
々の層の堆積及びワードラインをなすゲート導体を形成
するこれらの層のパターニング、レベル間誘電体層の堆
積、接触開口の構成及びビットラインの形成を含んでい
る。
【００３０】本発明は、種々の実施態様を引用してとく
に図示しかつ説明したが、本発明の権利範囲から外れる
ことなく、本発明に変形及び変更を行なうことができる
ことは、当該技術分野の専門家には明らかであろう。そ
れ故に本発明の権利範囲は、前記の説明を参照するので
はなく、均等物のその全権利範囲を含めて添付の特許請
求の範囲を参照して判定すべきものである。
に図示しかつ説明したが、本発明の権利範囲から外れる
ことなく、本発明に変形及び変更を行なうことができる
ことは、当該技術分野の専門家には明らかであろう。そ
れ故に本発明の権利範囲は、前記の説明を参照するので
はなく、均等物のその全権利範囲を含めて添付の特許請
求の範囲を参照して判定すべきものである。
【図１】深いトレンチを形成する通常のプロセスの一部
を示す図である。
を示す図である。
【図２】深いトレンチを形成する通常のプロセスの一部
を示す図である。
を示す図である。
【図３】深いトレンチを形成する通常のプロセスの一部
を示す図である。
を示す図である。
【図４】深いトレンチを形成する通常のプロセスの一部
を示す図である。
を示す図である。
【図５】トレンチコンデンサＤＲＡＭセルを示す図であ
る。
る。
【図６】本発明の一実施態様により深いトレンチを形成
するプロセスの一部を示す図である。
するプロセスの一部を示す図である。
【図７】本発明の一実施態様により深いトレンチを形成
するプロセスの一部を示す図である。
するプロセスの一部を示す図である。
【図８】本発明の一実施態様により深いトレンチを形成
するプロセスの一部を示す図である。
するプロセスの一部を示す図である。
【図９】本発明の一実施態様により深いトレンチを形成
するプロセスの一部を示す図である。
するプロセスの一部を示す図である。
【図１０】本発明の一実施態様により深いトレンチを形
成するプロセスの一部を示す図である。
成するプロセスの一部を示す図である。
【図１１】本発明の一実施態様により深いトレンチを形
成するプロセスの一部を示す図である。
成するプロセスの一部を示す図である。
３０１ 基板、 ３１０ パッドスタック層、 ３１２
パッド酸化物層、３１４ パッドエッチング停止層、
３１６ ハードエッチングマスク層、 ３２０ ブロ
ック、 ３６０ 耳、 ３７０ ポリシリコン層、 ３
７５ 耳、３８０ 耳
パッド酸化物層、３１４ パッドエッチング停止層、
３１６ ハードエッチングマスク層、 ３２０ ブロ
ック、 ３６０ 耳、 ３７０ ポリシリコン層、 ３
７５ 耳、３８０ 耳
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベルトラント フリーンター アメリカ合衆国 ニューヨーク ホープウ ェル ジャンクション ライト ブルヴァ ード 16
Claims (1)
- 【請求項１】 基板にその上に形成されたパッドスタッ
クを設け、パッドスタックが、研磨停止層の上にハード
マスク層を含み、基板が、トレンチコンデンサのアレイ
が形成されるべき第１の領域、及び第１の領域の外側の
第２の領域を含み；第１の領域を保護するためにブロッ
クマスクを形成し；第２の領域におけるハードマスクを
部分的にエッチングし、第１の領域が、ブロックマスク
によって保護され；ブロックマスクを除去し；深いトレ
ンチのアレイを形成すべき第１の領域における基板の部
分を露出するためにパッドスタックをパターニングし；
深いトレンチを形成するために基板をエッチングし、そ
の際、該エッチングが、第２の領域よりも高い速度で第
１の領域におけるハードマスク層を浸食し、該エッチン
グの結果、第２の領域におけるハードマスク層の部分的
なエッチングの結果として、ハードマスクが、第１及び
第２の領域における実質的に平面の表面を有し；トレン
チコンデンサの蓄積ノードを形成するためにトレンチに
材料を充填し；かつハードマスク層を露出するように過
剰の材料を除去するために研磨を行なうことを含むこと
を特徴とする、集積回路の製造において過剰の浸食を減
少する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/940,233 US5907771A (en) | 1997-09-30 | 1997-09-30 | Reduction of pad erosion |
| US08/940233 | 1997-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177064A true JPH11177064A (ja) | 1999-07-02 |
Family
ID=25474462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10278460A Pending JPH11177064A (ja) | 1997-09-30 | 1998-09-30 | 過剰の浸食を減少する方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5907771A (ja) |
| EP (1) | EP0905749B1 (ja) |
| JP (1) | JPH11177064A (ja) |
| KR (1) | KR100504262B1 (ja) |
| CN (1) | CN1134838C (ja) |
| DE (1) | DE69809012T2 (ja) |
| TW (1) | TW426949B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6190955B1 (en) * | 1998-01-27 | 2001-02-20 | International Business Machines Corporation | Fabrication of trench capacitors using disposable hard mask |
| US6440858B1 (en) * | 1998-08-24 | 2002-08-27 | International Business Machines Corporation | Multi-layer hard mask for deep trench silicon etch |
| US6734108B1 (en) * | 1999-09-27 | 2004-05-11 | Cypress Semiconductor Corporation | Semiconductor structure and method of making contacts in a semiconductor structure |
| US20060261436A1 (en) * | 2005-05-19 | 2006-11-23 | Freescale Semiconductor, Inc. | Electronic device including a trench field isolation region and a process for forming the same |
| US7670895B2 (en) | 2006-04-24 | 2010-03-02 | Freescale Semiconductor, Inc | Process of forming an electronic device including a semiconductor layer and another layer adjacent to an opening within the semiconductor layer |
| US20070249127A1 (en) * | 2006-04-24 | 2007-10-25 | Freescale Semiconductor, Inc. | Electronic device including a semiconductor layer and a sidewall spacer and a process of forming the same |
| US7491622B2 (en) * | 2006-04-24 | 2009-02-17 | Freescale Semiconductor, Inc. | Process of forming an electronic device including a layer formed using an inductively coupled plasma |
| US7528078B2 (en) | 2006-05-12 | 2009-05-05 | Freescale Semiconductor, Inc. | Process of forming electronic device including a densified nitride layer adjacent to an opening within a semiconductor layer |
| KR101075490B1 (ko) * | 2009-01-30 | 2011-10-21 | 주식회사 하이닉스반도체 | 매립게이트를 구비한 반도체장치 및 그 제조 방법 |
| KR20140145419A (ko) * | 2013-06-13 | 2014-12-23 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
| CN105609503A (zh) * | 2016-01-25 | 2016-05-25 | 中国科学院微电子研究所 | 存储单元、存储器件及电子设备 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4939104A (en) * | 1984-10-31 | 1990-07-03 | Texas Instruments, Incorporated | Method for forming a buried lateral contact |
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