KR100504262B1 - 패드부식감소방법 - Google Patents
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Abstract
본 발명은 연마로 인해 야기되는 어레이 영역의 에지부에서의 과도한 부식없이 트렌치 커패시터를 형성하기 위한 개선된 기술에 관한 것이다. 부식은 필드 영역내의 트렌치를 에칭하는데 사용된 하드 마스크의 일부를 부분적으로 제거하는 동안 어레이 영역을 보호하기 위한 블록 마스크를 제공함으로써 감소된다. 부분적 에칭은 반응성 이온 에칭에 의해 깊은 트렌치를 형성한 이후에 어레이와 필드 영역내의 하드 마스크의 높이와를 같게 한다.
Description
본 발명은 일반적으로는 반도체 제조에 관한 것이며, 더 특정해서는 패드 박막 부식을 감소시키는 방법에 관한 것이다.
집적 회로(Integrated Circuit :IC) 또는 칩 제조시, 실리콘 기판을 에칭함으로써 형상(feature)이 형성된다. 이러한 형상은 소자를 형성하는데 사용된다. 예를 들면, 깊은 트렌치(Deep Trench : DT)는 메모리 셀의 트렌치 커패시터로써 역할을 한다. 전형적으로, RAM IC 또는 칩 제조시, 깊은 트렌치 어레이는 기판의 어레이 영역에서 에칭된다. 다음으로 트렌치 커패시터가 트렌치내에 형성된다. 이러한 트렌치 커패시터는 메모리 셀 어레이를 형성하는데 사용되고, 메모리 셀 어레이는 워드라인과 비트라인에 의해 상호 결합되어 메모리 IC를 형성한다.
도 1a 내지 도 1d는 트렌치 커패시터의 어레이를 형성하는 공정의 일부를 도시한다. 도 1a에 도시된 바와 같이, 통상적인 패드 스택(110)이 기판(101) 표면상에 형성된다. 패드 스택은 예를 들면, 패드 산화물(112), 패드 질화물(114) 및 TEOS와 같은 패드 하드 마스크(116)로 구성된 연속층을 포함한다. 포토레지스트(도시 안됨)로 구성된 층은 패드 스택 상부에 증착되고 DT가 형성될 어레이 영역내의 패드 스택 영역을 선택적으로 노출시키기 위하여 에칭된다. 다음으로 기판이 반응성 이온 에칭(RIE)을 사용하여 에칭된다.
RIE는 비-어레이 필드 영역(130)보다 어레이 영역(135)에서 더 큰 부식률로 패드 TEOS층을 부식시켜 토포그래피(topography)를 형성한다. 즉, 필드와 어레이 영역 사이에 높이에서 큰 계단형 부분이 존재한다. 다음으로, 적어도 노드 유전체 형성 이후에, 상기 트렌치는 예를 들면, 고도핑된 폴리실리콘(이하 폴리)(150)으로 충진된다. 폴리가 컨포멀(conformal)하기 때문에, RIE 동안 형성된 토포그래피는 폴리층에도 또한 전사(transfer)된다.
도 1b에서, 화학 기계 연마(Chemical Mechanical Polish : CMP)가 평탄한 표면을 제공하기 위하여 수행된다. CMP는 하드 마스크층에 대해 선택적이고, 패드 TEOS를 사실상 제거함 없이 폴리를 제거한다. CMP가 어레이 영역에서 폴리를 부식시켜 내부에 함몰부(depression)가 형성되도록 한다는 것을 알 수 있을 것이다. 이는 디싱(dishing)이라 불린다. 큰 계단형 부분이 존재하기 때문에, 여분의 폴리가 CMP 이후에 어레이의 에지부(160)에 남겨진다. 도 1c에 도시된 바와 같이 패드 TEOS층이 스트립핑된 이후에, 폴리 "귀모양 부분(ears)"(165)이 DT내의 패드 질화물층 상부로 돌출한다. 토포그래피의 결과로서 이전의 CMP동안 에지부내에 남겨진 여분의 폴리 때문에, 어레이 에지부에서의 귀모양 부분의 높이는 중간부 또는 플래토(plateau)부(162)에서 보다 더 높다. 예를 들면, 에지부에서의 높이는 >2500??이고 플래토는 0 내지 1500?? 범위이다. 터치 업(touch up) CMP는 폴리의 귀모양 부분을 제거한다. 하지만, 도 1d에 도시된 바와 같이 터치 업 CMP는 어레이 영역내에서 패드 질화물층의 부식을 야기한다. 게다가, 패드 질화물 부식은 어레이 영역의 플래토부에서 보다 에지부에서 더욱 심하다. 이러한 부식은 이들이 게이트 임계 전압을 변화시키고 매립형 스트랩(buried strap) 저항을 증가시키고 수율에 역효과를 야기하기 때문에 바람직하지 않다.
상술한 바와 같이, DT를 에칭하는데 사용되는 개선된 패드 스택이 제공될 필요성이 있다.
따라서, 본 발명은 DT를 에칭하는데 사용되는 개선된 패드 스택을 제공하는 것을 목적으로 한다.
본 발명은 집적 회로 제조에 관한 것이다. 특히, 본 발명은 깊은 트렌치를 형성하기 위한 개선된 기술에 관한 것이다. 일실시예에서, 블록(block) 마스크가 에칭이 하드 마스크의 일부를 제거하도록 수행되는 동안 어레이 영역을 보호하기 위하여 사용된다. 필드 에칭의 깊이는 깊은 트렌치를 형성하는 반응성 이온 에칭에 의해 어레이 영역내에서 부식된 재료의 양과 거의 일치한다. 결과적으로, 하드 마스크는 깊은 트렌치 형성 이후의 어레이 영역과 필드 영역내에서와 거의 동일한 높이이다.
본 발명은 IC 제조에 관한 것이다. 전형적으로, 다수의 IC가 실리콘 웨이퍼와 같은 반도체 기판상에 병렬로 제조된다. 다른 형태의 반도체 웨이퍼 또한 사용 가능하다. 웨이퍼는 IC 형성 이후에 다이싱되어(diced) 개별적인 칩으로 분할된다. 다음으로 칩은 패키징되어 소비자 상품에 통합된다. 이러한 소비자 상품은 예를 들면, 개인용 컴퓨터, 휴대폰 및 다른 전자 상품을 포함한다.
이해를 돕기 위하여, 본 발명은 칩의 일부를 형성하는 것에 관해 설명된다. 특히, 본 발명은 DRAM 셀과 같은 메모리 셀에서 사용되는 트렌치 커패시터를 형성하는 것에 관해 설명된다. 하지만, 본 발명은 RAM, DRAM, 동기 DRAM(SDRAM) 및 정전 RAM(SRAM)을 포함하는 전반적인 IC 제조에 적용된다. 프로그램 가능 논리 어레이, 응용 주문형 IC(Application Specific IC : ASIC) 및 병합형 논리-DRAM(삽입형 DRAM)과 같은 논리 소자를 포함한다.
도 2를 참조하면, 트렌치 커패시터 DRAM 셀이 도시된다. 이러한 DRAM 셀은 예를 들면, IEDM 93-627의 네스빗(Nesbit)등의 자체-정렬 매립형 스트랩(BEST)을 가진 0.6㎛ 2 256Mb 트렌치 DRAM 셀에 개시되고, 여기서는 참조를 위해 인용된다. 도시된 바와 같이, DRAM 셀은 기판(101)내에 형성된 트렌치 커패시터(160)를 포함한다. 트렌치는 전형적으로 n-형 도펀트로 고도핑된 폴리(161)로 충진된다. 폴리는 커패시터의 일측 플레이트로서의 역할을 하는데, 이는 "저장용 노드(storage node)"라 불린다. n-형 도펀트로 도핑된 매립형 플레이트(165)가 트렌치의 하부를 감싼다. 트렌치의 상부에 기생 누설(parasitic leakage)을 감소시키기 위한 칼라(collar)(168)가 위치한다. 노드 유전체(163)는 커패시터의 두 개의 플레이트를 분리한다. n-형 도펀트를 포함하는 매립형 웰(buried well)(170)이 어레이내의 DRAM 셀의 매립형 플레이트를 접속시키기 위해 제공된다. 매립형 웰 상부에 p-웰(173)이 위치한다. p-웰은 수직 방향으로의 누설을 감소시킨다.
또한 DRAM 셀은 트랜지스터(110)를 포함한다. 트랜지스터는 게이트(112)와 n-형 도펀트를 포함하는 확산 영역(113, 114)을 가진다. 확산 영역은 소스와 드레인이라 불린다. 소스와 드레인을 지정하는 것은 트랜지스터의 동작에 의존한다. 트랜지스터를 커패시터에 접속시키는 것은 확산 영역(125)을 통해 달성되고 "노드 확산부(node diffusion)"이라 불린다. 또한 "워드라인"이라 불리는 게이트 스택(stack)은 전형적으로 폴리(366)층과 질화물층(368)을 포함한다. 선택적으로, 워드라인 저항을 감소시키기 위하여 폴리층 상부에 위치하는 층(357)은 몰리부덴(MoSix), 탄탈(TaSix), 텅스텐(WSix), 티타늄(TiSix) 또는 코발트(CoSix)와 같은 규화물을 포함하는 폴리사이드(polycide)층이다. 일실시예에서, 폴리사이드층은 폴리 상부에 WSix를 포함한다. 질화물 라이너(liner)(369)가 게이트 스택과 기판을 덮는다. 질화물층(368)과 질화물 라이너는 다음 공정에 대해 에칭 또는 연마 정지층과 같은 역할을 한다.
낮은 트렌치 절연물(Shallow Trench Isolation : STI)(180)이 DRAM 셀을 다른 셀 또는 소자로부터 절연시키기 위해 제공된다. 도시된 바와 같이, 워드라인(120)이 트렌치 상부에 형성되고 STI에 의해 그로부터 절연된다. 워드라인(120)은 "패싱(passing) 워드라인"이라 불린다. 이러한 구성은 폴딩된(folded) 비트라인 구조라 불린다.
레벨간 유전체층(189)이 워드라인 상부에 형성된다. 비트라인인 도전체층은 레벨간 유전체층 상부에 형성된다. 비트라인 접촉 개구부(186)가 소스(113)를 비트라인(190)에 접속시키기 위해 레벨간 유전체층내에 제공된다.
이러한 다수의 셀이 어레이내에 구성된다. 셀의 어레이는 워드라인과 비트라인에 의해 상호 접속된다. 셀로의 액세스는 셀의 해당 워드라인과 비트라인을 활성화시킴으로써 가능하다.
도 3a 내지 도 3e는 트렌치 커패시터 어레이를 형성하는 공정을 도시한다. 도 3a를 참조하면, 내부에 트렌치 커패시터가 형성된 기판(301)이 제공된다. 기판은 예를 들면, 실리콘 웨이퍼이다. 갈륨 비소, 게르마늄, 절연체상의 실리콘(Silicon On Insulator : SOI) 또는 다른 반도체 재료를 포함하는 다른 반도체 기판이 또한 사용가능하다. 기판은 예를 들면, 원하는 전기 특성을 얻기 위해 미리-설정된 도전성 도펀트로 저도핑 또는 고도핑된다.
패드 스택층(310)이 기판 표면상에 형성된다. 패드 스택은 예를 들면, 기판 표면상에 형성된 패드 산화물층(312)을 포함한다. 패드 산화물은 예를 들면, 열적 산화(thermal oxidation)에 의해 형성된다. 패드 산화물은 응력을 감소시키고 패드 에칭 정지층과 기판 사이의 접착력을 강화하기에 충분한 두께를 가진다.
패드 산화물 상부에 패드 에칭 정지층(314)이 제공된다. 패드 에칭 정지층은 트렌치를 충진하는데 사용된 재료에 대한 충분한 선택도를 가져야만 한다. 일실시예에서, 실리콘 질화물(Si3N4)이 트렌치를 충진하는데 사용된 재료에 대해 비교적 낮은 에칭률을 가지기 때문에 패드 에칭 정지층은 실리콘 질화물을 포함한다. 전형적으로, 폴리와 에칭 정지층 사이의 에칭 선택도는 대략 60 : 1이다. 연마에 대해서는, 선택도가 대략 300 : 1이다. 질화물층은 예를 들면, 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition : LPCVD)에 의해 형성된다. 질화물층을 에칭하기 위한 다른 기술 또한 사용 가능하다. 전형적으로, 패드 질화물층은 대략 200㎚이다.
패드 질화물 상부에 하드 에칭 마스크층(316)이 형성된다. 하드 에칭 마스크는 깊은 트렌치 형성동안 RIE의 이온 가격(bombardment)을 견디기에 충분한 밀도 또는 경도를 가진 재료를 포함한다. 하드 마스크의 두께는 깊은 트렌치 에칭이 질화물을 노출시키기는 것을 방지하기에 충분해야만 한다. 게다가, 에칭 마스크는 패드 에칭 정지층보다 더 높은 습식 에칭률을 가져야만 한다. 전형적으로, 선택도는 대략 80보다 크다. 일실시예에서, 제 1 하드 마스크층은 TEOS와 같은 도핑되지 않은 규화물 유리를 포함한다. 붕소 도핑된 규화물 유리(Boron doped Silicate Glass : BSG) 또는 유동성 산화물과 같은 다른 하드 마스크 재료 또한 사용 가능하다.
본 발명에 따르면, 마스크층은 패드 스택상에 증착된다. 마스크층은 내부에 깊은 트렌치가 형성될 기판의 어레이 영역을 덮는 블록(320)을 형성하도록 패터닝된다. 블록은 어레이 영역내의 패드 스택이 에칭되는 것을 방지하기 위한 에칭 마스크와 같은 역할을 한다. 일실시예에서, 마스크층은 레지스트 재료를 포함한다. 레지스트는 노출 소스와 원하는 패턴이 있는 마스크에 의해 선택적으로 노출됨으로써 패터닝된다. 다음으로 레지스트는 포지티브 레지스트가 사용되었느냐 또는 네가티브 레지스트가 사용되었느냐에 따라 노출된 부분 또는 노출되지 않은 부분을 제거하도록 현상되어(developed) 블록 마스크(320)를 형성한다.
도 3b를 참조하면, 블록 마스크에 의해 보호되지 않은 영역내의 마스크층이 부분적으로 제거된다. 마스크층의 제거는 RIE에 의해 이루어진다. 다른 에칭 기술 또한 사용 가능하다. 보호되지 않은 영역은 기판의 필드 영역이다. 일실시예에서, 에칭의 깊이는 어레이 영역과 필드 영역 사이의 다른 에칭률의 결과로 DT 에칭 이후 두 영역 사이의 마스크층의 높이 차와 실질적으로 동일하다. 전형적으로, 에칭의 깊이는 대략 8㎚이다. 물론, 필드 에칭의 실제 깊이는 필드 영역과 어레이 영역 사이의 마스크층의 부식률의 차에 따라 변한다. 블록 마스크는 마스크층의 부분적 필드 에칭 이후에 제거된다.
도 3c를 참조하면, 패드 스택이 통상적인 리소그래피(lithography) 기술을 사용하여 패터닝된다. 이러한 기술은 패드 스택 상부에 포토레지스트층을 증착하는 단계와 노출 소스와 마스크를 가지고 상기 층을 선택적으로 에칭하는 단계를 포함한다. 포지티브 레지스트가 사용되었느냐 또는 네가티브 레지스트가 사용되었느냐에 따라, 레지스트층의 노출된 부분 또는 노출되지 않은 부분이 현상시 제거되어 패드 스택을 보호되지 않은 상태로 남겨둔다. 보호되지 않은 영역은 트렌치가 형성될 영역과 일치한다.
반응성 이온 에칭(RIE)과 같은 에칭이 레지스트에 의해 보호되지 않은 영역내의 패드 스택내에 개구부를 형성한다. 개구부는 기판 하부를 노출시킨다. 다음으로 RIE가 기판을 에칭하여 DT를 형성한다. RIE가 어레이 영역내의 패드 마스크를 부식한다. 필드 영역내의 패드 마스크가 어레이 영역내의 마스크층의 과도한 부식을 마스킹하도록 부분적으로 에칭되기 때문에, 필드 영역과 어레이 영역내의 패드 마스크의 최상부 표면은 실질적으로 DT 이후에 동일-평면(co-planar)이 된다.
도시된 바와 같이, 비교적 낮은 높이의 마스크층의 귀모양 부분(360)이 어레이 에지부에서 패드 마스크 상부로 돌출한다. 이러한 형상(feature)의 폭은 필드 에칭 블로킹 마스크의 실제 모양에 의존한다.
선택적으로, 트렌치의 하부를 감싸는 확산 영역이 형성되고, 매립형 플레이트로써 역할을 한다. 매립형 플레이트의 형성은 기판 내부로 확산할 수 있는 도펀트를 가진 소스를 제공하는 것과 같은 여러 공지된 기술에 의해 수행할 수 있다. 다음으로 커패시터의 노드 유전체가 트렌치내에 형성된다.
도 3d를 참조하면, 폴리(370)가 증착되어 트렌치를 충진한다. 트렌치의 완벽한 충진을 위하여, 폴리는 트렌치를 과도하게 충진하고 결과적으로 기판 표면을 덮는 잉여 폴리(excess poly)가 존재하게 된다. 폴리가 컨포멀(conformal)하기 때문에, 귀모양 부분(375)이 하부에 위치하는 마스크층상의 귀모양 부분(360)의 결과로 폴리층 표면상에 형성된다. 귀모양 부분(360)이 비교적 낮은 높이를 가지기 때문에, 귀모양 부분(375) 또한 비교적 낮은 높이를 가진다.
도 3e를 참조하면, 잉여 폴리는 예를 들면, CMP에 의해 연마된다. CMP는 마스크층에 대해 선택적이어서, 폴리를 제거하고 정지층으로서 마스크를 사용한다. 필드-어레이 토포그래피가 부분적인 필드 에칭덕분에 방지되기 때문에, CMP는 어레이 에지부에 여분을 남김없이 폴리를 제거할 수 있다.
도 3f에서, 마스크층이 예를 들면, 습식 에칭에 의해 제거된다. 습식 에칭은 질화물과 폴리에 대해 선택적이다. 습식 에칭은 질화물층 표면 상부에 돌출하는 폴리 귀모양 부분(380)을 야기한다. 이전의 CMP 공정에서 여분의 폴리를 남기는 것이 방지되었기 때문에, 폴리층의 높이는 어레이 영역에 걸쳐 실질적으로 동일하다. 이는 터치 업 CMP 공정의 필요성을 바람직하게 제거한다. 폴리의 귀모양 부분은 칼라를 형성하기 위하여 트렌치내 폴리를 리세스(recess)하는데 사용된 이방성 에칭에 의해 제거된다. 이와 같이, 도 1d에서 도시된 것과 같이 패드 질화물의 부식이 방지되어, 개선된 수율을 가져온다.
이러한 점 때문에, RIE와 같은 에칭이 트렌치내 폴리를 리세스하여 내부에 유전체 칼라를 형성하도록 수행된다. 칼라 형성 이후에, DRAM의 남아있는 부분이 IEDM 93-627의 네스빗(Nesbit)등의 자체-정렬 매립형 스트랩(BEST)을 가진 0.6㎛ 2 256Mb 트렌치 DRAM 셀에 개시된 바와 같은 통상적인 기술을 사용하여 제조되고, 이는 이미 참조를 위해 인용되었다. 이는 예를 들면, 트렌치를 충진하는 단계, 매립형 스트랩을 형성하는 단계, STI 형성을 위한 절연 영역을 한정하는 단계, 게이트 스택을 포함하는 여러 층을 증착하고 워드라인인 게이트 도전체를 형성하도록 이러한 층을 패터닝하는 단계, 레벨간 유전체층을 증착하는 단계, 접촉 개구부를 형성하는 단계 및 비트라인을 형성하는 단계를 포함한다.
이상에서 본 발명이 여러 실시예를 통해 도시되고 설명되었지만, 당업자라면 본 발명의 범위에 속하는 여러 변형이 가능하다는 것을 알 수 있을 것이다. 본 발명의 범위는 이상의 설명에 의해서가 아니라 이하의 첨부된 청구항에 의해 결정되며, 이는 모든 가능한 동등물을 포함한다.
본 발명에 따르면, DT를 에칭하는데 사용되는 개선된 패드 스택이 제공된다.
도 1a 내지 도 1d는 깊은 트렌치를 형성하기 위한 통상적인 공정을 도시한다.
도 2는 트렌치 커패시터 DRAM 셀을 도시한다.
도 3a 내지 도 3f는 본 발명의 일실시예에 따라 깊은 트렌치를 형성하기 위한 공정을 도시한다.
*도면의 주요부분에 대한 부호의 설명*
301 : 기판 310 : 패드 스택
312 : 패드 산화물 314 : 패드 연마 정지층
316 : 에칭 마스크 320 : 블록
Claims (1)
- 집적 회로 제조에서의 과도한 부식을 감소시키는 방법으로서,패드 스택(pad stack)이 상부에 형성된 기판을 제공하는 단계로서, 상기 패드 스택은 연마 정지(polish stop)층 상부에 하드 마스크(hard mask)를 가지며, 상기 기판은 트렌치 커패시터(trench capacitor)들의 어레이(array)가 형성될 제 1 영역과 상기 제 1 영역 외부에 있는 제 2 영역을 가지는 단계;상기 제 1 영역을 보호하기 위해 블록(block) 마스크를 형성하는 단계;상기 제 2 영역내의 상기 하드 마스크를 부분적으로 에칭하는 단계로서, 상기 제 1 영역은 상기 블록 마스크에 의해 보호되는 단계;상기 블록 마스크를 제거하는 단계;깊은 트렌치(deep trench)들의 어레이가 형성될 상기 제 1 영역내의 상기 기판의 일부를 노출시키기 위해 상기 패드 스택을 패터닝(patterning)하는 단계;상기 깊은 트렌치들을 형성하기 위해 상기 기판을 에칭하는 단계로서, 상기 에칭은 상기 제 2 영역에서보다 더 큰 부식률로 상기 제 1 영역내의 상기 하드 마스크층을 부식시켜, 상기 제 2 영역내의 상기 하드 마스크층의 부분적인 에칭의 결과로써 상기 하드 마스크층이 상기 제 1 영역과 상기 제 2 영역에서 실질적으로 평탄한 표면을 가지도록 하는 에칭 단계;상기 트렌치 커패시터의 저장 노드(storage node)를 형성하기 위해 소정의 재료로써 상기 트렌치를 충진하는 단계; 및상기 잉여 재료를 제거하여 상기 하드 마스크층을 노출시키도록 연마하는 단계를 포함하는 과도한 부식 감소 방법.
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