DE69809012T2 - Reduktion der Erosion von Maskenschichten - Google Patents

Reduktion der Erosion von Maskenschichten Download PDF

Info

Publication number
DE69809012T2
DE69809012T2 DE69809012T DE69809012T DE69809012T2 DE 69809012 T2 DE69809012 T2 DE 69809012T2 DE 69809012 T DE69809012 T DE 69809012T DE 69809012 T DE69809012 T DE 69809012T DE 69809012 T2 DE69809012 T2 DE 69809012T2
Authority
DE
Germany
Prior art keywords
layer
etching
hard mask
substrate
substructure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69809012T
Other languages
English (en)
Other versions
DE69809012D1 (de
Inventor
Robert Ploessl
Bertrand Flienter
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Application granted granted Critical
Publication of DE69809012D1 publication Critical patent/DE69809012D1/de
Publication of DE69809012T2 publication Critical patent/DE69809012T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Formation Of Insulating Films (AREA)

Description

  • Bereich der Erfindung
  • Die Erfindung betrifft allgemein die Halbleiterherstellung und insbesondere die Verringerung des Abtrags der Unterbauschicht (engl.: reduction of pad film erosion).
  • Hintergrund der Erfindung
  • Bei der Herstellung von integrierten Schaltkreisen (integrated circuits = ICs) oder Chips werden Strukturen durch Ätzen des Siliziumsubstrats erzeugt. Diesen Strukturen werden verwendet, um Bauelemente zu realisieren. Ein tiefer Graben (deep trench = DT) dient beispielsweise als Grabenkondensator einer Speicherzelle. Im Verlauf der Herstellung einer integrierten Schaltung (IC) oder eines Chips für einen Wahlzugriffsspeichers (Random Access Memory = RAM) wird üblicherweise eine Anordnung von tiefen Gräben in einem Arraybereich in das Substrat geätzt. Aus diesen Gräben werden dann Grabenkondensatoren gebildet. Solche Grabenkondensatoren werden dazu verwendet, eine Anordnung von Speicherzellen zu erzeugen, die miteinänder verbunden sind, um einen Speicher-IC zu bilden.
  • Die 1a-1d zeigen einen Prozessabschnitt für die Herstellung des Grabenkondensator-Arrays. Wie in 1a dargestellt ist, wird ein herkömmlicher Unterbau-Schichtstapel (engl.: pad stack) 110 auf der Oberfläche eines Substrats gebildet. Der Unterbau-Schichtstapel enthält beispielsweise aufenander folgende Schichten aus einem Unterbau-Oxid 112, einem Unterbau-Nitrid 114 und einer Unterbau-Hartmaske 116, wie beispielsweise TEOS. Auf den Unterbau-Schichtstapel wird eine Fotolackschicht (nicht dargestellt) abgeschieden und strukturiert, um Gebiete im Array-Bereich des Unterbau-Schichtstapels, wo die DTs hergestellt werden sollen, selektiv freizulegen. Das Substrat wird dann mittels einer reäktiven Ionenätzung (reactive ion etching = RIE) geätzt.
  • Die RIE trägt die Unterbau-TEOS-Schicht in dem Array-Bereich 135 im Vergleich zu dem Nicht-Array-Feldbereich 130 in stärkerem Maße ab, wodurch eine Topografie entsteht. Dies bedeu- tet, zwischen dem Feld- und dem Arraybereich (engl.: field and array area) existiert eine große Höhenabstufung. Anschließend, nach wenigstens der Bildung eines dielektrischen Knotens (engl.: dielectric node), wird der Gräben beispiels- weise mit stark dotiertem Polysilizium (Poly) gefüllt. Durch die Konformität des Poly wird die während der RIE erzeugte Topografie auch auf die Poly-Schicht übertragen.
  • In 1b wird ein chemisch-mechanisches Polieren (chemical mechanical polishing = CMP) zum Erzeugen einer ebenen Oberfläche durchgeführt. Durch die Unempfindlichkeit der CMP gegenüber der Hartmaskenschicht wird das Poly entfernt, ohne dass es zu einem wesentlichen Abtrag des TEOS-Unterbaus kommt. Wie man sieht, trägt die CMP das Poly im Array-Gebiet ab wodurch in diesem eine Vertiefung entsteht. Man bezeich- net dies als Durchbiegen (engl.: dishing). Wegen der vorhandenen großen Stufe, verbleiben nach der CMP Polyreste an den Kanten 160 des Arrays. Nach dem Abziehen der TEOS-Unterbauschicht stehen, wie in 1c dargestellt, in den DTs über der Nitrid-Unterbauschicht Poly-"Ohren" 165 ab. Da wegen der Topografie die Poly-Rückstände während der vorhergehenden CMP an den Kanten verbleiben, ist die Höhe der Ohren an der Array-Kante größer als jene in Mittel- oder Plateauteil 162. Die Höhe an der Kante kann > 250 nm sein und das Plateau kann sich von 0 bis 150 nm erheben. Zum Entfernen der Polyohren ist eine Nachbesserung mit der CMP erforderlich. Diese Nachbesserung mit der CMP verursacht jedoch, wie aus 1d ersichtlich, einen Abtrag der Nitrid-Unterbauschicht im Arraybereich. Weiterhin ist der Abtrag der Nitrid-Unterbauschicht an der Kante ausgeprägter als im Plateauteil des Arraybereichs. Ein solcher Abtrag ist nachteilig, da er unterschiedliche Gate-Schwellenspannungen verursacht und den Widerstand der vergrabenen Brücke (engl.: buried strap) erhöht, wodurch die Fertigungsausbeute nachteilig beeinflusst wird.
  • Wie aus der vorstehenden Erörterung ersichtlich ist, ist fair das Ätzen von DTs die Bereitstellung eines verbesserten Unterbau-Schichtstapels wünschenswert.
  • Zusammenfassung der Erfindung
  • Die Erfindung betrifft die Herstellung von integrierten Schaltkreisen. Insbesondere stellt die Erfindung ein verbes- sertes Verfahren zum Herstellen von tiefen Gräben zur Verfügung. Bei einer Ausführungsform wird während eines Ätzvor- gangs zum Schutz des Arraybereichs beim Abtragen von Teilen der Hartmaske eine Blockmaske verwendet. Die Tiefe der Feldätzung ist etwa ungefähr gleich der Materialmenge, die im Arraybereich durch reaktive Ionenätzung, welche die tiefen Gräben ausbildet, abgetragen wird. Als Ergebnis besitzt die Hartmaske nach der Herstellung der tiefen Gräben sowohl in den Array- als auch in den Feldbereichen ungefähr die gleiche Höhe .
  • Beschreibung der Zeichnungen
  • Die 1a-1d zeigen einen herkömmlichen Herstellungsprozess für tiefe Gräben;
  • 2 zeigt eine Grabenkondensator-DRAM-Zelle; und die
  • 3a-f zeigen einen Prozess zur Herstellung tiefer Grä- ben gemäß einer Ausführung der Erfindung.
  • Ausführliche Beschreibung der Erfindung
  • Die Erfindung betrifft die Herstellung von ICs. Üblicherweise wird eine Vielzahl von ICs parallel auf einem Halbleiter-Substrat, wie einem Silizium-Wafer, hergestellt. Andere Arten von Halbleiter-Wafern können ebenso verwendet werden. Nach der Fertigung der ICs wird der Wafer geschnitten, wodurch dieser in die einzelnen Chips unterteilt wird. Die ICs werden dann in Gehäuse verpackt und beispielsweise in Kundenprodukten (engl.: consumer products) integriert. Solche Kundenprodukte umfassen beispielsweise Personal-Computer, drahtlose Telefone und andere elektronische Produkte.
  • Zum Zweck der Beschreibung wird die Erfindung im Zusammenhang mit der Herstellung eines Teils eines Chips beschrieben. Ins- besondere wird die Erfindung im Zusammenhang mit der Herstellung von Grabenkondensatoren beschrieben, die in Speicherzellen, wie DRAM-Zellen, Verwendung finden. Die Erfindung ist jedoch grundsätzlich bei der Herstellung von ICs, einschließlich Wahlzugriffsspeicher (Random Access Memory = RAM), dynamische RAMs (DRAMs), synchrone DRAMs (SDRAMs) und statische RAMs (SRAMs), anwendbar. Andere ICs beinhalten logische Bauteile, wie programmierbare Logikanordnungen (engl.: logic arrays), Kundenspezifische ICs (ASICs) und zusammengefasste logische DRAMs (engl.: merged log c-DRAMs) (embedded DRAMs).
  • In 2 ist eine Grabenkondensator DRAM-Zelle dargestellt. Eine solche DRAM-Zelle ist z. B. in Nesbit et al., A 0.6 μm2 256 Mb Trench DRAM Cell With Self-Aligned Buried Strap (BEST), IEDM 93-627 beschrieben. Wie dargestellt, umfasst die DRAM-Zelle einen in einem Substrat 101 ausgebildeten Grabenkondensator 160. Der Graben ist üblicherweise mit Polysilizium (Po-ly) 161, das stark mit einem n-Dotierstoff dotiert ist, ge- füllt. Das Poly dient als eine Platte des Kondensators und wird als "Speicherknoten" (engt.: storage node) bezeichnet. Eine vergrabene Platte, dotiert mit n-Dotierstoff, umgibt den unteren Teil des Grabens. Im oberen Teil des Grabens befindet sich ein Kragen 168 zum Reduzieren parasitärer Lecks. Ein Knotendielektrikum 163 trennt die zwei Platten des Kondensa- tors. Eine vergrabene Wanne 170 mit n-Dotierstoff verbindet die vergrabenen Platten der DRAM-Zellen im Array. Über der vergrabenen Wanne befindet sich eine p-Wanne 173. Die p-Wanne dient zur Reduzierung vertikaler Entladung.
  • Die DRAM-Zelle umfasst auch einen Transistor. Der Transistor umfasst ein Gate und Diffusionsbereiche 113 und 114 mit n-Dotierstoff. Die Diffusionsbereiche werden als Source und Drain bezeichnet. Die Zuordnung zu Source und Drain hängt vom Betrieb des Transistors ab. Die Verbindung des Transistors zu dem Kondensator wird über einen Diffusionsbereich 125, der als "Knoten-Diffusion" bezeichnet wird, erreicht. Der Gate-Schichtstapel (engt.: gate stack), der auch als "Wortleitung" bezeichnet wird, umfasst üblicherweise Poly- und Nitrid-Schichten. Alternativ ist die Schicht eine Polyzid-Schicht (engl.; polycide layer), die Silizide wie Silzide mit Molybdän (MoSix), Tantal (TiSix) Wolfram. (WSix) , Titan (TiSix) oder Kobalt (CoSix) über einer Schicht aus Poly zum Verringern des Widerstands der Wortleitung enthält.
  • Bei einer Ausführungsform enthält die Polyzid-Schicht WSix über einem Poly. Eine Nitrid-Abtrennung bedeckt, den Gate-Schichtstapel und das Substrat. Die Nitrid-Schicht und die Nitrid-Abtrennung dienen als Ätz- oder Polierstopschicht für nachfolgende Prozesse.
  • Zum Isolieren der DRAM-Zelle gegen andere Zellen oder Elemente dient eine flache Grabenisolierung (Shallow Trench Isolation = STI) 180. Wie dargestellt, ist eine Wortleitung über dem Graben ausgebildet und gegen diesen mit Hilfe der STI isoliert. Die Wortleitung wird als "vorbeiführende Wortleitung" (engl.: passing word live) bezeichnet. Eine solche Anordnung wird als Architektur mit gefalteter Bitleitung bezeichnet.
  • Eine Zwischenschicht-Dielektrikumsschicht 189 ist über den Wortleitungen ausgebildet. Eine leitende Schicht, die eine Bitleitung darstellt, befindet sich über der Zwischenschicht-Dielektrikumsschicht. Eine Bitleitungs-Kontaktöffnung 186 ist in der Zwischenschicht-Dielektrikumsschicht vorgesehen zum Anschließen des Source 113 an die Bitleitung 190.
  • Eine Vielzahl solcher Zellen ist in einem Array angeordnet. Die Zellen des Arrays sind untereinander durch Wort- und Bit-leitungen verbunden. Der Zugriff auf eine Zelle wird erreicht durch Aktivieren der zu der Zelle gehörenden Wort- und Bitleitung Die 3a-e zeigen den Herstellungsprozess für ein Array von Grabenkondensatoren. Gemäß 3a wird ein Substrat 301 bereitgestellt, in welchem die Grabenkondensatoren hergestellt werden sollen. Das Substrat ist beispielsweise ein Silizium-Wafer. Andere Halbleitersubstrate, wie Galliumarsenid, Germanium, Silizium auf einem Isolator (SOI), oder andere Halbleiter-Materialien, können ebenso verwendet werden. Das Substrat kann beispielsweise zum Erreichen der gewünschten elektrischen Eigenschaften schwach oder stark mit Dotierstoffen einer vorbestimmten Leitfähigkeit dotiert sein.
  • Ein Unterbau-Schichtstapel (engl.: pad stark layer) 310 ist auf der Oberfläche des Substrats gebildet. Der Unterbau-Schichtstapel umfasst beispielsweise eine auf der Oberfläche des Substrates ausgebildete Unterbauoxidschicht 312. Das Unterbauoxid ist beispielsweise mittels thermischer Oxidation gebildet. Das Unterbauoxid ist ausreichend dick, um die zwischen der Unterbauätzstopschicht und dem Substrat vorhandene Belastung zu reduzieren und die Anhaftung zu verbessern.
  • Über dem Unterbauoxid befindet sich eine Unterbauätzstopschicht 314. Die Unterbauätzstopschicht sollte gegenüber dem Material, mit dem die Gräben gefüllt werden, ausreichend selektiv sein. Bei einer Ausführungsform umfasst die Unterbauätzstopschicht Siliziumnitrid (Si3N4) wegen dessen relativ niedriger Ätzrate gegenüber Polysilizium, mit dem die Gräben gefüllt werden. Üblicherweise beträgt die Ätz-Selektivität zwischen dem Poly und Ätzstopschichten ungefähr 60 : 1. Für das Polieren ist die Selektivität ungefähr 300 : 1. Die Nitridschicht wird beispielsweise durch chemische Dampfabscheidung bei niedrigem Druck (Low Pressure Chemical Vapor Deposition = LPCVD) gebildet. Andere-Verfahren zur Ablagerung der Nitrid- Schicht können ebenfalls verwendet werden. Die Unterbaunitridschicht ist üblicherweise ungefähr 200 nm dick.
  • Über dem Unterbaunitrid ist eine harte Ätzmaskenschicht 316 ausgebildet. Die harte Ätzmaskenschicht besteht aus einem Material, das ausreichend dicht oder hart ist, um dem Ionenbeschuss des RIE während der Ausbildung der tiefen Gräben zu widerstehen. Die Dicke der Hartmaskenschicht sollte ausreichend sein, um ein Freilegen der Nitridschicht bei der Ätzung der tiefen Gräben zu verhindern. Weiterhin sollte die Ätzmaske eine größere Nassätzrate als die Unterbauätzstopschicht besitzen. Die Selektivität ist üblicherweise größer als ungefähr 80. Bei einer Ausführungsform besteht die erste Hartmaskenschicht aus undotiertem Silikatglas wie TEOS. Andere Hartmaskenmaterialien, wie mit Boron dotiertes Silikatglas (BSG) oder flüssige Oxide, können ebenfalls verwendet werden.
  • Gemäß der Erfindung wird eine Maskenschicht auf den Unterbauschichtstapel aufgebracht. Die Maskenschicht wird strukturiert, um einen Block zu erzeugen, der einen Arraybereich, in dem tiefe Gräben ausgebildet werden sollen, abdeckt. Der Block dient als Ätzmaske zum Schutz des Unterbauschichtstapels im Arraybereich vor einer Ätzung. Bei einer Ausführungsform besteht die Maskenschicht aus einem widerstandsfähigen Lack (engl: resist). Dieser wird strukturiert durch selektives Aussetzen des Lacks einer Bestrahlungsquelle und durch eine Maske, welche die gewünschte Struktur enthält. Der Lack wird dann zum Abtrag der der Bestrahlungsquelle ausgesetzten oder nicht ausgesetzten Bereiche, was davon abhängt ob ein positiver oder ein negativer Lack verwendet wird, entwickelt, woraus die Ausbildung der Blockmaske 320 resultiert.
  • Gemäß 3b wird die Maskenschicht 316 in Bereichen ohne Schutz durch die Blockmaske teilweise entfernt. Das Entfernen der Maskenschicht kann durch eine RIE erreicht werden. Andere Ätztechniken können ebenfalls verwendet werden. Die ungeschützten Bereiche repräsentieren Feldbereiche auf dem Substrat. Als Ergebnis der unterschiedlichen Abtragraten ist bei einer Ausführungsform die Tiefe der Ätzung im Wesentlichen ungefähr gleich dem Höhenunterschied der Maskenschichten zwischen Array- und Feldbereichen nach der DT-Ätzung. Die Tiefe der Ätzung beträgt üblicherweise ungefähr 8 nm. Natürlich kann, abhängig vom Unterschied der Abtragsrate der Maskenschicht in Feld- und Arraybereichen, die tatsächliche Tiefe der Feldätzung variieren. Die Blockmaske wird nach der teilweisen Feldätzung der Maskenschicht entfernt.
  • Gemäß 3c wird der Unterbauschichtstapel unter Verwendung eine herkömmlichen Lithografie-Technik strukturiert. Eine solche Technik beinhaltet das Aufbringen einer Fotolackschicht über dem Unterbau-Schichtstapel und ein selektives Belichten mit einer Belichtungsquelle und einer Maske. Abhängig davon, ob eine positive oder negative Fotolackschicht benutzt wird, werden entweder die belichteten oder unbelichteten Teile der Fotolackschicht während der Entwicklung entfernt, wodurch ungeschützte Bereiche des Unterbauschichtstapels zurückbleiben. Die ungeschützten Bereiche entsprechen Gebieten; in den Gräben ausgebildet werden sollen.
  • Zur Herstellung von Öffnungen, in Bereichen des Unterbau-Schichtstapels, die durch den Lack umgeschützt sind, wird eine Ätzung, wie beispielsweise eine Reaktive Ionenätzung (RIE), durchgeführt. Die Öffnungen legen das darunter liegende Substrat frei. Zum Herstellen der Gräben wird das Substrat dann durch eine RIE geätzt. Die RIE trägt die Unterbau- Schichtmaske im Array-Bereich ab. Da zum Ausgleich des übermäßigen Abtrags der Maskenschicht im Array-Gebiet, die Unterbau-Maske im Feldbereich teilweise geätzt wurde, sind nach der Grabenätzung die oben liegenden Flächen der Unterbau-Maske in den Feld- und in den Arraybereichen im Wesentlichen koplanar.
  • Wie dargestellt, erheben sich relativ niedrige Ohren 360 der Maskenschicht an der Arraykante über die Unterbau-Maske. Die Breite dieser Strukturen hängt von der jeweiligen Form der Feldätz-Blockmaske ab.
  • Optional werden den unteren Teil der Gräben umgebende Diffusionsbereiche ausgebildet, die als vergrabene Platten dienen. Ein Bilden der vergrabenen Platten wird durch eine der zahlreich bekannten Techniken, wie beispielsweise Bereitstellen einer Quelle, aus der Dotierstoffe in das Substrat diffundieren, erreicht. Das Knotendielektrikum der Kondensatoren wird danach in den Gräben gebildet.
  • Gemäß 3d wird zum Füllen der Gräben Poly abgeschieden. Um ein vollständiges Füllen der Gräben sicherzustellen, werden diese mit Poly überfüllt, wodurch sich überstehendes Poly bildet, das die Oberfläche des Substrats bedeckt. Da das Poly konform ist, sind, wegen der unten auf der Maskenschicht vorhandenen Ohren 360, die Ohren 375 auf der Oberfläche der Poly-Schicht vorhanden. Die Ohren 375 sind, wegen der relativ niedrigen Höhe der Ohren 360, ebenfalls relativ niedrig.
  • Gemäß 3e wird das überstehende Poly beispielsweise mit Hilfe eines CMP wegpoliert. Die CMP ist selektiv bezüglich der Maskenschicht, entfernt das Poly und nutzt die Maskenschicht als Stopschicht. Da wegen der teilweisen Feldätzung die Feldarray-Topografie vermieden wird, ist der CMP-Schritt in der Lage, das Poly rückstandsfrei an der Kante des Arrays zu entfernen.
  • In 3f ist die Maskenschicht, beispielsweise mit Hilfe einer Nassätzung, entfernt. Die Nassätzung ist selektiv bezüglich Nitrid und Poly. Die Nassätzung führt zu Poly-Ohren 380, die über die Oberfläche der Nitridschicht hinausragen. Da der vorhergehende CMP-Prozess das Zurücklassen von Polyrückständen vermeidet, sind die Höhen der Polyschichten in allen Array-Bereichen im Wesentlichen gleich. Als Vorteil entfällt dadurch eine Nachbesserung mit einem CMP-Prozess. Mit Hilfe einer anisotropen Ätzung, die das Poly zum Ausbilden des Kragens in den Gräben entfernt, werden die Poly-Ohren 380 entfernt. Somit wird ein Abtrag des Unterbau-Nitrid, wie in Zeichnung 1d gezeigt, vermieden, was die Ausbeute der Fertigung erhöht.
  • Nun wird mittels einer Ätzung, wie beispielsweise einer RIE, das Poly in den Gräben zur Herstellung eines dielektrischen Kragens, entfernt. Nach der Ausbildung des Kragens erfolgt die weitere Herstellung des DRAM unter Anwendung herkömmlicher Technik, wie jene beschrieben in Nesbit et al., A 0.6 μm2 256 Mb Trench DRAM Cell With Self-Aligned Buried Strap (BEST), IEDM 93-627. Dies umfasst beispielsweise das Füllen der Gräben, die Ausbildung vergrabener Brücken, die Festlegung von Isolierbereichen zum Bilden der STIs, die Abseheidung der verschiedenen, den Gate-Schichtstapel bildenden Schichten und das Strukturieren dieser Schichten zum Bilden der Gate-Leiter welche die Bitleitungen darstellen, das Abscheiden einer Zwischenschicht-Dielektrikumsschicht, das Herstellen von Kontaktöffnungen und, die Herstellung von Bitleitungen.

Claims (1)

  1. Verfahren zum Reduzieren eines übermäßigen Abtrags bei der Herstellung einer integrierten Schaltung, das umfasst: Bereitstellen eines Substrats mit einem darauf gebildeten Unterbau-Schichtstapel (310), wobei der Unterbau-Schichtstapel eine Hartmaskenschieht (360) oberhalb einer Ätzstoppschicht (314) aufweist, wobei das Substrat einen ersten Bereich, in dem eine Anordnung mit Grabenkondensatoren hergestellt werden soll, und einen zweiten Bereich außerhalb des ersten Bereiches aufweist; Herstellen einer Blockmaske (320), um den ersten Bereich zu schützen; teilweises Ätzen der Hartmaskenschicht (316) in dem zweiten Bereich, wobei der erste Bereich durch die Blockmaske während des teilweisen Ätzens geschützt ist; Entfernen der Blockmaske (320); Strukturieren des Unterbau-Schichtstapels (310), um Abschnitte des Substrats in dem ersten Bereich, wo die Anordnung tiefer Gräben hergestellt werden soll, freizulegen; Ätzen des Sübstrats, um die tiefen Gräben zu erzeugen, wobei das Ätzen eine Dicke der Hartmaskenschicht (316) indem ersten Bereich mit einer größeren Geschwindigkeit als eine Dicke der Härtmaskenschicht (316) in dem zweiten Bereich abträgt, wobei das Ätzen dazu führt, dass die Hartmaskenschicht eine im wesentlichen planare Oberfläche in dem ersten und zweiten Bereich als Ergebnis des teilweisen Ätzens der Hartmaskenschicht in dem zweiten Bereich aufweist; Auffüllen der tiefen Gräben mit einem Material (370), um einen Speicherknoten der Grabenkondensatoren zu bilden; und Polieren, um das überschüssige Material zu entfernen, um die Hartmaskenschicht (316) freizulegen.
DE69809012T 1997-09-30 1998-08-20 Reduktion der Erosion von Maskenschichten Expired - Lifetime DE69809012T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/940,233 US5907771A (en) 1997-09-30 1997-09-30 Reduction of pad erosion
US940233 1997-09-30

Publications (2)

Publication Number Publication Date
DE69809012D1 DE69809012D1 (de) 2002-12-05
DE69809012T2 true DE69809012T2 (de) 2004-02-26

Family

ID=25474462

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69809012T Expired - Lifetime DE69809012T2 (de) 1997-09-30 1998-08-20 Reduktion der Erosion von Maskenschichten

Country Status (7)

Country Link
US (1) US5907771A (de)
EP (1) EP0905749B1 (de)
JP (1) JPH11177064A (de)
KR (1) KR100504262B1 (de)
CN (1) CN1134838C (de)
DE (1) DE69809012T2 (de)
TW (1) TW426949B (de)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6190955B1 (en) * 1998-01-27 2001-02-20 International Business Machines Corporation Fabrication of trench capacitors using disposable hard mask
US6440858B1 (en) * 1998-08-24 2002-08-27 International Business Machines Corporation Multi-layer hard mask for deep trench silicon etch
US6734108B1 (en) * 1999-09-27 2004-05-11 Cypress Semiconductor Corporation Semiconductor structure and method of making contacts in a semiconductor structure
US20060261436A1 (en) * 2005-05-19 2006-11-23 Freescale Semiconductor, Inc. Electronic device including a trench field isolation region and a process for forming the same
US20070249127A1 (en) * 2006-04-24 2007-10-25 Freescale Semiconductor, Inc. Electronic device including a semiconductor layer and a sidewall spacer and a process of forming the same
US7491622B2 (en) * 2006-04-24 2009-02-17 Freescale Semiconductor, Inc. Process of forming an electronic device including a layer formed using an inductively coupled plasma
US7670895B2 (en) 2006-04-24 2010-03-02 Freescale Semiconductor, Inc Process of forming an electronic device including a semiconductor layer and another layer adjacent to an opening within the semiconductor layer
US7528078B2 (en) 2006-05-12 2009-05-05 Freescale Semiconductor, Inc. Process of forming electronic device including a densified nitride layer adjacent to an opening within a semiconductor layer
KR101075490B1 (ko) * 2009-01-30 2011-10-21 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 및 그 제조 방법
KR20140145419A (ko) * 2013-06-13 2014-12-23 삼성전자주식회사 반도체 소자 제조 방법
CN111900168A (zh) * 2016-01-25 2020-11-06 中国科学院微电子研究所 存储单元、存储器件及电子设备

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4939104A (en) * 1984-10-31 1990-07-03 Texas Instruments, Incorporated Method for forming a buried lateral contact
US5118384A (en) * 1990-04-03 1992-06-02 International Business Machines Corporation Reactive ion etching buffer mask
JPH05110017A (ja) * 1991-10-18 1993-04-30 Hitachi Ltd 半導体装置とその製造方法
JP3439493B2 (ja) * 1992-12-01 2003-08-25 沖電気工業株式会社 半導体記憶装置の製造方法
DE19600423C2 (de) * 1996-01-08 2001-07-05 Siemens Ag Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung
US5686345A (en) * 1996-01-30 1997-11-11 International Business Machines Corporation Trench mask for forming deep trenches in a semiconductor substrate, and method of using same
US5776808A (en) * 1996-12-26 1998-07-07 Siemens Aktiengesellschaft Pad stack with a poly SI etch stop for TEOS mask removal with RIE

Also Published As

Publication number Publication date
CN1213171A (zh) 1999-04-07
JPH11177064A (ja) 1999-07-02
EP0905749B1 (de) 2002-10-30
KR100504262B1 (ko) 2005-09-26
EP0905749A2 (de) 1999-03-31
KR19990030229A (ko) 1999-04-26
DE69809012D1 (de) 2002-12-05
EP0905749A3 (de) 2000-01-12
CN1134838C (zh) 2004-01-14
US5907771A (en) 1999-05-25
TW426949B (en) 2001-03-21

Similar Documents

Publication Publication Date Title
DE102004032703B4 (de) Verfahren zum Ausbilden von Isolationsgebieten eines Halbleiterbauelements und Halbleiterbauelemente
DE102005054431B4 (de) Verfahren zum Herstellen eines Flaschengrabens und eines Flaschengrabenkondensators
DE10324491B4 (de) Herstellungsverfahren für Dual-Workfunction-Logikbauelemente in vertikalen DRAM-Prozessen
DE69910293T2 (de) Verfahren mit verbesserter Kontrollierbarkeit einer vergrabenen Schicht
DE19928781C1 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE19746448B4 (de) DRAM-Zelle mit einem vertikalen Kanal, welche auf einer isolierenden Schicht gebildet ist, sowie ein Herstellungsverfahren für diese DRAM-Zelle
DE10209989B4 (de) Verfahren zur Herstellung von DRAM-Grabenkondensatorstrukturen mit kleinen Durchmessern mittels SOI-Technologie
DE10360537B4 (de) Verfahren zum Ausbilden tiefer Isolationsgräben bei der Herstellung integrierter Schaltungen
DE4229363A1 (de) Verfahren zur bildung eines kondensators
DE4239142A1 (de)
EP0744771A1 (de) DRAM-Speicherzelle mit vertikalem Transistor
DE102020008064B4 (de) Tiefe grabenisolationsstruktur und verfahren zu deren herstellung
DE10220542A1 (de) Kompakte Grabenkondensatorspeicherzelle mit Körperkontakt
WO2001020681A1 (de) Grabenkondensator mit kondensatorelektroden und entsprechendes herstellungsverfahren
EP0875937A2 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE69809012T2 (de) Reduktion der Erosion von Maskenschichten
US6124206A (en) Reduced pad erosion
DE102004007242A1 (de) Grabenkondensator mit vergrabener Kontaktbrücke
EP1552561B1 (de) Integrierte schaltungsanordnung mit kondensatoren und mit vorzugsweise planaren transistoren und herstellungsverfahren
DE69836184T2 (de) Zuverlässige Polycid Gatterstappelung mit reduzierten Schichtwiderstand
DE10162905B4 (de) Neuartiges Konsolidierungsverfahren für die Übergangskontaktätzung für DT-basierte DRAM-Bauelemente mit weniger als 150 NM
DE10109564A1 (de) Grabenkondensator und Verfahren zu seiner Herstellung
DE102004012555B4 (de) Verfahren zur Ausbildung einer integrierten Schaltung mit Grabenisolation
EP0925607B1 (de) Verfahren zur herstellung einer dram-zellenanordnung
DE10226569A1 (de) Modifizierter vertikaler Mosfet und Verfahren zu seiner Ausbildung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE

8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE