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Erfindungsgebiet
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Die Erfindung betrifft allgemein
integrierte Schaltungen (ICs) und insbesondere das Steuern der räumlichen
Lage einer vergrabenen Schicht in ICs.
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Allgemeiner
Stand der Technik
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Bei der Halbleiterherstellung werden
isolierende, halbleitende und leitende Schichten auf einem Substrat
abgeschieden und strukturiert, um Bauelementstrukturen wie etwa
Transistoren, Kondensatoren oder Widerstände auszubilden. Diese Bauelementstrukturen
werden dann miteinander verbunden, damit man eine gewünschte elektrische
Funktion erhält,
wodurch ein IC hergestellt wird. Die Herstellung und Strukturierung
der verschiedenen Bauelementschichten werden unter Verwendung herkömmlicher Herstellungstechniken
erzielt, wie etwa beispielsweise Oxidation, Implantation, Abscheiden,
epitaxiales Aufwachsen von Silizium, Lithographie und Ätzen. Diese
Techniken sind beschrieben in S. M. Sze, „VLSI Technology" [VLSI-Technologie], zweite
Auflage, New York, McGraw-Hill, 1988.
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Mit steigender Nachfrage nach schnelleren und
dichteren ICs nimmt die Wichtigkeit zu, die räumliche Lage von vergrabenen
Bauelementschichten steuern zu können.
Beispielsweise wird ein Buried Strap verwendet, um einen Transistor
an einen Kondensator anzukoppeln, damit eine DRAM-Zelle (dynamischer
Direktzugriffsspeicher) entsteht. Der Buried Strap benötigt je
nach Leistungs- und Designspezifikationen eine Mindestdicke.
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Herkömmliche Techniken zum Ausbilden
von Buried Straps beinhalten mindestens drei Ätzprozesse. Bei der ersten Ätzung werden
die polykristalline Füllung (Polysilizium-Füllung) und
der Kragen, der den oberen Teil des Grabenkondensators auskleidet, vertieft.
Bei der zweiten Ätzung
wird der Kragen weiter unter die Poly-Füllung vertieft, um den Boden
der vergrabenen Schicht zu definieren. Polysilizium wird abgeschieden,
um den Graben zu füllen,
und eine dritte Ätzung
wird vorgenommen, um das Polysilizium zu vertiefen, damit die Oberseite
der vergrabenen Schicht definiert wird. Derartige Techniken erzeugen bei
der Buried-Strap-Höhe
große
Variationen von beispielsweise +/–50 nm. Um sicherzustellen,
daß der Buried
Strap mindestens die Buried-Strap-Mindestdicke aufweist, besitzt
der Buried Strap mindestens die Mindestdicke + |Variation|.
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Die Buried-Strap-Dicke hängt von
Designanforderungen ab. In der Regel beträgt die Dicke etwa 100 nm, was
bedeuten würde,
daß bei
einer Variation der Buried-Strap-Dicke
von 100–200
nm die Mindestdicke 150 nm beträgt.
Eine derart große
Variation bei der Buried-Strap-Dicke über den
IC hinweg ist unerwünscht,
da sich dies nachteilig auf die Bauelementleistung auswirkt. Außerdem erfordert
eine derart große
Variation einen dickeren Buried Strap, was den Prozeß erschwert.
Beispielsweise ist es wünschenswert,
daß die
Tiefe der STI (shallow trench isolation = flache Grabenisolation)
so flach wie möglich
ist. Ein dickerer Buried Strap führt
jedoch dazu, daß der
Boden des Buried Strap tiefer unter der Substratoberfläche liegt,
was eine tiefere STI erfordert.
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Aus der obigen Erörterung ergibt sich, daß ein verbesserter
Buried Strap mit geringeren Dickenvariationen erwünscht ist.
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Kurze Darstellung
der Erfindung
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Die Erfindung betrifft eine verbesserte
Ausbildung der vergrabenen Schicht. Die vergrabene Schicht dient
als ein Buried Strap in einem Grabenkondensator. Gemäß einer
Ausführungsform
wird ein Grabenkondensator in einem Substrat mit einem dielektrischen
Kragen bereitgestellt, der den oberen Teil des Grabens auskleidet
und das Substrat und das halbleitende Material, wie etwa dotiertes
Polysilizium, im Graben trennt. Das halbleitende Material wird vertieft,
wodurch effektiv die Oberseite des Buried Strap definiert wird.
Der Kragen wird unter die obere Oberfläche des halbleitenden Materials
vertieft, um ein Vertiefungsgebiet auszubilden, das das halbleitende Material
umgibt. Die untere Oberfläche
des Vertiefungsgebiets definiert den Boden des Buried Strap. Ein
Linermaterial wird abgeschieden, um das vertiefte Gebiet zu füllen. Bei
einer Ausführungsform
umfaßt
der Liner Silizium. Überschüssiges Material
des Liners wird entfernt, wobei das vertiefte Gebiet, das bis zur
oberen Oberfläche
des Buried Strap gefüllt
ist, zurückbleibt.
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Kurze Beschreibung
der Zeichnungen
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1 zeigt
eine DRAM-Zelle und
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2a–f zeigen eine Ausführungsform
der Erfindung.
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Ausführliche
Beschreibung der Erfindung
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Die vorliegende Erfindung betrifft
eine verbesserte räumliche
Steuerung einer vergrabenen Schicht. Die Erfindung wird zu Zwecken
der Veranschaulichung im Kontext einer DRAM-Zelle beschrieben. Die
Erfindung ist jedoch wesentlich umfassender und erstreckt sich auf
die Herstellung von ICs im allgemeinen. Die ICs enthalten beispielsweise
unterschiedliche Arten von Speicherschaltungen, wie etwa DRAMs,
Synchron-DRAMs (SDRAMs), statische RAMS (SRAMs) oder Festwertspeicher
(ROMs). Die ICs können
auch Logikbauelemente wie etwa programmierbare Logikfelder (PLAs),
ASICs (application specific ICs), Merged-DRAM-Logik-ICs (eingebettete DRAMs)
oder beliebige andere Schaltungsbauelemente enthalten.
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In der Regel werden zahlreiche ICs
parallel auf einem Substrat, wie etwa einem Siliziumwafer, hergestellt.
Nach der Bearbeitung wird der Wafer zerschnitten, um die ICs in
mehrere Einzelchips aufzutrennen. Die Chips werden dann zu Endprodukten gekapselt,
um beispielsweise in Verbraucherprodukten wie etwa Computersystemen,
Mobiltelefonen, Personal Digital Assistants (PDAs) und anderen Elektronikprodukten
verwendet zu werden.
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Unter Bezugnahme auf 1 wird eine Grabenkondensator-DRAM-Zelle
gezeigt. Eine derartige DRAM-Zelle wird beispielsweise in Nesbit
et al., A 0.6 μm2 256 Mb Trench DRAM Cell With Self-Aligned
Buried Strap (BEST) IEDM 93-627, beschrieben.
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Die DRAM-Zelle enthält, wie
gezeigt, einen in einem Substrat 101 ausgebildeten Grabenkondensator 160.
Der Graben wird in der Regel mit Polysilizium (Poly) 161 gefüllt, das
mit n-Dotierstoffen stark dotiert ist. Das Polysilizium dient als
Elektrode des Kondensators und wird als ein „Speicherknoten" bezeichnet. Eine
mit Dotierstoffen vom n-Typ dotierte vergrabene Platte 165 umgibt
den unteren Teil des Grabens. Die vergrabene Platte dient als die
zweite Elektrode des Kondensators. Die inneren Seitenwände im oberen
Teil des Grabens kleidet ein Kragen 168 aus, um den vertikalen
parasitären
Leckverlust um den tiefen Graben herum zu reduzieren. Der Kragen ist
in der Regel etwa 1 nm tief. Im unteren Teil des Grabens trennt
ein Knotendielektrikum 164 die beiden Platten des Kondensators.
Eine vergrabene Mulde 170, die Dotierstoffe von n-Typ umfaßt, ist
vorgesehen, um die vergrabenen Platten der DRAM-Zellen im Array
zu verbinden. Über
der vergrabenen Mulde befindet sich eine p-Mulde 183. Die p-Mulde
dient dazu, vertikalen Leckverlust zu reduzieren.
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Die DRAM-Zelle umfaßt auch
einen Transistor 110. Der Transistor enthält eine
Gateelektrode und Diffusionsgebiete 113 und 114 aus
Dotierstoffen vom n-Typ.
Die Diffusionsgebiete werden auch als die Sourceelektrode und die
Drainelektrode bezeichnet. Die Bezeichnung Sourceelektrode und Drainelektrode
hängt von
der Betriebsart des Transistors ab. Den Anschluß des Transistors an den Kondensator
erhält
man durch ein Diffusionsgebiet 125, das als die „Knotendiffusion" bezeichnet wird.
Die Gateelektrode, die auch als die „Wortleitung" bezeichnet wird, umfaßt in der
Regel Polysilizium- und Nitridschichten. Alternativ ist eine Polyzidschicht
vorgesehen, die Silizid, wie etwa Molybdän (MoSix),
Tantal (TiSix), Wolfram (WSix),
Titan (TiSix) oder Cobalt (CoSix), über einer
Schicht aus Polysilizium umfaßt,
um den Wortleitungswiderstand zu reduzieren.
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Bei einer Ausführungsform umfaßt die Polyzidschicht
WSix über
Polysilizium. Ein Nitridliner bedeckt den Gatestapel und das Substrat.
Die Nitridschicht und der Nitridliner dienen als Ätz- oder
Polierstopschicht für
die spätere
Bearbeitung.
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Eine STI (shallow trench Isolation) 180 ist vorgesehen,
um die DRAM-Zelle gegenüber
anderen Zellen oder Bauelementen zu isolieren. Wie gezeigt ist eine
Wortleitung 120 über
dem Graben ausgebildet und von diesem durch die STI isoliert. Die
Wortleitung 120 wird auch als die „vorbeilaufende Wortleitung" bezeichnet. Eine
derartige Konfiguration wird als eine gefaltete Bitleitungarchitektur
bezeichnet. Andere Konfigurationen, wie etwa offene oder offen gefaltete
Bitleitungsarchitekturen oder Zellendesigns, eignen sich ebenfalls.
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Über
den Wortleitungen ist eine Zwischenschichtdielektrikumschicht 189 ausgebildet.
Eine leitende Schicht, die eine Bitleitung darstellt, ist über der
Zwischenschichtdielektrikumschicht ausgebildet. Eine Bitleitungskontaktöffnung ist
in der Zwischenschichtdielektrikumschicht vorgesehen, um die Sourceelektrode 113 mit
der Bitleitung zu verbinden.
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Mehrere derartige Zellen sind so
konfiguriert, daß sie
ein Array eines Speicher-IC ausbilden. Das Array von Zellen ist
durch Wortleitungen und Bitleitungen miteinander verbunden. Zugang
zu einer Zelle erhält
man durch Aktivieren der entsprechenden Wortleitung und Bitleitung
der Zelle.
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Unter Bezugnahme auf 2 wird ein Querschnitt durch einen IC
gezeigt. Der IC enthält
ein Substrat, das beispielsweise Silizium umfaßt. Es eignen sich auch andere
Halbleitersubstrate, wie Silizium auf Isolator oder Epitaxial. Auf
dem Substrat 200 ist ein Padstapel 211 ausgebildet.
Der Padstapel umfaßt
verschiedene Schichten, die dazu dienen, die Bearbeitung des IC
zu erleichtern. Der Padstapel umfaßt in der Regel eine beispielsweise
durch thermische Oxidation ausgebildete Padoxidschicht 212. Über dem
Padoxid befindet sich eine Padätzstoppschicht 211.
Die Padätzstoppschicht
besteht aus Material, aus dem andere Bauelementschichten geätzt oder
selektiv dazu poliert werden können,
wodurch die Verarbeitung des IC erleichtert wird. Beispielsweise
umfaßt
der Ätzstopp
ein Material, selektiv zu dem das Polysilizium oder der Dielektrikumskragen
entfernt werden kann. Bei einer Ausführungsform umfaßt die Padätzstoppschicht
Siliziumnitrid, das unter Verwendung herkömmlicher Techniken ausgebildet wurde,
einschließlich
beispielsweise chemische Dampfabscheidung (CVD) wie etwa LPCVD (low pressure
chemical vapor deposition) oder PECVD (plasma enhanced chemical
vapor deposition). Es eignen sich auch andere Arten von Ätzstoppschichten.
Der Padstapel kann eine zusätzliche
Schicht oder zusätzliche
Schichten wie etwa eine nicht gezeigte Hartmaskenschicht enthalten,
mit der der tiefe Graben geätzt
wird. In der Regel wird nach der Ausbildung des Grabens die Hartmaskenschicht
entfernt.
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Das Substrat enthält einen teilweise fertiggestellten
Grabenkondensator. Zu Erörterungszwecken ist
nur der obere Teil des Grabenkondensators gezeigt. Der untere Teil
kann dem Grabenkondensator ähnlich
sein, der in 1 gezeigt
ist. Ein Kragen 230 ist im oberen Teil des Grabenkondensators
vorgesehen und kleidet die Grabenseitenwände aus. Der Kragen umfaßt beispielsweise
dielektrisches Material, wie etwa ein aus Tetraethoxysilan (TEOS)
gebildetes Oxid. Eine Nitridschicht kann über dem Oxidkragen vorgesehen
sein, um die Kragenisolationseigenschaften zu verbessern. Zum Füllen des
Grabens wird in der Regel Polysilizium 220 verwendet. Das Polysilizium
ist mit Dotierstoffen dotiert. Bei einer Ausführungsform ist das Polysilizium
mit Dotierstoffen von n-Typ, wie etwa Phosphor (P) oder Arsen (As),
dotiert. Die Dotierstoffe vom p-Typ können aber auch für Arrayzellen
vom p-Typ verwendet werden. Die Oberfläche des Substrats wird selektiv
zur Padstoppschicht poliert. Durch das Polieren, das beispielsweise
ein chemisch-mechanisches Polieren umfaßt, wird das Polysilizium schneller
poliert als das Material der Padschicht. So entfernt das CMP das überschüssige Polysiliziummaterial
von der Oberfläche,
ohne daß die
Padstoppschicht wirklich entfernt wird, wodurch eine flache Oberfläche 227 entsteht.
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Unter Bezugnahme auf 2b wird eine Ätzung vorgenommen, um eine
vergrabene Schicht auszubilden. Die Ätzung umfaßt beispielsweise eine reaktive
Ionenätzung
(RIE) selektiv zum Padstopp und zum Kragen. Durch das Ätzen wird
unter der Oberfläche 208 des
Substrats ein vertieftes Gebiet 240 ausgebildet. Gemäß der Erfindung
vertieft die Ätzung
das Polysilizium im Graben, damit eine obere Oberfläche 250 der
vergrabenen Schicht definiert wird. Obwohl durch die nachfolgende Bearbeitung möglicherweise
geringe Mengen von Materialien entfernt werden, um den Graben weiter
zu vertiefen, kann dieses Entfernen zusätzlichen Materials vernachlässigt werden.
Somit definiert die Ätzung
effektiv ungefähr
die obere Oberfläche
der vergrabenen Schicht. Die Tiefe der Oberfläche des Buried Strap hängt von
Designanforderungen ab, wie etwa der Isolation von einer über dem
Graben angeordneten Bauelementschicht. Beispielsweise ist bei einer
Architektur mit gefalteter Bitleitung die vorbeilaufende Wortleitung über dem
Graben angeordnet. Die Entfernung zwischen der Oberseite des Buried
Strap und der Bauelementschicht (in der Regel an der Oberfläche des
Substrats) sollte groß genug
sein, daß das
Isolationsmaterial eine Isolation zwischen den beiden bereitstellt.
Die Tiefe der oberen Oberfläche
des Buried Strap beträgt
in der Regel etwa 50 nm. Die Vertiefungstiefe kann natürlich variieren
und für
spezifische Anwendungen optimiert werden, damit man die erwünschten
elektrischen Eigenschaften erzielt.
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Unter Bezugnahme auf 2c wird der dielektrische Kragen über der
Oberfläche 250 entfernt. Der
Kragen wird beispielsweise durch ein isotropes Ätzen wie etwa ein nasses oder
chemisches Trockenätzen
entfernt. Das Ätzen
erfolgt selektiv zu dem Padstopp und dem Polysilizium. Gemäß der Erfindung
wird eine Überätzung vorgenommen,
um den Kragen unter die Oberfläche 250 zu
vertiefen und den Boden der vergrabenen Schicht zu definieren. Dadurch
wird ein vertieftes Gebiet 255 unter der Oberfläche 250 bereitgestellt,
das den Graben umgibt. Durch das Überätzen wird in der Regel der
Kragen bis auf eine Tiefe von etwa 50–100 nm unter der Oberfläche 250 vertieft,
damit man eine Buried-Strap-Schichtdicke
von etwa 50–100
nm erhält. Die
Tiefe des Überätzens kann
natürlich
je nach den Designanforderungen, wie etwa Widerstand, variieren.
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In 2d wird
ein Liner 260 abgeschieden, der die Oberfläche der
Padstoppschicht, der Grabenseitenwände und die Oberfläche 250 bedeckt.
Der Liner umfaßt
bei einer Ausführungsform
undotiertes Silizium wie etwa Polysilizium oder amorphes Silizium. Germanium
(Ge), Kohlenstoff (C) oder Verbindungen, die Ge-Si- oder Si-C-Verbindungen
enthalten, können
ebenfalls zum Ausbilden des Liners verwendet werden. Der Liner wird
durch herkömmliche
Techniken wie etwa LPCVD ausgebildet.
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Der Liner ist so dick, daß er das
vertiefte Gebiet 255 füllt.
Die Linerdicke hängt
von der Dicke des Kragens ab. Der Liner ist mindestens halb so dick
wie der Kragen. Die Kragendicke beträgt in der Regel etwa 30 nm.
Ein 20–40
nm dicker Liner reicht aus, um das vertiefte Gebiet 255 zu
füllen.
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Wie in 2e gezeigt,
besteht der Liner 260 alternativ aus durch selektive epitaxiale
Techniken abgeschiedenem Silizium. Derartige Techniken sind wohlbekannt
und werden beispielsweise in S. M. Sze, „VLSI Technology" [VLSI-Technologie],
zweite Auflage, New York, McGraw-Hill, 1988, beschrieben. Durch
selektive epitaxiale Techniken wird vorteilhafterweise der Liner
an den Grabenseitenwänden
und der Oberfläche 250 abgeschieden,
wodurch das vertiefte Gebiet 255 gefüllt wird.
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Unter Bezugnahme auf 2f wird das überschüssige Material des Liners entfernt,
wobei das Gebiet 255 füllendes
Linermaterial zurückbleibt.
Das überschüssige Linermaterial
wird beispielsweise unter Verwendung eines isotropen Ätzens, wie
etwa eines Naßätzens oder
CDE, entfernt. Dadurch wird eine vergrabene Schicht 270 mit
einer Dicke T erzeugt.
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In einigen Fällen ist die Epitaxieschicht
ausreichend dünn,
so daß das
die Grabenseitenwände und
die Oberfläche 250 auskleidende überschüssige Material durch
einen thermischen Oxidationsprozeß aufgebraucht wird, wodurch
das vertiefte Gebiet mit Epitaxieschicht gefüllt zurückbleibt. Die Epitaxieschicht
sollte in der Regel etwa 20–40
nm dick sein. Dadurch wird vorteilhafterweise das Ätzen eliminiert,
mit dem das überschüssige Linermaterial entfernt
wird. Der Oxidationsprozeß kann
entweder ein separater Prozeß sein
oder als Teil nachfolgender thermischer Prozesse während der
Herstellung des IC integriert sein.
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Indem effektiv zuerst die Oberseite
der vergrabenen Schicht definiert wird, erhält man eine verbesserte Steuerung über ihre
Dicke. Dies führt
zu verbesserten Integrationsverfahren und zu einer verbesserten
Bauelementleistung.
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Die Verarbeitung wird fortgeführt, um
den IC fertigzustellen. Beispielsweise Definieren des aktiven Gebiets,
Ausbilden einer Isolation im nicht aktiven Gebiet, Ausbilden eines
Transistors im aktiven Gebiet und weitere Verarbeitung, um eine
DRAM-Zelle herzustellen, wie in 1 gezeigt.
Dann können
Interconnects ausgebildet werden, wodurch ein IC entsteht, der gekapselt
und in Elektronikprodukten verwendet wird.