DE10360537B4 - Verfahren zum Ausbilden tiefer Isolationsgräben bei der Herstellung integrierter Schaltungen - Google Patents

Verfahren zum Ausbilden tiefer Isolationsgräben bei der Herstellung integrierter Schaltungen Download PDF

Info

Publication number
DE10360537B4
DE10360537B4 DE10360537A DE10360537A DE10360537B4 DE 10360537 B4 DE10360537 B4 DE 10360537B4 DE 10360537 A DE10360537 A DE 10360537A DE 10360537 A DE10360537 A DE 10360537A DE 10360537 B4 DE10360537 B4 DE 10360537B4
Authority
DE
Germany
Prior art keywords
substrate
isolation trenches
dielectric material
layer
trenches
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10360537A
Other languages
English (en)
Other versions
DE10360537A1 (de
Inventor
Andreas Austin Knorr
Michael Wise
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE10360537A1 publication Critical patent/DE10360537A1/de
Application granted granted Critical
Publication of DE10360537B4 publication Critical patent/DE10360537B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)

Abstract

Verfahren zum Ausbilden tiefer Isolationsgräben (220; 230) bei der Herstellung integrierter Schaltungen, umfassend:
Bereitstellen eines mit tiefen Isolationsgräben (220; 230) versehenen Substrats (203);
teilweises Füllen der Isolationsgräben (220; 230) mit einem ersten dielektrischen Material (292), wobei bei dem Schritt des teilweisen Füllens überschüssiges erstes dielektrisches Material (290) auf der Oberfläche des Substrats (203) abgeschieden wird;
Abscheiden einer Schicht einer Ätzmaske (360) auf dem Substrat (203), um das erste dielektrische Material (292) zu bedecken, wobei die Schicht der Ätzmaske (360) Polysilizium umfasst;
Entfernen von Teilen der Schicht der Ätzmaske (360), um das überschüssige erste dielektrische Material (290) auf der Oberfläche des Substrats (203) freizulegen;
Entfernen des überschüssigen ersten dielektrischen Materials (290) auf der Oberfläche des Substrats (203);
Entfernen der Schicht der Ätzmaske (360);
Füllen der Isolationsgräben (220; 230) mit einem zweiten dielektrischen Material (746), wobei der Füllschritt die Gräben (220; 230) vollständig füllt und...

Description

  • Die vorliegende Erfindung betrifft allgemein intregrierte Schaltungen (ICs). Die Erfindung betrifft insbesondere die verbesserte Ausbildung von tiefen Isolationsgräben bei der Herstellung integrierter Schaltungen.
  • Mit tiefen Isolationsgräben, die mit einem dielektrischen Material wie etwa Oxid gefüllt sind, werden Bauelemente einer integrierten Schaltung isoliert. Tiefe Isolationsgräben eignen sich insbesondere zum Isolieren von Speicherzellen, die Grabenkondensatoren mit vertikalen Transistoren verwenden. Derartige Arten von Speicherzellen werden beispielsweise in U. Gruening et al. "A Novel Trench DRAM Cell with a Vertical Access Transistor and Buried Strap (VERI BEST) for 4Gb/16Gb", International Electron Device Meeting (IEDM '99) Technical Digest, S. 25 bis 28, 1999, beschrieben, was zu allen Zwecken durch Bezugnahme hier aufgenommen ist. Mehrere Speicherzellen sind durch Wortleitungen und Bitleitungen zur Ausbildung eines Speicherarrays verbunden. Das Speicherarray bildet beispielsweise einen Speicher-IC, wie etwa DRAM-IC (dynamische Speicher mit direktem Zugriff).
  • Die Bauelemente eines IC können in verschiedenen Konfigurationen oder Layouts angeordnet werden. Das Layout enthält in der Regel Bereiche mit dicht und nicht dicht gepackten Bauelementgebieten. Beispielsweise umfasst ein Speicher-IC aus dicht gepackten Speicherzellen (Transistoren und Speicherknoten) im Feldgebiet und lose gepackter Unterstützungsschaltungen in dem Nicht-Feldgebiet. Auch die Größe von Bau elementen kann stark variieren, was dazu führt, dass tiefe Isolationsgräben und dazwischen angeordnete aktive Bereiche verschiedene Breiten aufweisen.
  • 1 zeigt eine Querschnittsansicht eines Teils eines teilweise verarbeiteten Speicher-IC. Das Substrat enthält, wie gezeigt, Feld- und Nicht-Feldgebiete 105 und 106. In der Regel sind schmalere und dichter gepackte tiefe Isolationsgräben 130 in dem Feldgebiet angeordnet, um Speicherzellen zu trennen, und breitere und wenig dicht gepackte Isolationsgräben 120 befinden sich im Nicht-Feldgebiet. Die Isolationsgräben sind mit Siliziumoxid gefüllt.
  • Das Aspektverhältnis (d.h. Tiefe/Breite) der tiefen Isolationsgräben im Feldgebiet beträgt mindestens 3:1. Die Tiefe der Gräben beträgt in der Regel etwa 300 bis 700 nm unter der Ebene des Siliziums. Um Gräben mit einem so hohen Aspektverhältnis effektiv zu füllen, werden Techniken der chemischen Dampfabscheidung (CVD) mit einem Plasma hoher Dichte (HDP) verwendet, weil HDP-CVD-Techniken im Verhältnis zur Aufwachsrate an der Seitenwand eine höhere vertikale Füllrate aufweisen, wodurch die Fähigkeit einen Zwischenraum zu füllen im Vergleich zu herkömmlichen, konformen CVD-Techniken wie etwa LPCVD (Niederdruck-CVD) oder SA-CVD (subatmosphärische CVD) erhöht wird. Durch HDP-CVD-Techniken erhält man außerdem ein dichteres Oxid als durch herkömmliche CVD-Techniken, was durch nachfolgende Ätzprozesse nicht leicht beeinflusst wird.
  • Durch HDP-CVD wird eine einzigartige Topografie der Oberfläche erzeugt, bei der das Oxid im Winkel von den Gräben absteht. Im Wesentlichen werden abfallende Kanten gebildet, wenn die Oxidschicht die Oberfläche des Substrats beschich tet. Das überschüssige Material auf der Oberfläche des Substrats wird anschließend durch chemisch-mechanisches Polieren (CMP) entfernt. Wegen der Tiefe der tiefen Gräben ist eine dicke Oxidabscheidung erforderlich, damit die Gräben vollständig gefüllt werden. Die dicke Oxidabscheidung führt zu einer gleichermaßen dicken dielektischen Schicht über der Oberfläche des Substrats. Diese dicke Oxidabscheidung erschwert die Planarisierung durch CMP sehr und führt oftmals zu einer Wölbung 127 ("dishing") in großen Öffnungen und einer schlechten Gleichförmigkeit beim Entfernen von überschüssigem Oxid von der Oberfläche des Substrats. Schlechte Gleichförmigkeit kann zu Schwankungen bei den Kenngrößen der Bauelemente und Kurzschlussproblemen beispielsweise zwischen Wortleitungen oder Wortleitungen mit Bitleitungen führen. Ein weiteres Problem im Zusammenhang mit HDP-Oxid besteht darin, dass in tiefen Isolationsgräben Hohlräume entstehen können. Wenngleich die vertikale Abscheidungsrate viel höher als die horizontale Komponente (etwa 3:1 bis 10:1) ist, kann das große Aspektverhältnis der Isolationsgräben dazu führen, dass die Öffnung an der Oberseite geschlossen wird, bevor die Gräben vollständig gefüllt sind. Dies führt zur Entstehung von Hohlräumen in den tiefen Isolationsgräben. Hohlräume in der Nähe der Oberfläche der Isolationsgräben gleich neben den aktiven Bereichen sind extrem kritisch, bewirken Leckströme oder sogar einen Kurzschluss von Wortleitungen oder Wortleitungen mit Bitleitungen, und machen so die Isolationsgräben unwirksam.
  • DE 102 28 717 A1 betrifft ein Verfahren zur Bereitstellung einer Isolation zwischen aktiven Bereichen von Speicherzellen in einem Speicherbauelement mit mehreren, die aktiven Bereiche trennenden, Isolationsgräben. Das Verfahren umfasst das Abscheiden eines ersten Isoliermaterials und Ausbilden eines Resists über dem ersten Isoliermaterial mindestens über den Gräben, wobei ein erster oberer Teil des ersten Isoliermaterials unbedeckt bleibt. Danach wird ein zweiter oberer Teil des ersten Isoliermaterials entfernt, der Resist wird entfernt, und ein zweites Isoliermaterial wird über dem Wafer abgeschieden, um die Isolationsgräben vollständig zu füllen.
  • DE 198 29 862 C2 betrifft ein Verfahren zur Füllung von Grabenstrukturen, bei dem die bei einem HDP-CVD-Abscheideprozess entstehenden Hüte durch Ätzung unter Verwendung einer Resistätzmaske entfernt werden.
  • Aus US 5 851 899 A ist ein Verfahren bekannt, weite und schmale Grabenstrukturen zu füllen, in dem die bei einer HDP-CVD-Abscheidung entstehenden Dreieckstrukturen mittels Ätzung mit einer Resistätzmaske entfernt werden.
  • Aus US 5 721 173 A ist die Verwendung von Polysilizium als Ätzmaske zum Ätzen von HDP-Oxidhüten bekannt.
  • Es ist eine Aufgabe der Erfindung, ein verbessertes Verfahren zur Ausbildung tiefer Isolationsgräben anzugeben, wodurch Wölbungen, schlechte Gleichförmigkeit und Hohlräume vermieden werden.
  • Die Aufgabe wird gelöst durch ein Verfahren mit den Merkmalen des Patentanspruchs 1.
  • Die Erfindung betrifft ein Verfahren zum Ausbilden tiefer Isolationsgräben bei der Herstellung von ICs. Ein Substrat wird mit tiefen Isolationsgräben versehen. Gemäß der Erfindung werden die Isolationsgräben teilweise mit einem ersten dielektrischen Material gefüllt. Mit einer Schicht einer Ätzmaske wird überschüssiges, erstes dielektrisches Material auf der Oberfläche des Substrats entfernt, wobei die Schicht der Ätzmaske Polysilizium umfasst. Die Isolationsgräben werden dann mit einem zweiten dielektrischen Material vollständig gefüllt. Überschüssiges zweites dielektrisches Material wird von der Oberfläche des Substrats entfernt. Indem die tiefen Isolationsgräben in mehreren Füllschritten gefüllt werden, erhält man verschiedene Vorteile wie etwa bessere Planarität und Gleichförmigkeit.
  • Kurze Beschreibung der Zeichnungen
  • 1 zeigt einen Teil eines Substrats mit tiefen Gräben; und
  • 2 bis 8 zeigen einen Prozess zum Ausbilden tiefer Gräben gemäß einer Ausführungsform der Erfindung.
  • Bevorzugte Ausführungsformen der Erfindung
  • Die 2 bis 8 zeigen einen Prozess zum Ausbilden tiefer Gräben, der in ICs gemäß einer Ausführungsform der Erfindung verwendet wird. Bei einer Ausführungsform werden mit den tiefen Gräben bei der Herstellung von Speicher-ICs (z.B DRAMs oder SDRAMs) Speicherzellen isoliert, die Grabenkondensatoren mit vertikalen Transistoren verwenden. Der Ein satz tiefer Gräben in anderen Anwendungen oder ICs ist ebenfalls nützlich. Bei der IC-Herstellung werden in der Regel mehrere ICs gleichzeitig auf dem Wafer ausgebildet. Nachdem die Verarbeitung beendet ist, wird der Wafer zersägt, um die ICs in individuelle Chips zu trennen. Die Chips werden dann gekapselt, was zu einem Endprodukt führt, das beispielsweise in Verbraucherprodukten wie etwa Computersystemen, Mobiltelefonen, PDAs (personal digital assistants) und anderen Elektronikprodukten verwendet wird.
  • Unter Bezugnahme auf 2 wird eine Querschnittsansicht eines Teils eines teilweise verarbeiteten IC gezeigt. Wie gezeigt wird ein Substrat 203 bereitgestellt. Das Substrat umfasst beispielsweise Silizium. Es eignen sich auch andere Arten von Halbleitersubstraten wie etwa Galliumarsenid, Germanium, Silzium-auf-Isolator (SOI) oder andere Halbleitermaterialien. Das Substrat enthält bei einer Ausführungsform eine Mehrzahl von Bauelementen, wie etwa Grabenkondensatoren von Speicherzellen (nicht gezeigt) im Feldgebiet des Substrats. Nützlich ist auch die Bereitstellung eines Substrats, das mit anderen Arten von Bauelementen hergestellt ist. Die Bauelemente können je nach den Arten von Bauelementen in verschiedenen Zwischenstadien des Prozesses ausgebildet werden.
  • Auf der Oberfläche des Substrats wird eine Hartmaske 281 bereitgestellt. Bei einer Ausführungsform umfasst die Hartmaske Siliziumnitrid 284 und ein Padoxid 282. Das Padoxid beispielsweise fördert die Haftung zwischen dem Substrat und dem Siliziumnitrid. Die Hartmaske ist bei einer Ausführungsform Teil der zum Ausbilden der Grabenkondensatoren verwendeten Hartmaske. Die zum Ausbilden von Grabenkondensatoren verwendete Hartmaske enthält in der Regel Siliziumoxid, Si liziumnitrid und Padoxid. Während des Prozesses der Ausbildung der Grabenkondensatoren kann das Siliziumoxid entfernt werden. Bei einer alternativen Ausführungsform umfasst die Hartmaske Siliziumoxid auf dem Siliziumnitrid und dem Padoxid. Es können auch andere Arten von Hartmasken verwendet werden.
  • Die Hartmaske wird strukturiert, damit man Öffnungen entsprechend den Stellen erhält, wo tiefe Isolationsgräben ausgebildet werden sollen. Die Strukturierung der Hartmaske kann unter Verwendung herkömmlicher lithografischer Techniken erfolgen. Beispielsweise wird eine Fotolackschicht auf der Oberfläche des Substrats abgeschieden und strukturiert, indem die Lackschicht selektiv unter Verwendung einer Maske mit Strahlung belichtet wird. Je nach der verwendeten Lackart werden bei Positivlack die belichteten und bei Negativlack die unbelichteten Bereiche entfernt. Die strukturierte Lackschicht dient als Ätzmaske zum Strukturieren der Hartmaske. Dann wird das Substrat beispielsweise unter Verwendung von RIE-Techniken (reaktives Ionenätzen) bis auf die Hartmaske geätzt, wodurch Isolationsgräben ausgebildet werden. Bei einer Ausführungsform werden schmale und dicht gepackte Isolationsgräben 230 in einem ersten Abschnitt 205 des Substrats und breitere und weniger dicht gepackte Gräben 220 in einem zweiten Abschnitt 206 ausgebildet. Der erste Abschnitt beispielweise entspricht dem Feldgebiet, während der zweite Abschnitt dem Hilfsgebiet eines Speicher-IC entspricht. Die Tiefe der Gräben beträgt beispielsweise etwa 600 bis 700 nm und die Breite ist ungefähr die kritische Größe der Strukturelemente oder kleinste lithografische Größe der Strukturelemente F bei Isolationsgräben im Feldgebiet. Das Aspektverhältnis der tiefen Isolationsgräben im Feldgebiet beträgt bei einer Ausführungsform mindestens 3:1.
  • Nach der Ausbildung der Gräben wird das Substrat beispielsweise durch Ofen- oder schnelle thermische Verarbeitungsprozesse (RTP) oxidiert. Durch den Oxidationsprozess werden die Ecken der Gräben abgerundet, um Leckströme zu reduzieren und die Zuverlässigkeit und Leistungsfähigkeit des IC zu verbessern. Bei einer Ausführungsform wird eine schützende Liner-Schicht 286 auf dem Substrat abgeschieden, damit die Seitenwände und der Boden der Gräben ausgekleidet werden. Bei einer Ausführungsform umfasst die Liner-Schicht ein Material, gegenüber dem das dielektrische Material der Isolationsgräben gezielt entfernt werden kann. Die Liner-Schicht umfasst bevorzugt ein dielektrisches Material. Bei einer Ausführungsform umfasst die Liner-Schicht Siliziumnitrid. Das Siliziumnitrid wird beispielsweise durch chemische Dampfabscheidung abgeschieden. Es eignen sich auch andere Abscheidungstechniken. Der Nitrid-Liner sollte so dick sein, dass das oxidierte Silizium in den aktiven Bereichen (oder die Substratoberfläche und Seitenwände der Gräben im Feldgebiet) während der Verarbeitung geschützt ist. Der Nitrid-Liner ist in der Regel 5 bis 15 nm dick.
  • Nachdem die Isolationsgräben ausgebildet sind, werden sie teilweise mit einem dielektrischen Material gefüllt. Bei einer Ausführungsform umfasst das dielektrische Material Siliziumoxid. Die Gräben werden bevorzugt mit Oxid gefüllt, das durch HDP-CVD abgeschieden wird. HDP-CVD-Techniken werden beispielsweise in Conti, R., Economikos, L., Ivers, T., Knorr, A., Papasouliotis, G., "Processing Methods to Fill High Aspect Ratio Gaps Without Premature Contriction", DUMIC, Februar 1999 beschrieben, was für alle Zwecke durch Bezugnahme hier aufgenommen ist. Gemäß einer Ausführungsform der Erfindung werden die Gräben in mehreren Prozessen gefüllt. Bei einer Ausführungsform werden die Gräben unter Verwendung eines ersten und zweiten Füllprozesses gefüllt. Der erste Füllprozess füllt die Isolationsgräben teilweise. Der erste Füllprozess füllt die Gräben bis zu etwa 30 bis 80%. Vorzugsweise sollte der erste Füllprozess die Gräben ohne Entstehung irgendwelcher Hohlräume teilweise füllen. Während der teilweisen Füllung der tiefen Gräben entsteht an der Oberfläche des Substrats überschüssiges Oxidmaterial. Das überschüssige Material umfasst, wie gezeigt, aufgrund des HDP-Prozesses eine winkelartige Form 290. Bei einer Ausführungsform wird eine isotrope Ätzung vorgenommen, um das auf den Seitenwänden des Grabens über dem Oxid durch die teilweise Füllung ausgebildete Oxid 292 zu entfernen. Bei einer Ausführungsform wird eine gegenüber Oxid und Silizium selektive Nassätzung benutzt, um das Oxid von den Seitenwänden des Grabens zu entfernen.
  • Unter Bezugnahme auf 3 wird eine Maskenschicht zum Nassätzen 360 auf dem Substrat abgeschieden, um das dielektrische Material nach dem Entfernen des überschüssigen Oxids von den Seitenwänden zu bedecken. Die Schicht der Ätzmaske kleidet die Oberfläche des Substrats und die Seitenwände der tiefen Gräben über der teilweisen Oxidfüllung aus. Die Ätzmaske umfasst ein Material, gegenüber dem Oxid selektiv entfernt werden kann. Außerdem umfasst die Schicht der Ätzmaske ein Material, das selektiv zur Liner-Schicht entfernt werden kann. Die Ätzmaske umfasst Polysilizium. Die Ätzmaske sollte ausreichend dick sein, um ein vollständiges Entfernen des Oxidmaterials auf der Oberfläche des Substrats unter gleichzeitigem Schutz des Oxids in den Gräben zu ermöglichen. Bei einer Ausführungsform ist die Ätzmaske etwa 5 bis 30 nm dick.
  • Unter Bezugnahme auf 4 werden Teile der Schicht der Ätzmaske entfernt, um das Oxid auf der Oberfläche des Substrats freizulegen. Bei einer Ausführungsform wird ein Polierprozess wie etwa CMP verwendet. Der CMP-Prozess kann an jedem Punkt angehalten werden, solange das Oxid auf der Substratoberfläche freigelegt ist. Dadurch erhält man vorteilhafterweise ein großes Prozessfenster.
  • Dann wird das überschüssige dielektrische Material auf der Oberfläche des Substrats durch eine Ätzung entfernt, wie in 5 gezeigt. Bei einer Ausführungsform umfasst die Ätzung eine gegenüber der Ätzmaske selektive Nassätzung. Bei einer Ausführungsform entfernt die Nassätzung das Oxid selektiv zur Polysilizium-Ätzmaske. Indem die Polysilizium-Ätzmaske verwendet wird, existiert eine große Überätzungstoleranz, da das Grabenoxid von dem Oxid auf der Oberfläche des Substrats isoliert ist.
  • Unter Bezugnahme auf 6 wird die Ätzmaske entfernt. Bei einer Ausführungsform wird die Ätzmaske mit einer Nassätzung selektiv zur Hartmaske 281 zum Nitrid-Liner 286 und zum Oxid entfernt. Auch andere Arten von Ätzungen eignen sich, wie etwa chemisches Trockenätzen (CDE) oder reaktives Ionen-Ätzen (RIE). Der Nitrid-Liner schützt den aktiven Bereich vor der Ätzchemie. Nach dem Entfernen der Ätzmaske wird ein dielektrisches Material 746 zum vollständigen Füllen der tiefen Isolationsgräben in einem zweiten Füllprozess abgeschieden, wie in 7 gezeigt. Vorzugsweise hat es der zweite Füllprozess wegen des durch den ersten Füllprozess bereitgestellten Grabens mit einem kleineren Aspektverhältnis leich ter, die Zwischenräume zu füllen. Bei einer Ausführungsform umfasst das dielektrische Material Siliziumdioxid. Es eignen sich auch andere Arten von dielektrischen Materialien. Die tiefen Gräben werden bevorzugt unter Verwendung von HDP-Techniken mit Siliziumoxid gefüllt. Es eignen sich auch andere Techniken zum Abscheiden des dielektrischen Materials.
  • Unter Bezugnahme auf 8 wird das überschüssige Material auf der Oberfläche des Substrats beispielsweise durch Poliertechniken wie etwa CMP entfernt. Durch CMP erhält man eine planare Oberfläche 802 zwischen den tiefen Gräben und der Hartmaske. Der Prozess wird fortgesetzt, um die Herstellung der IC's zu beenden. Der Prozess wird beispielsweise fortgesetzt, um notwendige Gates von Transistoren und Verbindungen zwischen den verschiedenen Bauelementen des IC auszubilden.
  • Indem die tiefen Isolationsgräben in mehreren Füllschritten gefüllt werden, werden verschiedene Vorteile erreicht. Beispielsweise ist der CMP-Prozess zum Entfernen des überschüssigen Oxids viel kürzer, da nur Material aus der letzten Füllung entfernt werden muss. Durch den kürzeren CMP-Schritt werden die Wölbung und Ungleichförmigkeit reduziert, wodurch die Planarität der resultierenden Struktur verbessert wird. Außerdem wird die letzte Füllung verbessert, da das Aspektverhältnis der Gräben durch die frühere Füllung reduziert ist. Dadurch verbessern sich die Eigenschaften der letzten Füllung, die Zwischenräume zu füllen.

Claims (21)

  1. Verfahren zum Ausbilden tiefer Isolationsgräben (220; 230) bei der Herstellung integrierter Schaltungen, umfassend: Bereitstellen eines mit tiefen Isolationsgräben (220; 230) versehenen Substrats (203); teilweises Füllen der Isolationsgräben (220; 230) mit einem ersten dielektrischen Material (292), wobei bei dem Schritt des teilweisen Füllens überschüssiges erstes dielektrisches Material (290) auf der Oberfläche des Substrats (203) abgeschieden wird; Abscheiden einer Schicht einer Ätzmaske (360) auf dem Substrat (203), um das erste dielektrische Material (292) zu bedecken, wobei die Schicht der Ätzmaske (360) Polysilizium umfasst; Entfernen von Teilen der Schicht der Ätzmaske (360), um das überschüssige erste dielektrische Material (290) auf der Oberfläche des Substrats (203) freizulegen; Entfernen des überschüssigen ersten dielektrischen Materials (290) auf der Oberfläche des Substrats (203); Entfernen der Schicht der Ätzmaske (360); Füllen der Isolationsgräben (220; 230) mit einem zweiten dielektrischen Material (746), wobei der Füllschritt die Gräben (220; 230) vollständig füllt und überschüssiges zweites dielektrisches Material (746) auf der Oberfläche des Substrats (203) abscheidet; Entfernen des überschüssigen zweiten dielektrischen Materials (746) von der Oberfläche des Substrats (203).
  2. Verfahren nach Anspruch 1, wobei der Schritt des Bereitstellens eines mit tiefen Isolationsgräben (220; 230) versehenen Substrats (203) folgendes umfasst: Bereitstellen einer Hartmaske (281) auf dem Substrat (203); Strukturieren der Hartmaske (281) zur Bereitstellung von Öffnungen, die Stellen entsprechen, wo die tiefen Isolationsgräben (220; 230) ausgebildet werden sollen; Ätzen des Substrats (203) an den Stellen, an denen die tiefen Isolationsgräben (220; 230) ausgebildet werden sollen, zur Bildung tiefer Isolationsgräben (220; 230).
  3. Verfahren nach Anspruch 2, wobei die Hartmaske (281) Siliziumnitrid (284) und Padoxid (282) umfasst.
  4. Verfahren nach Anspruch 3, wobei die Hartmaske (281) weiterhin Siliziumoxid umfasst.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei die tiefen Isolationsgräben (230) ein Aspektverhältnis von mindestens 3:1 umfassen.
  6. Verfahren nach einem der Ansprüche 1 bis 5, weiterhin mit dem Abscheiden einer Liner-Schicht (286) auf dem Substrat (203) vor dem Schritt des teilweisen Füllens der Isolationsgräben mit dem ersten dielektrischen Material (292).
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei das erste dielektrische Material (292) Siliziumoxid umfasst.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei der Schritt des teilweisen Füllens der Isolationsgräben (220; 230) Techniken der chemischen Dampfabbscheidung mit Plasma hoher Dichte umfasst.
  9. Verfahren nach Anspruch 8, wobei der Schritt des teilweisen Füllens der Isolationsgräben (220; 230) das Füllen der Isolationsgräben zu etwa 30 bis 80% umfasst.
  10. Verfahren nach einem der Ansprüche 1 bis 9, wobei die Schicht der Ätzmaske (360) ein Material umfasst, gegenüber dem Oxid selektiv entfernt werden kann.
  11. Verfahren nach Anspruch 10, wobei die Schicht der Ätzmaske (360) ein Material umfasst, das selektiv zur Liner-Schicht (286) entfernt werden kann.
  12. Verfahren nach einem der Ansprüche 1 bis 11, wobei die Schicht der Ätzmaske (360) etwa 5 bis 30 nm dick ist.
  13. Verfahren nach einem der Ansprüche 1 bis 12, wobei der Schritt des Entfernens von Teilen der Schicht der Ätzmaske (360) einen Polierprozess umfasst.
  14. Verfahren nach Anspruch 13, wobei der Polierprozess chemisch-mechanisches Polieren umfasst.
  15. Verfahren nach einem der Ansprüche 1 bis 14, wobei der Schritt des Entfernens des überschüssigen ersten dielektrischen Materials (290) auf der Oberfläche des Substrats (203) eine Ätzung umfasst.
  16. Verfahren nach Anspruch 15, wobei die Ätzung eine Nassätzung selektiv zur Schicht der Ätzmaske (360) umfasst.
  17. Verfahren nach einem der Ansprüche 1 bis 16, wobei der Schritt des Entfernens der Schicht der Ätzmaske (360) eine Nassätzung umfasst.
  18. Verfahren nach einem der Ansprüche 1 bis 17, wobei das zweite dielektrische Material (746) Siliziumoxid umfasst.
  19. Verfahren nach Anspruch 18, wobei der Schritt des Füllens der Isolationsgräben (220; 230) mit der zweiten dielektrischen Schicht Techniken mit Plasma hoher Dichte umfasst.
  20. Verfahren nach einem der Ansprüche 1 bis 19, wobei der Schritt des Entfernens des überschüssigen zweiten dielektrischen Materials (746) von der Oberfläche des Substrats (203) Poliertechniken umfasst.
  21. Verfahren nach Anspruch 20, wobei die Poliertechniken chemisch-mechanisches Polieren umfassen.
DE10360537A 2002-12-30 2003-12-22 Verfahren zum Ausbilden tiefer Isolationsgräben bei der Herstellung integrierter Schaltungen Expired - Fee Related DE10360537B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/248233 2002-12-30
US10/248,233 US6821865B2 (en) 2002-12-30 2002-12-30 Deep isolation trenches

Publications (2)

Publication Number Publication Date
DE10360537A1 DE10360537A1 (de) 2004-08-05
DE10360537B4 true DE10360537B4 (de) 2008-02-14

Family

ID=32654155

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10360537A Expired - Fee Related DE10360537B4 (de) 2002-12-30 2003-12-22 Verfahren zum Ausbilden tiefer Isolationsgräben bei der Herstellung integrierter Schaltungen

Country Status (2)

Country Link
US (1) US6821865B2 (de)
DE (1) DE10360537B4 (de)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7157385B2 (en) * 2003-09-05 2007-01-02 Micron Technology, Inc. Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry
WO2004095570A2 (de) * 2003-04-17 2004-11-04 X-Fab Semiconductor Foundries Ag Teststruktur zur elektrischen ueberpruefung der tiefen von trench-aetzungen in einem soi wafer und zugehoerige arbeitsverfahren
US7125815B2 (en) 2003-07-07 2006-10-24 Micron Technology, Inc. Methods of forming a phosphorous doped silicon dioxide comprising layer
US7230312B2 (en) 2003-12-31 2007-06-12 Micron Technology, Inc. Transistor having vertical junction edge and method of manufacturing the same
US7053010B2 (en) 2004-03-22 2006-05-30 Micron Technology, Inc. Methods of depositing silicon dioxide comprising layers in the fabrication of integrated circuitry, methods of forming trench isolation, and methods of forming arrays of memory cells
KR100519801B1 (ko) * 2004-04-26 2005-10-10 삼성전자주식회사 스트레스 완충 스페이서에 의해 둘러싸여진 노드 콘택플러그를 갖는 반도체소자들 및 그 제조방법들
US7071072B2 (en) * 2004-06-11 2006-07-04 International Business Machines Corporation Forming shallow trench isolation without the use of CMP
US7235459B2 (en) * 2004-08-31 2007-06-26 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry
DE102004042459B3 (de) * 2004-08-31 2006-02-09 Infineon Technologies Ag Verfahren zur Herstellung einer Grabenisolationsstruktur mit hohem Aspektverhältnis
US6989317B1 (en) * 2004-10-22 2006-01-24 International Business Machines Corporation Trench formation in semiconductor integrated circuits (ICs)
US7510966B2 (en) * 2005-03-07 2009-03-31 Micron Technology, Inc. Electrically conductive line, method of forming an electrically conductive line, and method of reducing titanium silicide agglomeration in fabrication of titanium silicide over polysilicon transistor gate lines
US8012847B2 (en) 2005-04-01 2011-09-06 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry
JP4886219B2 (ja) * 2005-06-02 2012-02-29 株式会社東芝 半導体装置およびその製造方法
KR20080101893A (ko) * 2006-02-08 2008-11-21 제이에스알 가부시끼가이샤 금속막의 형성 방법
US7364975B2 (en) * 2006-07-20 2008-04-29 Infineon Technologies Ag Semiconductor device fabrication methods
KR100841050B1 (ko) * 2006-10-31 2008-06-24 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR100818711B1 (ko) * 2006-12-07 2008-04-01 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
JP5624117B2 (ja) 2009-03-30 2014-11-12 東レバッテリーセパレータフィルム株式会社 微多孔性ポリマー膜、電池用セパレータ、およびそれらの製造方法
US8105956B2 (en) 2009-10-20 2012-01-31 Micron Technology, Inc. Methods of forming silicon oxides and methods of forming interlevel dielectrics
US8293625B2 (en) * 2011-01-19 2012-10-23 International Business Machines Corporation Structure and method for hard mask removal on an SOI substrate without using CMP process
US8809994B2 (en) 2011-12-09 2014-08-19 International Business Machines Corporation Deep isolation trench structure and deep trench capacitor on a semiconductor-on-insulator substrate
US9147610B2 (en) * 2012-06-22 2015-09-29 Infineon Technologies Ag Monitor structures and methods of formation thereof
US8637363B1 (en) * 2012-12-18 2014-01-28 SK Hynix Inc. Methods of manufacturing a semiconductor device having a node array
US10242872B2 (en) 2017-03-21 2019-03-26 International Business Machines Corporation Rework of patterned dielectric and metal hardmask films

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5721173A (en) * 1997-02-25 1998-02-24 Kabushiki Kaisha Toshiba Method of forming a shallow trench isolation structure
US5851899A (en) * 1996-08-08 1998-12-22 Siemens Aktiengesellschaft Gapfill and planarization process for shallow trench isolation
DE19829862C2 (de) * 1998-01-27 2001-03-15 Mitsubishi Electric Corp Herstellungsverfahren einer Halbleitervorrichtung mit Grabentrennung
DE10228717A1 (de) * 2001-07-13 2003-01-30 Infineon Technologies Ag HDP (High Density Plasma)-Oxid-Lückenfüll-Verfahren mit großem Seitenverhältnis in einem Muster aus Linien und Räumen

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3016256B2 (ja) 1991-01-11 2000-03-06 日本ビクター株式会社 高密度記録ディスク用スタンパとその製造方法
US6171896B1 (en) 1997-02-03 2001-01-09 Taiwan Semiconductor Manufacturing Company Method of forming shallow trench isolation by HDPCVD oxide
US5880007A (en) * 1997-09-30 1999-03-09 Siemens Aktiengesellschaft Planarization of a non-conformal device layer in semiconductor fabrication
US6171962B1 (en) 1997-12-18 2001-01-09 Advanced Micro Devices, Inc. Shallow trench isolation formation without planarization mask
JPH11220017A (ja) * 1998-01-30 1999-08-10 Mitsubishi Electric Corp 半導体装置とその製造方法
TW409344B (en) 1998-09-02 2000-10-21 United Microelectronics Corp Method of producing shallow isolation trench
JP2000164690A (ja) * 1998-11-25 2000-06-16 Mitsubishi Electric Corp 半導体装置の製造方法
US6265302B1 (en) 1999-07-12 2001-07-24 Chartered Semiconductor Manufacturing Ltd. Partially recessed shallow trench isolation method for fabricating borderless contacts
US6210846B1 (en) 1999-08-13 2001-04-03 Advanced Micro Devices, Inc. Exposure during rework for enhanced resist removal
US6242322B1 (en) * 1999-12-03 2001-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming shallow trench isolation filled with high-density plasma oxide layer
JP3645142B2 (ja) 2000-01-18 2005-05-11 セイコーエプソン株式会社 半導体ウエハの処理方法ならびに半導体装置の製造方法
US6645867B2 (en) * 2001-05-24 2003-11-11 International Business Machines Corporation Structure and method to preserve STI during etching
US6531377B2 (en) * 2001-07-13 2003-03-11 Infineon Technologies Ag Method for high aspect ratio gap fill using sequential HDP-CVD

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5851899A (en) * 1996-08-08 1998-12-22 Siemens Aktiengesellschaft Gapfill and planarization process for shallow trench isolation
US5721173A (en) * 1997-02-25 1998-02-24 Kabushiki Kaisha Toshiba Method of forming a shallow trench isolation structure
DE19829862C2 (de) * 1998-01-27 2001-03-15 Mitsubishi Electric Corp Herstellungsverfahren einer Halbleitervorrichtung mit Grabentrennung
DE10228717A1 (de) * 2001-07-13 2003-01-30 Infineon Technologies Ag HDP (High Density Plasma)-Oxid-Lückenfüll-Verfahren mit großem Seitenverhältnis in einem Muster aus Linien und Räumen

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
CONTI,R. (u.a.): Processing Methods to Fill High Aspect Ratio Gaps Without Premature Constriction In: 1999 proceedings/Fifth International Dielectrics for ULSI Multilevel Interconnection Conf. (DUMIC), Febr. 8-9, 1999, S. 201-209 *
GRUENING, U. (u.a.): A Novel Trench DRAM Cell with a Vertical Access Transistor and Buried Strap (VERI BEST) for 4Gb/16Gb. In: International Elec- tron Device Meeting Technical Digest 1999, S. 25- 28.
GRUENING, U. (u.a.): A Novel Trench DRAM Cell with a Vertical Access Transistor and Buried Strap (VERI BEST) for 4Gb/16Gb. In: International Electron Device Meeting Technical Digest 1999, S. 2528. *

Also Published As

Publication number Publication date
DE10360537A1 (de) 2004-08-05
US20040126986A1 (en) 2004-07-01
US6821865B2 (en) 2004-11-23

Similar Documents

Publication Publication Date Title
DE10360537B4 (de) Verfahren zum Ausbilden tiefer Isolationsgräben bei der Herstellung integrierter Schaltungen
DE4310954C2 (de) Halbleiter-Bearbeitungsverfahren zum Herstellen eines Isoliergrabens in einem Substrat
DE69826934T2 (de) Verfahren zur Herstellung einer Doppel-Damaszener Struktur
DE102005054431B4 (de) Verfahren zum Herstellen eines Flaschengrabens und eines Flaschengrabenkondensators
DE102004032703B4 (de) Verfahren zum Ausbilden von Isolationsgebieten eines Halbleiterbauelements und Halbleiterbauelemente
DE3586554T2 (de) Verfahren zur selektiven exposition der seitenwaende eines grabens und dessen verwendung fuer die herstellung von einem substratkontakt aus metallsiliziden mit dielektrischem material gefuellten graeben isolierter anordnungen.
DE69837313T2 (de) Verfahren zur Herstellung von koplanaren Metal/isolierenden mehrlagigen Schichten unter Verwendung eines damaszenen Prozesses mit fliesfähiger Opferoxyd
DE10116529B4 (de) Verfahren zur Herstellung von Kondensatoren mit tiefen Gräben für Drams mit verringerter Facettierung an der Substratkante, und zur Bereitstellung einer gleichförmigeren Anschlussflächenschicht aus SI3N4 über das Substrat
DE102004002659A1 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE102020008064B4 (de) Tiefe grabenisolationsstruktur und verfahren zu deren herstellung
EP0971414A1 (de) Grabenkondensator mit Isolationskragen und vergrabenen Kontakt und entsprechendes Herstellungsverfahren
DE102015108688B4 (de) Halbleiterstruktur und Herstellungsverfahren
DE19925657B4 (de) Verfahren zum Ausbilden eines selbstpositionierenden Kontakts in einem Halbleiterbauelement
DE102005048036B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit tiefen Grabenstrukturen
DE10228717B4 (de) Verfahren zum Isolieren aktiver Bereiche von Halbleiterspeicherelementen und zum Isolieren von Elementgebieten eines Halbleiterwafers
DE102004020938B3 (de) Verfahren zum Herstellen einer ersten Kontaktlochebene in einem Speicherbaustein
DE10236217A1 (de) Bildung einer vergrabenen Brücke ohne TTO-Abscheidung
DE102004009292B3 (de) Verfahren zum Bilden von Kontaktlöchern
DE10347428B4 (de) Herstellungsverfahren für ein DRAM hoher Dichte mit reduziertem Peripherievorrichtungsbereich
DE10162905B4 (de) Neuartiges Konsolidierungsverfahren für die Übergangskontaktätzung für DT-basierte DRAM-Bauelemente mit weniger als 150 NM
DE69809012T2 (de) Reduktion der Erosion von Maskenschichten
DE10029036C1 (de) Verfahren zur Erhöhung der Trenchkapazität
DE102004012555B4 (de) Verfahren zur Ausbildung einer integrierten Schaltung mit Grabenisolation
DE102007033633B4 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE19852763A1 (de) Verfahren zur Herstellung von Graben-Kondensatoren für DRAM-Zellen

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee