KR100509283B1 - 층두께를제어하기위한버퍼층 - Google Patents

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Abstract

패드 층이 반도체 기판(102)상에 배치되고 버퍼층(108)이 상기 패드층내에 배치되어 상기 패드층은 버퍼층 아래 유전체층(106) 및 버퍼층 위의 마스크층(110)으로 분리된다. 반도체 칩상에 균일한 평탄도 및 두께를 가지는 층을 형성하는 방법은 위에 형성된 열적 패드(104)를 가지는 기판을 제공하는 단계, 열적 패드상에 유전체층(106)을 형성하는 단계, 유전체층상에 버퍼층(108)을 형성하는 단계를 포함하는데 상기 버퍼층은 유전체층과 다른 재료로 형성되고 및 버퍼층상에 마스크층(110)을 형성하는 단계를 포함하고 상기 버퍼층은 마스크층과 다른 재료로 형성된다.

Description

층 두께를 제어하기 위한 버퍼 층{BUFFER LAYER FOR IMPROVING CONTROL OF LAYER THICKNESS}
본 발명은 반도체 장치, 특히 유전체 두께 및 평탄도 제어를 개선시키는 유전체 층내에 배치된 버퍼층 및 상기 버퍼층을 형성하는 방법에 관한 것이다.
실리콘으로 만들어진 반도체 웨이퍼는 집적 회로 칩을 처리하기 위한 기판으로서 사용된다. 처리 방법이 다년간에 걸쳐 개선됨으로써 웨이퍼 직경은 대략 8 인치 및 그 이상의 현재 크기로 증가되었다. 웨이퍼는 큰 실리콘 결정 잉곳(ingot)으로부터 슬라이스되고 일반적으로 원형이다.
집적 회로 칩의 형상 크기를 감소키는 것은 웨이퍼의 평탄도에 대한 중요성을 증가시켰다. 오늘날, 미크론 이하의 형상이 널리 보급되었고, 표면 평탄도는 그것이 부스팅(boosting) 성능에 대한 열쇠를 제공하기 때문에 새로운 중요성을 가진다. 이들 형상 크기를 감소시키는 것에 대한 처리 제어는 표면 균일성 및 평탄도에 의존한다. 표면 균일성 및 평탄도는 표면층이 많은 처리 단계에 노출될 때 특히 제어하기 어렵다. 처리 단계, 예를들어 건식 에칭, 습식 에칭, 또는 화학 기계적 폴리싱(CMP)은 표면의 비균일성을 부가하여 평탄도를 감소시키는 표면층을 부분적으로 제거한다.
화학 기계적 폴리싱(CMP)은 반도체 웨이퍼의 표면 평탄도를 개선하기 위한 처리이고 실리카 바탕 슬러리를 가지는 기계적 패드 폴리싱 시스템을 사용한다. CMP는 전체적인 웨이퍼 평탄도의 중요 장점을 달성하기 위한 실질적인 방법이다. 그러나, 전체적인 평탄도를 위한 CMP 시스템은 약간의 제한 사항을 가진다. 이들 제한 사항은 작은 웨이퍼 작업 처리량, 폴리싱된 표면의 비균일성 및 "에지 배제"로서 알려진 폴리싱 균일성과 관련된 문제점을 포함한다.
표면 비균일성은 포토리소그래피 마스킹상에 나쁜 효과를 가진다. 비균일성은 추후 처리 단계를 통하여 유전체층 및 구성요소 성능의 변화를 유발한다. 그래서 포토리소그래피 이미지는 왜곡되고 반도체 칩상에 형성된 전자 구성요소상에 바람직하지 않은 효과를 가진다.
도 1에 도시된 바와같이, 트렌치 커패시터를 제조하는 동안, 패드 적층부(11)는 기판의 표면상에 형성된다. 패드 적층부는 추후에 패드층을 포함한다. 제 1 패드 유전체 층(14)은 기판상에 형성된다. 제 1 패드층은 일반적으로 열적 산화에 의해 형성된 패드 산화물층이다. 제 2 패드층(12)은 패드 산화물층상에 형성되고, 통상적으로 질화물을 포함한다. 패드 산화물층은 부착을 향상시키고 패드 질화물층 및 기판 사이의 스트레스를 감소시킨다. 패드 질화물층상에 하드 마스크 층(18)이 존재한다. 하드 마스크층은 통상적으로 트렌치 커패시터를 형성하기 위하여 사용된 깊은 트렌치 에칭 동안 마스크로서 사용하도록 패턴화된다. 하드 마스크층은 예를들어 TEOS 또는 붕소 실리케이트 유리(BSG)를 포함한다.
패드 질화물층(12)은 폴리싱 및/또는 에칭 정지층으로서 사용한다. 상기와 같이, 패드 정지층(12)은 처리 동안 폴리싱 단계 및 에칭 단계에 영향을 받는다. 패드층(12)은 이런 전처리로 인해 비균일한 두께를 가진다. 이런 층이 폴리싱 또는 에칭 정지층으로서 효과적이도록, 예를들어 만약 상기 층이 폴리싱 정지부로서 작동하면 어떤 최소의 안전 두게를 유지하여야 한다. 전단계의 폴리싱 및 에칭 단계에서 형성된 비균일성은 정지층의 최소 요구 두께 이하일 수 있는 "낮은 스폿"을 남긴다.
그러므로 본 발명의 목적은 전처리 단계에서 노출된 층에 대해 균일한 두께의 층으로 생성하기 위한 방법 및 장치를 제공하는 것이다.
균일한 두께의 유전체층을 형성하기 위한 반도체 장치는 반도체 기판상에 배치된 패드층을 포함한다. 패드 층은 유전체 재료를 포함한다. 버퍼층은 패드층내에 배치되어 상기 패드층은 버퍼층 아래 유전체 층 및 버퍼층 위 패드층으로 나뉘어진다.
특히 반도체 장치는 다수의 유전체층 및 다수의 버퍼층을 포함한다. 버퍼층은 산화물, 바람직하게 TEOS로 만들어질 수 있고 유전체층은 실리콘 질화물로 만들어질 수 있다. 버퍼층은 약 100 옴스트롱 두께이하, 바람직하게 약 50 및 100 옴스트롱 두께 사이이다. 버퍼층을 가지는 반도체 장치는 트렌치 커패시터를 제조하는데 사용될 수 있다.
반도체 칩상에 균일한 평탄도 및 두께를 가지는 층을 형성하는 방법은 기판상에 형성된 열적 패드를 가지는 기판을 제공하는 단계, 열적 패드상에 유전체층을 형성하는 단계, 버퍼층이 유전체층상에 버퍼층을 형성하는 단계를 포함하는데 상기 버퍼층은 유전체층과 다른 화합물로 만들어지고 및 버퍼층상에 마스크층을 형성하는 단계를 포함하고, 상기 버퍼층은 마스크층과 다른 화합물로 만들어진다.
일실시예에서, 버퍼층은 산화물, 바람직하게 TEOS이고, 패드층은 실리콘 질화물이다. 추가의 에칭 정지부로서 버퍼층을 사용하고 패드층상에 유리층을 형성하는 단계가 포함될 수 있다. 다수의 버퍼층이 다수의 패드 정지층과 다른 화합물로 만들어진 다수의 버퍼층상에 다수의 패드 정지층을 형성하거나 폴리싱 정지부로서 버퍼층을 사용하는 다음 단계는 포함될 수 있다.
트렌치를 구비한 반도체 칩에서 균일한 평탄도 및 두께를 가지는 층을 형성하는 방법은 반도체 기판상에 배치된 패드층, 및 패드 정지층이 버퍼층 아래 유전체층 및 버퍼층 위 패드 정지층으로 나뉘어지도록 패드 정지층내에 배치된 버퍼층을 가지는 반도체 장치를 제공하는 단계, 반도체 칩내에 트렌치를 형성하는 단계, 충전재로 트렌치를 채우는 단계, 패드 정지층까지 폴리싱하는 단계, 패드 정지층을 제거하기 위하여 에칭 정지부로서 버퍼층을 사용하는 단계 및 실질적으로 균일한 표면이 유전체층상에 형성되도록 버퍼층을 제거하는 단계를 포함한다. 트렌치내의 TEOS 칼라(collar)를 형성하는 단계는 버퍼층 및 TEOS층 부분을 동시에 제거하는 단계를 포함한다. 버퍼층은 TEOS로 형성되고 마스크층 및 유전체층은 실리콘 질화물로 형성된다. 마스크층상의 유리층은 트렌치를 형성하기 전에 형성된다. 다수의 패드 정지층과 다른 화합물로 만들어지는 다수의 버퍼층상에 다수의 패드 정지층을 형성하는 단계가 포함된다.
다른 실시예에서, 충전재로 트렌치를 재충전하는 단계, 리세스를 형성하기 위하여 화학 다운스트림 에칭(CDE), 건식 에칭, 습식 에칭 또는 CMP를 사용하는 단계, 리세스에 얕은 트렌치 절연체를 형성하는 단계 및 얕은 트렌치 절연체 트렌치를 폴리싱하기 위하여 폴리싱 정지부로서 유전체층을 사용하는 단계가 포함된다.
본 명세서는 다음 도면을 참조하여 바람직한 실시예의 다음 설명을 상세히 제공할 것이다.
본 발명은 패드층내에 버퍼층을 형성하는 방법을 기술하고, 상기 방법은 상기 패드층을 패드 정지층 및 유전체 층으로 분리한다. 패드 정지층은 필요한만큼 폴리싱, 에칭 및 처리된다. 패드 정지층이 더 이상 필요하지 않을 때, 버퍼층을 노출시키기 위하여 선택적으로 에칭될 수 있다. 버퍼층은 유전체층을 노출시키기 위하여 처리 및/또는 선택적으로 에칭된다. 유전체층이 이전 처리동안 보호되기 때문에, 유전체층은 폴리싱 또는 에칭 정지부로서 사용하기 위하여 요구된 최소 두께 이상의 소정 두께를 가지며 바람직하게 반도체 칩상에 전자 구성요소를 형성하기 위하여 사용된다.
동일 엘리먼트에 동일 참조 번호를 부과한 도면을 참조하여, 도 2는 기판(102)의 단면을 도시한다. 기판은 IC 부분을 나타낸다. 상기 IC는 랜덤 액세스 메모리(RAM), 다이나믹 RAM(DRAM), 싱크로노스 DRAM(SDRAM), 또는 스태틱 RAM(SRAM)같은 메모리 회로를 포함한다. IC는 프로그램 가능 로직 어레이(PLA), 애플리케이션 스페식 IC(ASIC), 병합 DRAM-논리 회로, 또는 임의의 회로 장치일 수 있다.
통상적으로, 다수의 IC는 실리콘 웨이퍼같은 반도체 기판상에 병렬로 제조된다. 처리후, 웨이퍼는 IC를 다수의 각각의 칩으로 분리하기 위하여 다이싱된다. 칩은 예를들어, 컴퓨터 시스템, 셀방식 전화, 퍼스널 디지털 어시스탄트(PDA), 및 다른 전자 제품같은 고객 제품에 사용하기 위해 최종 제품으로 패키지된다.
도시된 바와같이, 기판(102)은 제공된다. 예를들어, 기판은 실리콘 웨이퍼를 포함한다. 갈륨 비화물, 게르마늄, 실리콘 온 인슐레이터(SOI), 또는 다른 반도체 재료같은 다른 반도체 기판은 이용가능하다. 기판은 목표된 전기 특성을 달성하기 위하여 미리 결정된 전도성의 도판트로 저도핑 또는 고도핑될 수 있다.
열적 패드층(104)은 기판(102)상에 형성된다. 열적 패드층(104)은 예를들어 실리콘 이산화물 화합물을 형성하기 위하여 상승된 온도 조건하에서 산소에 기판(102)을 노출시킴으로써 형성될 수 있다. 유전체층(106)은 열적 패드층(104)상에 형성된다. 유전체층(106)은 화학 기상 증착(CVD) 처리, 예를들어 저압 화학 기상 증착(LPCVD) 또는 플라즈마 강화 화학 기상 증착(PECVD)을 사용하여 형성된다.
버퍼층(108)은 가스 증착 처리에 의해 유전체층(106)상에 형성된다. 버퍼층(108)은 패드층(110), 유전체층(106) 및 처리된 구조, 예를들어 트렌치 재료에 관련하여 선택적으로 제거된다. 패드층(110), 버퍼층(108), 및 유전체층은 예를들어 다음 재료의 조합을 가질 수 있다 : 산화물/질화물/산화물, 질화물/산화물/질화물, 산화물/다결정 실리콘(폴리)/산화물, 질화물/폴리/질화물, 폴리/질화물/폴리 또는 폴리/산화물/폴리. 마스크층(110)은 CVD 처리, 예를들어 LPCVD 또는 PECVD를 사용함으로써 버퍼층(108)상에 형성된다. 하드 무브(hard move) 유리층(112)은 마스크층(110)상에 형성된다. 하드 마스크층은 예를들어 붕소 실리케이트 유리(BSG) 또는 TEOS를 포함한다.
일실시예에서, 유전체층(106) 및 마스크층(110)은 일반적으로 실리콘 질화물로 만들어진다. 층(106 및 110)으로부터 버퍼층(108)을 구별하기 위하여, 버퍼층(108)은 실리콘 이산화물, 테트라에틸옥소시레인(TEOS) 또는 다결정 실리콘(폴리)로 형성될 수 있다. 바람직하게 버퍼층(108)은 TEOS를 포함한다. 버퍼층(108)은 저압 TEOS 증착 처리를 사용하여 형성될 수 있다. 버퍼층(108)의 형성후, 버퍼층은 버퍼층(108)의 밀도를 높이기 위하여 대략 10분 동안 약 850 내지 950 도의 온도를 유지하고 습식 산화물 어닐링 처리된다. 버퍼층(108)의 밀도화는 화학 에칭, 예를들어, HF 습식 에칭에 대해 버퍼층(108) 저항을 개선시킨다. 버퍼층(108)은 예를들어 약 100?? 이하 및 바람직하게 50 내지 100?? 두께 범위내에 있다. 상기된 바와같이 종래 기술 패드층(10)이 약 2200??이기 때문에, 본 발명의 유전체(106), 버퍼층(108) 및 패드층(110)은 약 2200?? 두께에 부가되어야 한다. 유전체층(106)은 적당한 보호양을 달성하기 위하여 적어도 약 800?? 두께이다.
도 3을 참조하여, 다수의 유전체층(101)은 중간 처리동안 층의 균일성을 개선하기 위하여 다수의 버퍼층(103)과 함께 사용될 수 있다. 다수의 버퍼층(103)은 유전체층(101) 사이에 샌드위치되고 폴리싱 또는 에칭 정지부로서 사용될 수 있다.
도 4-12를 참조하여, 본 발명의 일실시예가 도시된다. 도 4를 참조하여, 유전체층(106) 및 패드 정지층(110)을 분리하는 하나의 버퍼층(108)을 포함하는 패드 적층부가 기판의 표면상에 제공된다. 도시된 바와같이, 트렌치(114)는 기판내에 형성된다. 통상적으로, 트렌치는 통상적인 리소그래픽 및 에칭 기술을 사용하는 하드 에칭 마스크층(112)을 패터닝함으로써 형성된다. 하드 마스크층은 트렌치를 형성하기 위하여 사용된 반응 이온 에칭(RIE)에 대한 하드 에칭 마스크로서 사용한다. 하드 마스크층은 예를들어 에천트로서 HF를 사용하는 습식 에칭 처리에 의해에칭된다. 이런 포인트에서, 트렌치 하부 부분에 매몰된 플레이트는 도판트 소스를 제공하고 도판트를 기판 내부로 확산시키는 바와같은 종래 기술을 사용하여 선택적으로 형성된다. 도판트 소스는 예를들어 비소 도핑 실리케이트 유리(ASG)를 포함한다.
도 5를 참조하여, 트렌치(114)는 다결정 실리콘(폴리)같은 충전재(105)로 충전된다. 폴리는 예를들어 캐패시터의 노드를 형성하기 위하여 n 타입 도판트로 심하게 도핑된다. 폴리(111)의 표면은 도 6에 도시된 바와같이 패드 정지층(110)과 동일 평면상의 표면을 형성하기 위하여 CMP에 의해 폴리싱된다. 도 7을 참조하여, 충전재(105)는 리세스되고, 트렌치의 하부 부분에 충전재 재료 부분을 남긴다(도 5-6). TEOS층(116)은 라인벽(118) 및 각각의 트렌치(114)의 하부(120)에 증착된다. TEOS는 기생 누설을 감소시키기 위하여 유전체 칼라를 형성하도록 사용된다. 통상적으로, TEOS는 층의 절연 특성을 개선하기 위하여 어닐링된다.
도 8을 참조하여, TEOS층(116)은 반응 이온 에칭에 의해 하부(120) 및 마스크 층(110)으로부터 제거된다. RIE는 트렌치 측벽의 상부 부분뿐 아니라 표면층(110)으로부터 TEOS층을 제거한다. 도 9에서 트렌치(114)는 n 도핑 폴리같은 충전재(122)로 충전된다. 도 10에서 충전재(122)는 트렌치(114)내의 소정 높이(123)까지 에천트로서 HF를 사용하는 습식 에칭 처리에 의해 제거된다. 소정 높이는 매몰된 스트랩(strap)이 형성되는 하부와 대응하고, TEOS 칼라(124)의 상부가 있는 곳과 대응한다. 습식 에칭이 산화물(즉 TEOS가 에칭되지 않음)에 대해 선택적이기 때문에, TEOS는 에칭될 실리콘 측벽을 바람직하게 보호한다.
도 11을 참조하여, 실리콘에 대해 선택적인 습식 에칭은 TEOS를 제거하기 위하여 수행된다. 이런 에칭은 폴리의 대략 상부까지 TEOS를 제거하고, TEOS 칼라를 형성한다. 그 다음 도 12에서, 충전재는 트렌치(114)를 충전하기 위하여 사용된다. 예를들어 충전재는 매몰된 스트랩을 형성하기 위하여 사용된 도핑되지 않은 폴리이다.
도 13을 참조하여 트렌치(114)가 형성되고 충전된후, 화학 기계적 폴리싱(CMP) 단계가 패드 정지층(110) 상의 재료층을 제거하기 위하여 수행된다. 폴리싱 결과, 상부 표면(126)은 모든 폴리싱 과정동안 편평하지 않다. 즉, 어느 정도까지만 편평하다. 패드 정지층(110)은 도 14에 도시된 바와같이 습식 에칭 또는 건식 에칭에 의해 제거된다. 일실시예에서, 패드 정지층(110)은 버퍼층(108)에 대해 선택적으로 에칭된다. 버퍼층(108)은 산화물인 반면 패드층(110)은 질화물이다. 에칭 정지부로서 사용하기 위하여 버퍼층(108)을 제공함으로써, 보다 균일한 표면(128)이 달성된다.
도 15를 참조하여, 버퍼층(108)은 에칭에 의해 제거되고, 유전체 층(106)을 노출시킨다. 일실시예에서, 유전체층(106)은 질화물인 반면, 버퍼층(108)은 산화물이어서, 버퍼층이 선택적으로 에칭될 수 있다. 유전체층(106)은 기판(102)쪽으로 리세스 충전재(122)에 대한 습식 에칭 동안 에칭 정지부로서 작용할 수 있다. 리세스는 트렌치 캐패시터의 매몰된 스트랩을 형성한다. 유전체층(106)은 두 개의 층 사이 폴리싱 또는 에칭 정지부로서 사용하기 위하여 적어도 최소 두께를 가진다. 처리는 예를들어 트렌치 캐패시터를 형성하기 위하여 계속된다. 유전체층(106)은 반도체 칩(100)에 걸쳐 보다 균일한 높이를 가진다.
도 16을 참조하여, 얕은 트렌치(130)가 통상적인 리소그래픽 및 에칭 기술에 의해 형성된다. 그 다음 얕은 트렌치는 예를들어 얕은 트렌치 절연(STI)을 형성하기 위하여 TEOS로 충전된다. TEOS는 그것의 밀도를 증가시키기 위하여 어닐링된다. 상기 표면은 폴리싱되고, 폴리싱 정지부로서 유전체층(106)을 사용한다. 이것은 STI(130)를 보다 잘 제어하게 하고 보다 우수한 성능을 만든다.
도 17을 참조하여, 다른 도시적인 실시예는 트렌치(214)내에 미리 형성된 TEOS층(216) 및 리세스(215)를 형성하는 트렌치(214)내의 소정 높이까지 도입되고 에칭되는 충전재(222)를 도시한다. 리세스(215)는 화학 다운스트림 에칭(CDE)을 사용하여 형성될 수 있다. 기판(202)은 그 위에 형성된 열적 패드층(204)을 가진다. 열적 패드층(204), 유전체층(206), 버퍼층(208) 및 패드층(210)은 상기된 바와같다. CMP 처리는 폴리싱으로 인한 높이 변화를 가진 마스크층(210)상 상부 표면(226)을 형성하는 것을 수행했다.
도 18을 참조하여, 패드층(210)은 선택적인 습식 에칭 또는 건식 에칭에 의해 제거된다. 버퍼층(208)은 에칭 정지부로서 작동한다. 일실시예에서, 패드층(210)은 버퍼층(208)에 대해 선택적으로 에칭된다. 버퍼층(208)은 산화물이고 마스크층(210)은 질화물이다. 버퍼층(208)을 제공함으로써, 보다 균일한 표면(228)이 달성된다. 만약 버퍼층(208)이 산화물이면, 양쪽 버퍼층(208) 및 TEOS층(216)은 단일 에칭 단계로 제거될 수 있다. 충전재(222)는 충전재(222)가 트렌치(214)에 존재하는 경우 TEOS층(216)이 제거되는 것을 방지하도록 마스크로서 작용한다.
도 19를 참조하여, 유전체층(206)은 보다 균일한 표면(230)을 가진다. 칼라(224)는 각각의 트렌치(214)에 형성되고, 충전재(222)는 트렌치 캐패시터를 형성하기 위하여 추가 처리동안 부가된다. 충전재(222)는 에칭된 표면에 대해 개선된 균일성을 제공할 수 있는 화학 다운스트림 에칭(CDE)을 사용하여 제거될 수 있다. CMP는 상기된 바와같이 비록 CMP가 잠재적으로 보다 불균일성을 형성할지라도 사용된다. CDE를 사용함으로써, 깊은 트렌치 리세스는 도 16에 도시된 바와같이 STI의 배치를 위하여 형성된다. STI는 상기된 바와같이 폴리싱 정지부로서 유전체 층(206)을 사용한다. 폴리싱 정지부는 버퍼층(208)의 제거에 의해 제공된 감소된 변형으로 인해 보다 잘 형성된다.
유전체 두께 및 평탄도의 제어를 개선하는 유전체층내에 배치된 버퍼층 및 상기 버퍼층을 형성하는 방법의 기술된 실시예를 사용하여(도시하고자 하는 것이고 제한하지는 않는다), 변형 및 변화가 상기 기술로 인해 당업자에 의해 이루어질 수 있다. 그러므로 첨부된 청구범위에 의해 약술된 바와같은 본 발명의 범위 및 사상내에 있는 개시된 본 발명의 특정 실시예내에서 변형이 이루어질수있다는 것이 이해된다. 레터 특허에 의해 청구되고 목표되고 보호된 특허법에 의해 요구된 상세한 설명을 가지는 본 발명은 첨구된 청구범위에 나타난다.
본 발명에 따라 전처리 단계에서 노출된 층을 균일하게 함으로써 보다 안전하게 폴리싱 및 에칭을 할수있도록 하는 효과를 가집니다.
도 1은 종래 기술 반도체 칩의 단면도.
도 2는 버퍼층을 도시하는 반도체 칩의 단면도.
도 3은 다수의 버퍼층을 도시하는 반도체 칩의 단면도.
도 4는 내부에 형성된 트렌치를 도시하는 반도체 칩의 단면도.
도 5는 충전재로 충전된 트렌치를 가지는 도 4의 반도체 칩의 단면도.
도 6은 윗부분의 충전재 층을 제거함으로써 노출된 마스크 층을 가지는 도 5의 반도체 칩의 단면도.
도 7은 에칭된 충전재 및 증착된 TEOS 층을 가지는 도 6의 반도체 칩의 단면도.
도 8은 TEOS 층의 일부가 제거된 도 7의 반도체 칩의 단면도.
도 9는 충전재로 충전되고 마스크 층까지 폴리싱된 트레치를 가지는 도 8의 반도체 칩 단면도.
도 10은 충전재가 리세스된 도 9의 반도체 칩의 단면도.
도 11은 충전재까지 에칭된 TEOS 층을 가지는 도 10의 반도체 칩의 단면도.
도 12는 트렌치가 재충전된 도 11의 반도체 칩의 단면도.
도 13은 폴리싱이후 도시된 실시예의 반도체 칩 단면도.
도 14는 마스크 층을 제거한후 도 13의 반도체 칩의 단면도.
도 15는 버퍼층이 제거된후 실질적으로 균일한 두께 및 평탄도의 유전체 층을 도시하는 도 14의 반도체 칩의 단면도.
도 16은 내부에 얕은 트렌치 절연체를 수용하기 위하여 형성된 리세스를 가지며 폴리싱 정지부로서 작동하는 유전체 층을 도시하는 반도체 칩의 단면도.
도 17은 폴리싱 이후 다른 실시예의 반도체 칩 단면도.
도 18은 마스크 층을 제거한후 도 17의 반도체 칩의 단면도.
도 19는 버퍼층이 제거된후 실질적으로 균일한 두께 및 평탄도의 유전체 층을 도시하는 도 18의 반도체 칩의 단면도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 칩 102 : 반도체 기판
104 : 열적 패드층 106 : 유전체 층
116 : TEOS 층 130 : 트렌치

Claims (10)

  1. 반도체 기판 상에 배치되는 패드층을 갖는 반도체 칩을 제공하는 단계;
    상기 패드층 상에 유전체층을 형성하는 단계;
    상기 유전체층 상에 버퍼층 - 이 버퍼층은 상기 유전체층과 다른 재료로 만들어짐 - 을 형성하는 단계;
    상기 버퍼층 상에 마스크층 - 이 마스크층은 상기 버퍼층과 다른 재료로 만들어짐 - 을 형성하는 단계;
    상기 반도체 칩에 적어도 하나의 트렌치 - 각각의 트렌치는 상기 마스크, 버퍼, 유전체 및 패드층들을 통과하여, 그리고 상기 기판의 일부를 통과하여 상기 반도체 칩의 상부 표면의 일부에 형성됨 - 를 형성하는 단계;
    상기 상부 표면 상에 그리고 상기 적어도 하나의 트렌치에 충전재를 증착하는 단계;
    상기 마스크층의 일부를 노출시키도록 상기 상부 표면으로부터 상기 충전재를 폴리싱하는 단계;
    상기 적어도 하나의 트렌치에 적어도 하나의 유전체 칼라(collar)를 형성하는 단계;
    상기 버퍼층을 노출시키도록, 상기 유전체 칼라의 형성 후에 상기 마스크층의 상기 노출된 일부를 에칭하는 단계; 및
    상기 유전체층을 노출시키도록, 상기 마스크층을 에칭한 후에 상기 버퍼층의 상기 노출된 일부를 제거하는 단계를 포함하는, 반도체 칩 제조 방법.
  2. 제 1 항에 있어서, 상기 패드층은 다수의 버퍼층들을 포함하는, 반도체 칩 제조 방법.
  3. 제 1 항에 있어서, 상기 버퍼층은 TEOS로 만들어지고 상기 마스크층 및 상기 유전체층은 실리콘 질화물로 만들어지는, 반도체 칩 제조 방법.
  4. 제 1 항에 있어서, 상기 버퍼층은 10㎚ 두께 이하인, 반도체 칩 제조 방법.
  5. 제 1 항에 있어서, 상기 버퍼층은 5㎚와 10㎚ 두께 사이인, 반도체 칩 제조 방법.
  6. 반도체 기판 상에 배치되는 패드층을 갖는 반도체 칩을 제공하는 단계;
    상기 패드층 상에 유전체층을 형성하는 단계;
    상기 유전체층 상에 버퍼층 - 이 버퍼층은 상기 유전체층과 다른 재료로 만들어짐 - 을 형성하는 단계;
    상기 버퍼층 상에 마스크층 - 이 마스크층은 상기 버퍼층과 다른 재료로 만들어짐 - 을 형성하는 단계;
    상기 반도체 칩에 적어도 하나의 트렌치 - 각각의 트렌치는 상기 마스크, 버퍼, 유전체 및 패드층들을 통과하여, 그리고 상기 기판의 일부를 통과하여 상기 반도체 칩의 상부 표면의 일부에 형성됨 - 를 형성하는 단계;
    상기 상부 표면 상에 그리고 상기 적어도 하나의 트렌치에 충전재를 증착하는 단계;
    상기 마스크층의 일부를 노출시키도록 상기 상부 표면으로부터 상기 충전재를 폴리싱하는 단계;
    상기 적어도 하나의 트렌치에 적어도 하나의 유전체 칼라(collar)를 형성하는 단계;
    상기 버퍼층의 일부를 노출시키도록, 상기 유전체 칼라의 형성 후에 상기 마스크층의 상기 노출된 일부를 에칭하는 단계; 및
    상기 유전체층의 일부를 노출시키도록, 상기 마스크층을 에칭한 후에 상기 버퍼층의 상기 노출된 일부를 제거하는 단계의 방법에 의하여 제조되는 반도체 칩.
  7. 제 6 항에 있어서, 상기 패드층은 다수의 버퍼층들을 포함하는, 반도체 칩.
  8. 제 6 항에 있어서, 상기 버퍼층은 TEOS로 만들어지고 상기 마스크층 및 상기 유전체층은 실리콘 질화물로 만들어지는, 반도체 칩.
  9. 제 6 항에 있어서, 상기 버퍼층은 10㎚ 두께 이하인, 반도체 칩.
  10. 제 6 항에 있어서, 상기 버퍼층은 5㎚와 10㎚ 두께 사이인, 반도체 칩.
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