KR20040110658A - 반도체 제조방법 - Google Patents

반도체 제조방법 Download PDF

Info

Publication number
KR20040110658A
KR20040110658A KR1020030040071A KR20030040071A KR20040110658A KR 20040110658 A KR20040110658 A KR 20040110658A KR 1020030040071 A KR1020030040071 A KR 1020030040071A KR 20030040071 A KR20030040071 A KR 20030040071A KR 20040110658 A KR20040110658 A KR 20040110658A
Authority
KR
South Korea
Prior art keywords
layer
gate
substrate
silicon layer
forming
Prior art date
Application number
KR1020030040071A
Other languages
English (en)
Inventor
이진원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030040071A priority Critical patent/KR20040110658A/ko
Publication of KR20040110658A publication Critical patent/KR20040110658A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 게이트 전극의 쓰러짐을 방지하기 위한 반도체 제조방법에 관한 것으로서, 기판의 상부 표면에 트랜치를 형성하고, 상기 트랜치를 포함하는 기판의 전면에 게이트 산화막층을 형성하고, 상기 게이트 산화막층이 형성된 상기 기판의 전면에 불순물이 함유된 다결정 실리콘층을 형성한다. 다음, 상기 트랜치 상부의 상기 다결정 실리콘층 상에 발생되는 만곡을 제거하기 위해 화학 기계적 연마 또는 에치백 공정을 이용하여 상기 다결정 실리콘층을 평탄화하고, 상기 다결정 실리콘층 상에 금속 실리사이드층를 평탄하게 형성하여 상기 금속 실리사이드층의 쪼개짐 현상을 방지할 수 있다.

Description

반도체 제조방법{Methode for manufacturing semiconductor device}
본 발명은 반도체 제조방법에 관한 것으로, 특히, 리세스(Recess)형 트랜지스터의 형성 시 트랜치에 의한 다결정 실리콘층의 만곡(彎曲)을 평탄화하여 게이트 금속의 쪼개짐에 의한 게이트 전극의 쓰러짐을 방지하기 위한 반도체 제조방법에 관한 것이다.
최근, 반도체 소자의 크기 및 디자인 룰(Design rule)이 축소됨에 따라, 반도체 소자를 구성하는 중요한 요소인 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 크기 축소(Scale down)도 점차 가속화되고 있다.
고밀도 패킹의 메모리 셀의 크기를 줄이기 위한 일환으로, 단위 면적당 플래너형보다 게이트 채널 길이가 넓은 리세스(Recess) 또는 그루브(groove)형 트랜지스터 개발의 필요성이 대두되고 있다.
상기 리세스형 트랜지스터는 제조 공정 중 트랜치(Tranch) 소자분리 공정에서 아직 많은 문제점들이 발생한다. 이러한 공정상의 문제는 대부분 게이트 전극의 크기와, 게이트 라인간의 간격이 디자인 룰이 작아짐에 따라 협소해짐에 기인한다.
이하, 도면을 참조하여 종래 기술의 반도체 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도들이다.
도 1a에 도시한 바와 같이, 반도체 기판(1) 상에 패드 산화막층(3) 및 패드 실리콘층(5)을 순차적으로 적층하고, 포토레지스트 패턴(도시하지 않음)을 형성한 후, 상기 포토레지스트 패턴 하부의 패드 실리콘층(5), 패드 산화막층(3) 및 기판(1)의 일부를 식각하여 게이트 형성영역(G) 및 소스/드레인 형성영역(S/D)을정의한다.
여기서, 상기 게이트 형성영역(G) 및 소스/드레인 형성영역(S/D)은 소자 형성영역(A)이고, 소자를 분리하기 위해 상기 소자 형성영역(A) 이외에 도시된 부분은 실리콘 산화막(7)으로 형성된 STI(Sallow Trench Isolation) 영역(S)이다.
이때, 상기 게이트 형성영역(G)의 형성은 상기 기판의 식각율에 비해 패드 실리콘층(5) 및 패드 산화막층(3)의 식각율이 우수한 이방성 식각 방법을 이용하여 상기 포토레지스트 패턴을 따라 패터닝되는 상기 패드 실리콘층(5) 및 패드 산화막층(3)을 상기 기판(1)이 노출될 때까지 식각함으로써 이루어진다.
이후, 상기 포토레지스트 패턴을 제거한다.
다음, 도 1b에 도시한 바와 같이, 패터닝된 상기 패드 실리콘층(5) 및 패드 산화막층(3)을 자기 정렬(Self-align)방법으로 상기 기판(1)에 트랜치를 형성한다.
이때, 상기 패드 실리콘층(5) 및 패드 산화막층(3)의 식각율에 비해 상기 기판(1)의 식각율이 우수한 이방성 식각 방법을 이용하여 상기 기판(1)의 노출된 부분을 식각함으로써 트랜치를 형성할 수 있다.
상기 트랜치는 평탄한 기판으로부터 단차가 발생하도록 일정한 깊이와 폭을 갖고, 사각형 또는 둥근모양의 방사형으로 함몰되도록 형성된다.
또한, 건식 식각방법을 이용하여 상기 트랜치를 형성할 경우, 상기 건식 식각방법의 반응가스가 결정 실리콘 재질의 상기 기판(1)의 표면과 다결정 실리콘 재질의 상기 패드 실리콘층(5)에 대한 식각율이 비슷하기 때문에 상기 트랜치의 형성과정에서 상기 패드 실리콘층(5)을 식각하여 제거한다.
즉, 상기 기판(1)의 게이트 형성영역(G)에 트랜치가 형성됨과 동시에 상기 소스/드레인 형성영역(S/D) 및 STI 영역(S) 상의 상기 패드 실리콘층(5)이 식각되어 없어진다.
또한, 남아 있는 상기 패드 산화막층(3)을 제거하여 기판(1)의 전면을 노출시킨다.
도 1c에 도시한 바와 같이, 상기 트랜치가 형성된 상기 기판(1)의 전면에 게이트 산화막층(9)을 형성한다. 도시하지는 않았지만, 상기 패드 산화막층(도 1b의 3)을 제거하지 않고, 상기 패드 산화막층(3) 상에 상기 게이트 산화막층(9)을 적층하여 다음 공정을 수행할 수도 있다.
다음, 상기 게이트 산화막층(9)이 형성된 기판 상에 불순물을 함유하는 다결정 실리콘층(11)을 형성한다.
이때, 상기 게이트 산화막층(9) 상에 형성된 상기 다결정 실리콘층(11)은 소정 두께 이하로 형성될 경우, 상기 기판(1)에 형성된 트랜치로부터 발생되는 단차에 의해 평탄화되지 못하고 도면에 도시한 바와 같이, 상기 트랜치에 상응하는 다결정 실리콘층(11)의 표면에 만곡(R)을 갖고 형성된다.
반면, 상기 다결정 실리콘층(11)을 일정두께 이상 형성하여 상기 트랜치에 영향을 받지 않고 평탄하게 할 수도 있지만, 이후 공정에서 발생되는 게이트 전극(도시하지 않음) 사이에 형성되는 겝필(Gap-fill) 공정 불량을 야기하는 제약이 따르기 때문에 상기 일정두께 이하로 형성해야만 한다.
또한, 상기 다결정 실리콘 게이트 구조는 다른 도전물질에 비해 상대적으로큰 저항을 가지고 있어서 디바이스의 주파수 특성을 저하시킬 수 있기 때문에 상기 다결정 실리콘층(11) 상에 별도의 금속 실리사이드층(도 1d의13)을 도 1d와 같이 형성한다.
도 1d에 도시한 바와 같이, 상기 다결정 실리콘층(11)이 형성된 기판 상에 금속 실리사이드층(13)을 순차적으로 형성한다.
이때, 상기 다결정 실리콘층(11) 상에 금속 실리사이드층(13)을 형성할 경우, 상기 게이트 형성영역(G)의 상기 다결정 실리콘층(11)에 발생되는 만곡(R)을 따라 상기 금속 실리사이층(13)이 형성된다.
도 1e에 도시한 바와 같이, 상기 금속 실리사이드층(13)이 형성된 기판의 전면에 게이트 상부 절연막층(15)을 형성한다.
이때, 상기 게이트 상부 절연막층(15)은 이후 식각 공정에서 금속 실리사이드층(13)을 보호하기 위한 식각 마스크층으로 사용된다.
도 1f에 도시한 바와 같이, 상기 게이트 상부 절연막층(15) 상에 포토 레지스트 패턴을 형성하고, 상기 포토 레지스트 패턴을 이용하여 상기 소스/드레인 형성영역(S/D)의 상기 게이트 상부 절연막층(15)을 패터닝 하여 상기 포토 레지스트 패턴을 제거한다.
또한, 상기 게이트 상부 절연막층(15)을 식각 마스크로 하여 상기 기판(1)의 활성영역이 노출될 때까지 에치백(Etch back) 공정을 실시하여 상기 금속 실리사이드층(13), 다결정 실리콘층(11) 및 게이트 상부 절연막층(15)을 순차적으로 식각함으로써 섬모양의 게이트 전극(G)을 형성한다.
이때, 상기 금속 실리사이드층(13), 다결정 실리콘층(11) 및 게이트 상부 절연막층(15)의 식각 시, 식각되는 매질에 따라 식각율이 다른 이방성 식각 방식을 이용하여 상기 트랜치 외곽의 상기 기판(1) 표면이 노출될 때까지 에치백(Etch back) 공정을 실시한다.
도시하지는 않았지만, 자기 정렬(Self-align) 방식을 이용하여 상기 게이트 전극(17)을 중심으로 양측 소스/드레인 형성영역의 상기 기판 표면에 불순물을 이온주입하여 불순물 영역을 형성한다. 또한, 상기 게이트 전극(17)의 측벽에 스페이서(Spacer)를 형성하고, 상기 스페이서에 의해 상기 게이트 전극(17)과 절연되도록 소스/드레인 전극을 형성한다.
따라서, 종래 기술의 반도체 제조방법은 게이트 형성영역(G)에 트랜치를 형성하고, 상기 게이트 형성영역 상에 게이트 산화막층(9), 다결정 실리콘(11), 금속 실리사이드(13) 및 게이트 상부 절연막층(15)을 적층하고, 상기 소스/드레인 형성영역(S/D)을 기판(11)의 표면이 노출되도록 식각하여 트랜치 구조의 게이트 전극(17)을 형성할 수 있다.
하지만, 종래 기술의 반도체 제조방법은 다음과 같은 문제점이 있었다.
상기 트랜치에 의한 상기 다결정 실리콘층의 상부 표면에 만곡이 있을 경우, 상기 다결정 실리콘층 상에 형성되는 금속 실리사이드층은 고온의 실리콘 반응이 필수적임으로, 상기 금속 실리사이드층의 증착 후 감온되는 과정에서 상기 다결정 실리콘층이 함몰되는 만곡을 따라 형성된 금속 실리사이드층은 비대칭적인 스트래스를 받아 쪼개짐 현상이 발생하기 때문에 이후 게이트 전극의 형성 공정 중 금속실리사이드층의 부착력이 떨어져 상기 게이트 전극의 쓰러짐이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 금속 실리사이드층의 쪼개짐을 방지하여 게이트 전극의 쓰러짐을 방지할 수 있는 반도체 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도들이다.
도 2a 내지 2g는 본 발명에 따른 반도체 제조방법을 설명하기 위해 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 기판 23 : 패드 산화막층
25 : 패드 실리콘층 27 : 실리콘 산화막
29 : 게이트 산화막층 31 : 다결정 실리콘층
33 : 금속 실리사이드층 35 : 게이트 상부 절연막
37 : 게이트 전극
상기 목적을 달성하기 위한 본 발명에 따른 반도체 제조방법은, 기판의 상부 표면의 게이트 형성영역에 트랜치를 형성하는 단계와, 상기 트랜치를 포함하는 기판의 전면에 게이트 산화막층을 형성하는 단계와, 상기 게이트 산화막층이 형성된 상기 기판의 전면에 불순물이 함유된 다결정 실리콘층을 형성하는 단계와, 상기 트랜치 상부의 상기 다결정 실리콘층을 평탄화하는 단계와, 상기 다결정 실리콘층 상에 금속 실리사이드층 및 게이트 상부 절연막층을 순차적으로 형성하는 단계와, 상기 게이트 상부 절연막층 상에 포토 레지스트 패턴을 형성하여 소스/드레인 형성영역의 기판 표면이 노출되도록 섬모양의 게이트 전극을 형성하는 단계를 포함함을 특징으로 한다.
여기서, 상기 다결정 실리콘층을 평탄화하는 공정은 화학 기계적 연마 또는 에치백 공정을 이용하여 이루어진다.
상기 게이트 산화막층은 상기 게이트 형성영역 및 소스/드레인 형성영역의 상기 기판의 표면을 산화하여 형성한다.
상기 다결정 실리콘층은 상기 트랜치의 깊이 이상 형성한다.
상기 금속 실리사이드는 고온의 실리사이드 분위기에서 금속을 증착하거나, 상기 금속의 증착 후 고온의 실리사이드를 확산하여 형성한다.
상기 금속 실리사이드층은 텅스텐 실리사이드(WSix) 또는 탄탈륨-실리사이드(TaSi2) 또는 몰리브덴-실리사이드(MoSi2)로 이루어진다.
상기 트랜치의 형성공정은, 패드 산화막층 및 패드 실리콘층을 적층하는 단계와, 상기 패드 실리콘층 상에 포토 레지스트 패턴을 형성하는 단계와, 상기 포토 레지스터 패턴을 마스크로 하여 상기 게이트 형성영역의 상기 기판의 표면이 노출되도록 상기 패드 산화막층 및 패드 실리콘층을 이방성 식각하는 단계와, 상기 포토 레지스터 패턴을 제거하는 단계와, 상기 소스/드레인 형성영역의 패드 실리콘층 및 패드 산화막층을 식각 마스크로 하여 상기 게이트 형성영역의 상기 기판 표면을 식각하여 트랜치를 형성하는 단계를 포함한다.
상기 게이트 전극의 형성공정은 이방성 식각방법을 이용하여 상기 게이트 산화막층 하부의 상기 기판의 표면을 노출시킨다.
상기 기판의 표면에 불순물을 주입하여 불순물 영역을 형성하는 단계와, 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계를 더 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
도 2a 내지 2g는 본 발명에 따른 반도체 제조방법을 설명하기 위해 도시한 단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21) 상에 패드 산화막층(23)을 형성하고, 상기 패드 산화막층(23) 상에 패드 실리콘층(25)을 적층한다.
이때, 상기 패드 산화막층(23)은 실리콘 재질의 상기 기판의 표면을 산화시켜 약 40내지 300Å의 두께로 형성하고, 상기 패드 실리콘층(25)은 상기 패드 산화막층(23) 상에 CVD(Chemical Vapor Deposition)방법으로 실리콘 질화막을 약 100 내지 2000Å의 두께로 형성할 수 있다.
다음, 상기 패드 실리콘층(25) 상에 포토 레지스터 패턴(도시하지 않음)을 형성하고, 상기 포토 레지스터 패턴을 식각 마스크로 하부의 패드 실리콘층(25), 패드 산화막층(23) 및 기판(21)의 일부를 식각하여 트랜치(G) 영역 및 소스/드레인 형성영역(S/D)을 정의한다.
여기서, 상기 게이트 형성영역(G) 및 소스/드레인 형성영역(S/D)은 소자 형성영역(A)이고, 소자를 분리하기 위해 상기 소자 형성영역(A) 이외에 도시된 부분은 실리콘 산화막(27)으로 형성된 STI(Sallow Trench Isolation) 영역(D)이다.
이때, 상기 패드 실리콘층(25) 및 패드 산화막층(23)의 식각 시, 식각되는 매질에 따라 다른 식각율을 갖는 이방성 식각 방식을 이용한다.
따라서, 실리콘 재질의 상기 기판 표면에 비해 상기 패드 실리콘층(25) 및 패드 산화막층(23)의 식각이 우수하도록 하여 상기 기판(21) 상에 형성된 상기 패드 실리콘층(25) 및 패드 산화막층(23)을 식각시키고 상기 기판(21)의 표면을 노출시킬 수 있다.
이후, 상기 포토 레지스터를 제거한다.
도 2b에 도시한 바와 같이, 패터닝된 상기 패드 실리콘층(25) 및 패드 산화막(23)을 자기 정렬(Self-align) 방법으로 상기 패드 산화막(23)과 기판(21)이 다른 식각율을 갖는 이방성 식각방식을 이용하여 상기 기판의 노출된 부분을 식각함으로써 상기 기판(21)에 트랜치를 형성한다.
여기서, 건식 식각방법으로 상기 트랜치를 형성할 경우, 상기 건식 식각방법에 사용되는 반응가스가 결정 실리콘 재질의 상기 기판(21) 표면과 다결정질 실리콘 재질의 상기 패드 실리콘층(25)에 대하여 비슷한 식각율을 갖기 때문에 상기 게이트 형성영역(G)에 트랜치를 형성하는 과정에서 상기 소스/드레인 형성영역(S/D) 및 STI 영역(S) 상의 패드 실리콘층(25)을 동시에 식각한다.
따라서, 상기 소스/드레인 형성영역(S/D) 및 상기 STI 영역(S) 상의 패드 실리콘층(25)이 식각되고 나면 상기 패드 산화막(23) 및 산화막(27) 노출되면서 식각이 정지된다.
또한, 이전 공정에서 상기 패드 산화막(23)이 제거되어 식각이 되고 있던 게이트 형성영역(G)의 상기 기판(21) 표면은 식각이 계속 진행되어 트랜치를 형성한다.
이때, 상기 트랜치는 기판(21)의 평탄한 표면으로부터 단차가 발생시키도록 일정한 깊이와 폭을 갖고, 사각형 또는 둥근모양의 방사형으로 함몰된 구조로 형성된다.
이후, 남아 있는 패드 산화막층(23)을 제거하여 상기 게이트 형성영역(G) 및 소스/드레인 형성영역(S/D)의 기판(21) 표면을 노출시킨다.
도 2c에 도시한 바와 같이, 트랜치가 형성된 상기 기판의 전면에 게이트 산화막층(29)을 형성한다. 이때, 상기 게이트 산화막층(29)은 습식으로 상기 기판(21)의 표면을 산화시켜 일정 두께(예컨대 30 내지 500Å)로 형성한다.
도시하지는 않았지만, 상기 패드 산화막층(도 2b의 23)을 제거하지 않고, 상기 패드 산화막층(23) 상에 상기 게이트 산화막층(29)을 그대로 적층하여 상기 게이트 형성영역(G)과, 상기 소스/드레인 형성영역(S/D) 및 상기 STI 영역(S) 상에 다른 두께의 산화막층으로 다음 공정을 수행할 수도 있다.
다음, 상기 게이트 산화막층(29) 상에 다결정 실리콘층(31)을 LP CVD(Low Pressure Silicon Chemical Vapor Deposition) 방법을 이용하여 일정 두께(예컨대 약 600 내지 2000Å)로 형성한다. 예를 들어, 게이트 산화막층(29) 상에 불순물이 도핑된 다결정 실리콘층(31)을 형성한다.
여기서, 상기 다결정 실리콘층(31)을 불순물로 도핑하여 상기 게이트 산화막층(29) 상에서 게이트 전극으로 이용되는 도전층 역할을 하도록 한다. 또한, 이후 공정에서 게이트 전극 형성 시 소오스와 드레인 형성영역(S/D) 부분의 확산층을 함께 형성하는 자기정렬(self-align)방식이 가능하도록 하기 위해 실리콘 원소를 함유한다.
상기 다결정 실리콘층(31)의 형성 공정이후, 상기 기판(21)에 형성된 트랜치가 상기 다결정 실리콘층(31) 상에도 그대로 형성되어 소스/드레인 형성영역(S/D)과 게이트 형성영역(G)간에 단차가 발생한다.
예를 들어, 상기 트랜치의 깊이가 1200Å이고, 상기 게이트 산화막층(29)이 형성된 기판(21)의 전면에 상기 다결정 실리콘층(31)을 약 600Å정도 형성할 경우, 상기 트랜치의 폭이 1200Å보다 작다면 상기 트랜치를 상기 다결정 실리콘층(31)으로 충분히 채울 수 있고, 상기 게이트 형성영역 상부의 다결정 실리콘층(31)은 상기 소스/드레인 형성영역(S/D)의 상부에 형성된 다결정 실리콘층(31)에 비해 함몰된 구조를 갖는다.
이때, 상기 트랜치의 폭이 줄어든다면 상기 다결정 실리콘층(31)의 단차는 더 줄어들 수 있다.
도시한 바와 같이, 상기 소스/드레인 형성영역(S/D)의 게이트 산화막층(29) 상에 형성된 상기 다결정 실리콘층(31)이 소정두께 이하로 형성될 경우, 상기 다결정 실리콘층(31)의 표면이 상기 기판에 형성된 상기 트랜치로부터 발생되는 단차에 의해 함몰되는 만곡(彎曲, R)이 발생한다.
반면, 상기 다결정 실리콘층(31)을 소정두께 이상 형성하여 상기 트랜치에의한 만곡(R) 형상을 갖지 않도록 평탄하게 할 수도 있지만, 이후 공정에서 발생되는 게이트 전극들 사에 형성되는 겝필(Gap-fill) 공정 불량을 야기할 수 있기 때문에 소정두께 이상 형성함에 한계가 있다.
따라서, 상기 트랜치의 상부에 형성되는 상기 다결정 실리콘층(31)의 표면은 만곡(R)을 갖도록 형성하는 것이 재현성이 높다.
도 2d에 도시한 바와 같이, 상기 다결정 실리콘층(31)의 만곡(도 2d의 R)을 제거하기 위해 상기 다결정 실리콘층(31)의 표면을 화학 기계적 연마(Chemical Mechanical Polishing) 또는 에치벡(Etch back)공정으로 평탄화한다.
이때, 상기 게이트 형성영역(G)의 상부에 형성되는 상기 다결정 실리콘층(31)이 트랜치 깊이 이상 형성되어 있어야만 평탄화 되도록 할 수 있다.
즉, 상기 트랜치를 중심으로 양측 상기 소스/드레인 형성영역의 게이트 산화막층(29)의 연장선보다 상기 다결정 실리콘층(31)이 높게 형성되어 있어야 만이 상기 화학 기계적 연마 이후 상기 다결정 실리콘층(31)을 평탄화시킬 수 있다.
따라서, 본 발명의 반도체 제조방법은 상기 다결정 실리콘층(31)을 화학 기계적 연마 또는 에치백 공정을 이용하여 평탄화하고, 이후 공정에 형성되는 금속 실리사이드층(33)을 편평하게 형성할 수 있는 토대를 마련한다.
또한, 상기 다결정 실리콘층(31)으로 게이트 배선으로 사용할 수 있지만, 미세화에 의한 배선저항의 증대와 배선 피치의 축소에 의한 커패시턴스의 증대에 따른 신호 전달 지연이 발생되는 문제점을 유발할 수 있고, 상기 다결정 실리콘 게이트 구조는 다른 도전물질에 비해 상대적으로 큰 저항을 가지고 있어서 디바이스의주파수 특성을 저하시킬 수 있다.
도 2e에 도시한 바와 같이, 표면이 평탄한 상기 다결정 실리콘층(31) 상에 금속 실리사이드층(33)을 형성한다.
이때, 상기 금속 실리사이드층(33)은 다결정 실리콘층(31)과 유사한 특성을 가지면서 상기 다결정 실리콘보다 저항이 1자리 이상 낮은 고융점 실리사이드를 사용하여 형성한다.
상기 금속 실리사이드층(33)은 텅스텐-실리사이드(WSix), 탄탈륨-실리사이드(TaSi2), 몰리브덴-실리사이드(MoSi2) 등과 같은 금속-실리사이드를 소정의 두께로 증착하여 형성한다.
이때, 상기 금속 실리사이드층(33)은 대표적으로 텅스텐 실리사이드를 사용하는 것이 바람직하다.
이때, 텅스텐 실리사이드는 여러 가지 알려진 방법으로 형성될 수 있으나, 예를 들어, DCS를 실리콘 소오스로 이용하고 육불화 텅스텐(WF6) 등과 같은 텅스텐 불화물을 텅스텐 소오스로 이용하는 화학 기상 증착(Chemical Vapour Deposition) 등으로 형성되는 DCS 계의 텅스텐 실리사이드를 이용한다.
이러한 DCS 계의 텅스텐 실리사이드층(33)은 불소의 잔류 함량을 최소화할 수 있어 부식 특성이 우수한 장점을 가진다. 또한, 실란을 이용하여 형성되는 일반적인 텅스텐 실리사이드층에 비해 개선된 단차 도포성(step coverage)을 나타내고, 또한 낮은 사후 열처리 스트레스(post-annealed stress)를 나타내고 높은 접착성을나타낸다.
상기 텅스텐 실리사이드의 형성방법은 앞서 설명한 고융점 실리사이드를 이용한 DSC방법외에 상기 다결정 실리콘 상에 텅스텐을 형성한 후, 고온의 실리콘 분위기에서 상기 실리콘을 확산시키는 방법이 있다.
따라서, 본 발명의 반도체 제조방법은 종래와는 달리 트랜치에 상응하는 부분의 금속 실리사이드층(33)이 평탄하게 형성되기 때문에 금속 실리사이드층(33)의 쪼개짐 현상을 방지할 수 있다.
도 2f에 도시한 바와 같이, 상기 금속 실리사이드층(33) 상에 상기 게이트 상부 절연막층(35)을 형성한다.
상기 게이트 상부 절연막층(35)은 이후의 식각 공정에서 금속 실리사이드층(33)을 보호하기 위한 식각 마스크층으로 사용된다. 상기 식각 마스크는 사진 식각 공정을 통해서 이루어지며 이후의 층간 절연층(도시하지 않음)을 형성하는 공정 등에 이용되기 위해서 절연 물질로 이루어지는 것이 바람직하다.
예를 들어, 실리콘 산화막(SiO2) 또는 실리콘 질화막iNx) 등으로 이루어질 수 있다. 또는 실리콘 산화막/실리콘 질화막의 다층 구조로 이루어질 수 있다.
상기 게이트 상부 절연막층(35)은 이후 수행되는 식각 공정 및 이온 주입 공정시 상기 금속 실리사이드층(33)를 보호하는 역할을 한다.
도 2g에 도시한 바와 같이, 상기 게이트 상부 절연막층(35) 상부에 포토 레지스터를 도포하여 포토 레지스터층(도시하지 않음)을 형성한 후, 통상의 사진공정에 의해 게이트 전극(37)을 형성하기 위한 포토 레지스터 패턴을 형성한다.
또한, 상기 포토 레지스터 패턴을 식각 마스크로 상기 소스/드레인 형성영역(S/D)의 게이트 상부 절연막층(35)을 식각한다. 상기 게이트 상부 절연막층(35)의 하부 금속 실리사이드층(33)의 표면이 노출되도록 식각한다. 노출된 금속 실리사이드층(33)을 건식 식각 방법 등을 이용하여 상기 다결정 실리콘층(31)이 노출될 때까지 식각한다.
또한, 상기 노출된 다결정 실리콘층(31)을 상기 게이트 산화막층(29)이 노출될 때까지 식각하고, 상기 게이트 산화막층(29)을 상기 소스/드레인 형성영역(S/D)의 기판(21) 표면이 노출될 때까지 순차적으로 식각하여 상기 게이트 형성영역(G)의 상부에 게이트 전극(37)을 형성한다.
그리고, 상기 포토레지스트 패턴을 제거한다.
이때, 상기 포토 레지스트 패턴으로 상기 게이트 상부 절연막(35)을 패터닝한 후, 먼저 상기 포토 레지스트 패턴을 제거하고, 상기 게이트 상부 절연막(35)을 식각 마스크로 사용하여 자기 정렬(Self-align) 방식으로 식각공정을 진행할 수도 있다.
따라서, 본 발명의 반도체 제조방법은 상기 금속 실리사이드(33)가 평탄하게 형성되어 접착력이 우수하기 때문에 상기 게이트 전극(37)의 쓰러짐을 방지할 수 있다.
도시하지는 않았지만, 통상적인 공정에 따라 상기 소스/드레인 형성영역(S/D)에 이온주입법을 통하여 불순물을 주입하여 불순물 영역을 형성하고,상기 게이트 전극(17)의 측면에 스페이서를 형성하거나, 상기 게이트 전극(37)이 형성된 반도체 기판 전면에 층간 절연층을 형성한 후, 상기 층간 절연층을 식각하여 컨택홀을 형성할 수도 있다.
따라서, 본 발명의 반도체 제조방법은 기판(21) 표면의 트랜치에 의해 발생되는 다결정 실리콘층(31)의 만곡(R)을 화학 기계적 연마 또는 에치백 공정으로 평탄화하여 금속 실리사이드층(33)를 편평하게 형성시킬 수 있기 때문에 게이트 전극(37)의 쓰러짐을 방지할 수 있다.
이상 상술한 바와 같이, 본 발명의 반도체 제조방법은 트랜치에 의해 발생되는 다결정 실리콘층의 만곡을 평탄화하여 금속실리사이드층을 편평하게 형성시킬 수 있기 때문에 게이트 전극의 쓰러짐을 방지할 수 있다.

Claims (12)

  1. 기판의 상부 표면의 게이트 형성영역에 트랜치를 형성하는 단계와,
    상기 트랜치를 포함하는 기판의 전면에 게이트 산화막층을 형성하는 단계와,
    상기 게이트 산화막층이 형성된 상기 기판의 전면에 불순물이 함유된 다결정 실리콘층을 형성하는 단계와,
    상기 트랜치 상부의 상기 다결정 실리콘층을 평탄화하는 단계와,
    상기 다결정 실리콘층 상에 금속 실리사이드층 및 게이트 상부 절연막층을 순차적으로 형성하는 단계와,
    상기 게이트 상부 절연막층 상에 포토 레지스트 패턴을 형성하여 소스/드레인 형성영역의 기판 표면이 노출되도록 섬모양의 게이트 전극을 형성하는 단계를 포함함을 특징으로 하는 반도체 제조방법.
  2. 제 1 항에 있어서,
    상기 다결정 실리콘층을 평탄화하는 공정은 화학 기계적 연마 또는 에치백 공정을 이용하여 이루어짐을 특징으로 하는 반도체 제조방법.
  3. 제 1 항에 있어서,
    상기 게이트 산화막층은 상기 게이트 형성영역 및 소스/드레인 형성영역의 상기 기판의 표면을 산화하여 형성함을 특징으로 하는 반도체 제조방법.
  4. 제 1 항에 있어서,
    상기 다결정 실리콘층은 상기 트랜치의 깊이 이상 형성함을 특징으로 하는 반도체 제조방법.
  5. 제 4 항에 있어서,
    상기 다결정 실리콘층은 상기 게이트 형성영역에서 상기 소스/드레인 형성영역 상의 상기 게이트 산화막층의 연장선 이상 형성함을 특징으로 하는 반도체 제조방법.
  6. 제 1 항에 있어서,
    상기 금속 실리사이드는 고온의 실리사이드 분위기에서 금속을 증착하거나, 상기 금속의 증착 후 고온의 실리사이드를 확산하여 형성함을 특징으로 하는 반도체 제조방법.
  7. 제 1 항에 있어서,
    상기 금속 실리사이드층은 텅스텐 실리사이드(WSix) 또는 탄탈륨-실리사이드(TaSi2) 또는 몰리브덴-실리사이드(MoSi2)로 이루어짐을 특징으로 하는 반도체 제조방법.
  8. 제 7 항에 있어서,
    상기 텅스텐 실리사이드의 형성공정은 다이클로로실란 및 텅스텐 불화물을 포함하는 반응 가스를 이용하여 화학 기상 증착하는 것을 포함함을 특징으로 하는 반도체 제조방법.
  9. 제 1 항에 있어서,
    상기 트랜치의 형성공정은,
    패드 산화막층 및 패드 실리콘층을 적층하는 단계와,
    상기 패드 실리콘층 상에 포토 레지스트 패턴을 형성하는 단계와,
    상기 포토 레지스터 패턴을 마스크로 하여 상기 게이트 형성영역의 상기 기판의 표면이 노출되도록 상기 패드 산화막층 및 패드 실리콘층을 이방성 식각하는 단계와,
    상기 포토 레지스터 패턴을 제거하는 단계와,
    상기 소스/드레인 형성영역의 패드 실리콘층 및 패드 산화막층을 식각 마스크로 하여 상기 게이트 형성영역의 상기 기판 표면을 식각하여 트랜치를 형성하는 단계를 포함함을 특징으로 하는 반도체 제조방법.
  10. 제 9 항에 있어서,
    상기 소스/드레인 형성영역의 패드 산화막층을 식각하는 단계를 더 포함함을특징으로 하는 반도체 제조방법.
  11. 제 1 항에 있어서,
    상기 게이트 전극의 형성공정은 이방성 식각방법을 이용하여 상기 게이트 산화막층 하부의 상기 기판의 표면을 노출시킴 특징으로 하는 반도체 제조방법.
  12. 제 1 항에 있어서,
    상기 기판의 표면에 불순물을 주입하여 불순물 영역을 형성하는 단계와,
    상기 게이트 전극의 측벽에 스페이서를 형성하는 단계를 더 포함함을 특징으로 하는 반도체 제조방법.
KR1020030040071A 2003-06-20 2003-06-20 반도체 제조방법 KR20040110658A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030040071A KR20040110658A (ko) 2003-06-20 2003-06-20 반도체 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030040071A KR20040110658A (ko) 2003-06-20 2003-06-20 반도체 제조방법

Publications (1)

Publication Number Publication Date
KR20040110658A true KR20040110658A (ko) 2004-12-31

Family

ID=37383023

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030040071A KR20040110658A (ko) 2003-06-20 2003-06-20 반도체 제조방법

Country Status (1)

Country Link
KR (1) KR20040110658A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100713067B1 (ko) * 2005-06-30 2007-05-02 주식회사 하이닉스반도체 리세스드 게이트 공정을 이용한 반도체소자의 제조 방법
KR101494591B1 (ko) * 2007-10-30 2015-02-23 삼성전자주식회사 칩 적층 패키지

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100713067B1 (ko) * 2005-06-30 2007-05-02 주식회사 하이닉스반도체 리세스드 게이트 공정을 이용한 반도체소자의 제조 방법
KR101494591B1 (ko) * 2007-10-30 2015-02-23 삼성전자주식회사 칩 적층 패키지

Similar Documents

Publication Publication Date Title
US6387765B2 (en) Method for forming an extended metal gate using a damascene process
KR100431656B1 (ko) 반도체 장치의 제조 방법
TWI249774B (en) Forming method of self-aligned contact for semiconductor device
US20010055842A1 (en) Methods of forming self-aligned contact pads using a damascene gate process
US6033962A (en) Method of fabricating sidewall spacers for a self-aligned contact hole
TW444395B (en) Processing method to planarize the crown capacitor device
JP2002280452A (ja) 効果的に短絡を防止できる集積回路装置およびその製造方法
JP4306852B2 (ja) 広域平坦化された半導体装置の製造方法
KR100505450B1 (ko) 다마신 공정을 이용한 반도체소자 제조 방법
US6211021B1 (en) Method for forming a borderless contact
US20220093511A1 (en) Method for manufacturing semiconductor device
US6680254B2 (en) Method of fabricating bit line and bit line contact plug of a memory cell
KR20040069515A (ko) 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법
US20050045968A1 (en) Semiconductor device with borderless contact structure and method of manufacturing the same
US6239014B1 (en) Tungsten bit line structure featuring a sandwich capping layer
JP4260275B2 (ja) 半導体装置及びその製造方法
KR20040110658A (ko) 반도체 제조방법
KR100366617B1 (ko) 자기 정렬 콘택홀 제조 방법
KR20010046863A (ko) 반도체 장치의 게이트 전극
JP2006114893A (ja) 半導体装置のシリサイド膜の形成方法
KR100477811B1 (ko) 반도체 소자 제조방법
US6204127B1 (en) Method of manufacturing bit lines in memory
KR100226767B1 (ko) 반도체 소자의 제조 방법
KR100321693B1 (ko) 티타늄실리사이드를이용한반도체소자의게이트전극및비트라인형성방법
KR100832018B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination