KR930010089B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
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Description
제 1 도는 본 발명의 구성을 설명하기 위한 단면도.
제 2 도는 열처리를 실행하지 않았을때에 발생하는 SiO2막의 구조를 도시한 단면도.
제 3 도~제 6 도는 각각 본 발명의 효과를 설명하기 위한 도면.
제 7 도는 본 발명의 1실시예를 도시한 단면도.
제 8 도 및 제 9 도는 본 발명의 다른 실시예를 설명하기 위한 도면.
제 10 도 및 제 11 도는 각각 본 발명의 또다른 실시예를 설명하기 위한 단면도 및 막대그래프.
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 고용량, 고신뢰성의 커패시터를 갖는 반도체장치 및 그 제조방법에 관한 것이다.
주지와 같이, 각종 반도체메모리의 커패시터는 이산화 실리콘막을 절연막으로 하는 커패시터가 널리 사용되고 있다.
그러나, 반도체집적회로의 집적밀도가 증대함에 따라 커패시터의 면적도 현저하게 작게 되었다. 커패시터의 면적이 작게 되면, 용량이 감소해서 반도체메모리의 신뢰성이 저하해 버린다. 그 때문에, 커패시터의 유전체막으로서, 예를들면 Ta2O5등의 유전율이 큰 천이금속 산화물을 사용해서 용량의 저하를 방지하는 것이 제안되어 있다.
예를들면, 일본국 특허공개공보 소화 59-4152호에는 실리콘기판 상에 산화티탈(Ta2O5)막을 형성한 후, 습성 산화분위기에서 열처리해서 산화탄탈막과 실리콘기판의 계면에 이산화 실리콘막을 성장시킨 후, 고융점금속 또는 고융점금속의 실리사이드로 이루어지는 상부 전극을 상기 산화탄탈막상에 형성해서 커패시터를 형성하고 있었다.
그러나, 본 발명자의 검토에 의하면, 이와 같은 방법에 의해서 형성된 커패시터는 장기 신뢰성이 낮고, 또한 산화탄탈막과 실리콘기판 사이에 형성되는 이산화 실리콘막의 막두께가 크게되어 버려 용량이 저하해서 산화탄탈을 유전체막으로서 사용한 효과가 현저하게 낮게 되어 버린다는 것이 발견되었다.
즉, 상기 종래기술은 실리콘기판과 산화탄탈막 사이에 이산화 실리콘막을 형성하는 것에 의해 산화탄탈막의 결함밀도가 감소하고, 내압이 향상한다는 효과는 갖고 있지만, 단위 면적당의 용량은 현저하게 감소한다. 또, 이산화 실리콘막 두께가 40Å 이상으로 되면, 일정 전압을 인가한 경우의 경시적 절연파괴수면은 계면의 이산화 실리콘막이 파괴되는 수명에 의존하고 있으므로, 이산화 실리콘막을 상회하는 장기 신뢰도를 얻을 수는 없었다.
본 발명의 목적은 상기 종래의 문제점을 해결하고, 결함밀도가 적어서 내압이 충분히 크고, 장기 신뢰성이 높으며, 용량이 큰 커패시터를 갖는 반도체장치 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은 실리콘기판이나 하부전극상에 천이금속의 산화물막을 형성한 후, 건조한 산화성 분위기중에서 열처리를 실행하는 것에 의해 천이금속의 산화물막을 갖는 결함영역 아래에 상기 실리콘기판이나 하부전극의 산화물을 다른 부분에 있어서의 산화물보다 두껍게 성장시킨다. 이것에 의해, 상기 천이금속의 산화물막을 갖는 결함영역의 합계의 막두께를 하부전극의 산화물에 의해서 두껍게 하여 내압저하를 방지하는 것이다.
본 발명의 가장 대표적인 예로서, 하부전극 및 천이금속의 산화물로서 실리콘기판 및 산화탄탈(Ta2O5)를 각각 사용한 경우에 대해서 설명한다.
실리콘기판과 산화탄탈막 사이의 계면의 내압저하가 발생하는 원인으로 되는 영역에서는 다른 영역보다 산화탄탈막 두께가 얇다. 본 발명에 의하면, 선택적으로 이 결함영역에 이산화 실리콘이 성장하여 합계의 막두께가 두껍게 되므로, 내압이 향상하여 커패시터의 내압저하를 방지할 수 있다. 한편, 본 발명자의 검토에 의하면, 이산화 실리콘막 두께가 40Å 이상으로 되면, 장기 신뢰도는 40Å 이하인 경우보다 저하한다. 그래서, 상기 결함영역 이외의 영역에서는 실리콘과 산화탄탈막의 계면의 이산화 실리콘막 두께는 40Å 이하로 해서 장기 신뢰도의 저하를 방지한다.
한편, 결함영역 아래에 형성되는 이산화 실리콘막을 막두께가 40Å 이상으로 되는 부분도 있지만, 이 경우는 다음에 설명하는 바와 같이 결함영역 이외의 영역의 내압보다 충분히 큰 내압으로 되도록 이산화 실리콘막의 성장하므로, 장기 신뢰도도 다른 영역보다 뒤떨어지지 않는다. 또, 결함영역은 이산화 실리콘막이 크기 때문에 용량은 작게 되지만, 결함영역의 면적은 커패시터 전체의 면적과 비교해서 극히 작으므로, 커패시터의 전체 용량에 미치는 영향은 거의 없고, 전체의 용량은 결함영역 이외의 영역의 용량과 대략 동일하다. 결합영역 이외의 영역에서는 계면에 형성된 이산화 실리콘막의 막두께는 40Å 이하이므로, 극히 큰 용량을 실현할 수가 있다.
산화탄탈막의 아래에 다른 부분보다 두꺼운 SiO2막을 형성하기 위해서는 산화탄탈막을 형성한 후, 건조한 산화성분위기 중에서 열처리할 필요가 있다. 만약, 습한 산화성분위기 중에서 열처리를 실행하면, 상기 결함영역의 하부뿐만 아니라 산화탄탈막과 실리콘기판의 전체 계면에 두꺼운 SiO2막이 형성되어 큰 용량을 얻는 것이 불가능하게 되어 버린다.
상기 하부전극으로서는 실리콘 기판뿐만 아니라 다결정 실리콘막이나 예를들면, 티탄 실리사이드 등의 실리사이드막을 사용할 수 있는 것은 물론이다. 또, 질화티탄 또는 알루미늄(알루미늄 합금이라도 동일하다)를 사용하여도 상기 실리콘을 사용하였을때와 마찬가지로 건조한 산화성분위기 중에서 열처리하는 것에 의해서 산화탄탈막의 결함 영역아래에 산화티탄막 또는 산화알루미늄막을 다른 부분보다도 두껍게 형성하여 상기 본 발명의 목적을 달성할 수 있다.
[실시예 1]
제 1 도는 실리콘기판(1)상에 산화탄탈막(3)을 형성한 후, 800℃~1000℃의 건조 산화성분위기에서 열처리해서 산화탄탈막(3)과 실리콘기판(1)의 계면에 이산화 실리콘막(2)을 형성하고, 또 상기 산화탄탈막(3) 상에 상부전극으로서 텅스텐막(4)을 피착해서 형성된 커패시터의 단면도이다.
여기서, 실리콘기판(1)과 산화탄탈막(3)의 계면에 형성되는 이산화 실리콘막(2)의 막두께는 산화탄탈막(3)의 막두께와 상기 산화성분위기에서의 열처리의 온도에 의존하고 있다. 이 관계를 제 3 도를 사용해서 이하 설명한다. 제 3 도에서, 횡축은 실리콘기판(1)상에 형성된 산화탄탈막(3)의 막두께를 나타내고 있다.
종축은 열처리에 의해 산화탄탈막(3)과 실리콘기판(1)의 계면에 형성된 이산화 실리콘막(2)의 막두께를 나타내고 있다. 열처리온도로서 800℃로 한 경우, 산화탄탈막(3)의 막두께가 10nm 이상이면, 이산화 실리콘막은 계면에 거의 성장하지 않지만, 산화탄탈막(3)의 막두께가 10nm 보다 얇게 됨에 따라서 이산화 실리콘막(2)가 보다 두껍게 성장하는 것을 알 수 있었다. 마찬가지로, 열처리온도를 1000℃로 한 경우는 막두께가 약 10nm 이상의 산화탄탈막 아래에 형성되는 SiO2막의 막두께는 약 2nm 이하에 불과 하지만, 산화탄탈막의 막두께가 10nm보다 얇게 되면, 그 아래에 형성되는 SiO2막의 막두께는 급격하게 두껍게 된다.
따라서, 실리콘기판이나 하부전극상에 산화탄탈막을 형성한 후, 건조한 산화성 분위기중에서 열처리를 실행하면, 제 1 도에 도시한 바와 같이 산화탄탈막(3)의 결함영역(막두께가 얇은 부분) 아래는 막두께가 두껍고, 정상인 영역(막두께가 두꺼운 부분) 아래는 막두게가 얇은 SiO2막(2)가 형성된다. 그 결과, 산화탄탈막(3)의 막두께가 국소적으로 얇게 되는 것에 의해 발생하는 내압저하는 효과적으로 방지되고, 극히 신뢰성이 높은 커패시터가 형성된다.
산화탄탈막을 형성한 후, 상기 열처리를 실행하지 않고, 상부전극(4)를 형성하는 것에 의해 형성된 커패시터의 단면구조를 제 2 도에 도시한다. 제 2 도에서 명확한 바와 같이 상기 열처리를 실행하지 않으면, 막두께가 전면에 걸쳐서 동일한 얇은 SiO2막(2')가 형성된다. 이 SiO2막(2')는 실리콘의 자연산화막으로서, 산화탄탈막을 산화성분위기중에 있어서의 스퍼터링에 의해서 형성한 경우는 그때에도 약간 산화된다. 이 SiO2막(2')는 막두께가 약 1.5nm에 불과하므로, 결함영역(산화탄탈막의 막두께가 얇은 부분)에 있어서는 유전체막의 합계의 막두께(산화탄탈막(3)과 SiO2막(2')의 막두께의 합)가 불충분해서 내압불량의 원인으로 된다.
또, 산화탄탈막을 형성한 후의 열처리를 습한 산화성분위기 중에서 실행하면, 대단히 두꺼운 SiO2막이 결함영역 아래뿐만 아니라 산화탄탈막과 하부전극의 계면의 전면에 형성되어 버려 높은 용량을 얻는 것은 불가능하게 된다.
따라서, 산화탄탈막을 형성한 후에는 건조한 분위기 중에서의 열처리를 실행해서 제 1 도에 도시한 바와 같이 막두께가 부분적으로 다른 SiO2막(2)를 산화탄탈막(3)과 하부전극(1) 사이에 형성할 필요가 있다.
이와 같이, 산화탄탈막(3)에는 막두께가 국소적으로 얇은 부분(결함영역)이 존재하므로, 계면에 형성되는 SiO2막의 막두께가 비교적 얇고 균일하면, 산화탄탈막의 막두께가 얇은 부분에 있어서 내압이 저하하고 신뢰성이 저하한다.
본 발명은 산화탄탈막과 하부전극 사이의 계면에 막두께가 부분적으로 다른 SiO2막을 건조분위기중에 있어서의 열처리에 의해서 형성하는 점에 특징이 있고, 산화탄탈막과 SiO2막의 막두께는 본 발명에 있어서 중요하므로, 다음에 설명한다.
제 2 도에 있어서, 하부전극상에 형성된 산화탄탈막(3)의 막두께가 75Å인 경우에 대해서 설명한다. 열처리 조건으로서는 800℃, 30분의 조건을 선택하였다. 상기와 같이, 하부전극인 실리콘기판 표면상에 형성되는 산화탄탈막의 막두께는 균일하게 되지 않고 75Å 보다 얇은 부분도 존재한다. 이 경우, 제 3 도에 도시되어 있는 바와 같이 상기 열처리에 의해서 막두께 75Å인 산화탄탈막의 아래에는 두께 약 0.5nm의 SiO2막이 성장하므로, 상기 열처리전에 형성되어 있던 SiO2막과 합해서 합계 약 20nm의 막두께를 갖는 SiO2막이 형성된다. 본 발명은 산화탄탈막을 형성한후에 열처리를 실행한다. 제 4 도에 도시한 바와 같이, 종축에 실효전계강도를 취하고, 횡축에 산화탄탈막 두께를 취해서 산화성분위기에서의 열처리 효과를 설명한다. 여기서, 실요전계강도는 산화탄탈과 이산화 실리콘의 2층막의 단위면적당의 용량과 동일한 이산화 실리콘막의 막두께에서 커패시터에 인가되는 전압으로 나눈 값이고, 이산화 실리콘막두께 환산의 전계강도이다. 제 2 도에 있어서, 산화탄탈막(3)의 막두께가 75Å인 영역에서 실효전계강도 13MV/cm를 인가하면, 열처리를 실행하지 않는 경우에, 산화탄탈 막두께가 75Å 보다 얇은 영역에서는 13MV/cm 보다 큰 고전계가 인가된다.
예를들면, 산화탄탈막(3)의 막두께가 20Å인 영역에는 약 19MV/cm의 실효전계강도가 인가되어 버린다. 한편, 800℃, 30분의 산화성분위기에서의 열처리를 실행하면, 산화탄탈막이 75Å으로 형성되어 있는 영역에 13MV/cm의 실효전계강도가 인가되는 것에 대해서, 산화탄탈막이 75Å 보다 얇게 형성되어 있는 영역에는 13MV/cm 이하의 실효전계강도가 인가된다. 예를들면, 제 3 도에 도시한 바와 같이 산화탄탈막의 막두께가 20Å인 영역에서는 상기 열처리에 의해서 약 40Å의 두께인 SiO2막이 성장하므로, 인가되는 실효전계강도는 약 8MV/cm에 불과하다. 따라서, 산화탄탈막이 국소적으로 얇게 형성되어 있는 부분에서는 실효적으로 내압이 향상된다.
한편, 유전체막이 산화탄탈막과 이산화 실리콘막의 2층막으로 이루어지는 커패시터의 장기 신뢰도에 대해서는 제 5 도에 도시한 결과가 얻어졌다. 이 결과는 커패시터에 일정의 전계를 인가해서 커패시터가 파괴에 이르는 평균수명을 측정해서 얻어진 것이다. 제 5 도에서 명확하게 된 바와 같이, 산화탄탈막과 실리콘기판의 계면에 형성된 이산화 실리콘막의 막두께가 50Å 이상으로 되면, 커패시터는 파괴되기 쉽게 되지만, 막두께가 40Å 이하인 경우는 평균수명이 훨씬 길게 된다. 따라서, 산화탄탈막과 이산화 실리콘막의 2층막을 유전체막으로서 사용한 커패시터에 있어서는 이산화 실리콘막의 막두께를 40Å 이하로 하면 극히 좋은 결과가 얻어진다.
제 6 도는 막두께가 75Å인 산화탄탈막 및 실리콘기판과 산화탄탈계면에 형성된 이산화 실리콘막으로 이루어지는 2층막을 유전체로 하는 커패시터에 13MV/cm의 실효전계강도를 인가한 경우의 절연파괴에 이르는 수명을 상기 이산화 실리콘막의 막두께를 20Å~60Å의 범위에서 변경하여 측정한 결과를 도시한 것이다. 제 6 도에서 명확한 바와 같이, 이산화 실리콘막의 두께가 약 40Å 이하로 되면, 급격하게 수명이 길게되는 것을 알 수 있다. 이 원인은 이산화실리콘막의 막두께가 얇게 되면, 전자의 전도기구가 보다 많이 직접터너링성분을 포함하도록 되어 있으므로, 이산화 실리콘이 손상을 받는 일이 없게 되어 파괴하지 않기 때문이다. 산화탄탈막의 막두께가 75Å 이외인이 경우에서도 마찬가지의 결과가 얻어졌다.
따라서, 산화탄탈막의 결함영역 이외의 부분아래에 형성되는 이산화실리콘막의 막두께는 40Å 이하로 하는 것이 바람직하다.
제 4 도에서 도시한 바와같이, 산화탄탈막(3)의 막두께가 40Å 보다 얇은 영역에서는 산화탄탈막(3)과 실리콘기판(1)의 계면에 형성되는 이산화 실리콘막(2)의 막두께가 40Å 이상으로 된다.
그러나, 제 4 도에 도시한 바와 같이 이 영역에 인가되는 실효전계강도 9.5MV/cm 보다 작게 된다. 이 경우, 제 5 도에 도시한 바와 같이, 105초 이상의 수명을 나타냄, 산화탄탈막이 75Å의 두께로 형성되어 있는 영역의 수명과 비교하여도 뒤떨어지지 않는 것을 알 수 있다. 따라서, 산화탄탈막의 결함영역 아래에 막두께가 40Å 이상인 이산화 실리콘막이 형성되더라도 내압이나 평균수명이 저하할 염려는 없다.
산화탄탈뿐만 아니라 Ti, Hf, Nb 또는 Zr의 산화물에 대해서도 마찬가지인 효과가 인정되었다.
[실시예 2]
이 실시예에서는 커패시터의 하부전극을 다결정 실리콘막으로 해서 분리절연막이나 소자영역상에 형성할 수 있는 신뢰도가 우수한 커패시터를 갖는 반도체장치의 예이다.
제 7 도는 축적커패시터와 전송트랜지스터를 갖는 메모리셀의 단면도를 도시한 것이다. 제 7 도에 있어서, (5)는 P형 실리콘기판, (6)은 게이트 절연막, (7)은 필드절연막, (8), (9)는 소오스, 드레인으로 되는 n+영역, (10)은 커패시터의 제 1 의 전극(하부전극)인 다결정 실리콘막, (4)는 텅스텐전극, (12)는 층간절연막, (11)은 알루미늄 배선이다. (13) 및 (14)는 각각 다결정 실리콘으로 이루어지는 제 1 의 워드선 및 제 2 의 워드선이다. 여기서, 알루미늄 배선(11)은 비트선으로 되어 있다.
이상과 같은 메모리셀에서 축적커패시터의 제 1 의 전극은 다결정 실리콘막(10)이고, 이 다결정 실리콘막(10) 상에 산화탄탈막(3)과 이산화 실리콘막(2)의 2층막으로 이루어지는 유전체막이 형성되어 있다. 제 7 도에 도시되어 있는 바와 같이, 산화탄탈막(3)이 국소적으로 얇게 되어 있는 영역 아래의 이산화 실리콘막(2)는 다른 부분보다 두껍게 형성되어 있다. 산화탄탈막이 국소적으로 얇게 되어 있는 영역이외의 영역에서는 산화탄탈(3) 아래의 이산화실리콘막(2)의 막두께는 40Å 이하이다. 상부전극으로서 텅스텐막(4)를 형성하는 것에 의해 형성된 커패시터의 성능은 실시예 1에 나타낸 실리콘기판상에 형성한 커패시터와 동일한 특성을 나타내었다. 제 7 도에 도시한 바와 같이, 이 실시예에 의한 커패시터는 소자영역(전송트랜지스터)나 소자분리 절연막영역(두꺼운 SiO2막(7))상에 커패시터를 형성할 수가 있으므로, 고집적 메모리의 제조에 있어서 극히 유효하다.
산화탄탈뿐만 아니라 Ti, Hf, Nb 또는 Zr의 산화물을 사용하여도 마찬가지인 효과가 인정되었다.
[실시예 3]
제 8 도에 도시한 바와 같이 표면에 급격한 단차를 갖는 실리콘기판(5)상에 주지의 수퍼터링법에 의해서 산화탄탈막(3) 및 텅스텐막으로 이루어지는 상부전극(4)를 형성해서 커패시터를 형성한다. 이와 같이 하면, 산화탄탈막(3)중의 단차의 측면상에 형성된 산화부분의 막두께는 수평부상에 형성된 부분의 막두께보다 얇게 되어 내압불량이 생기기 쉽다.
그러나, Ta2O5막을 단차부상에 형성한 후, 900℃의 건조 산화성분위기에서의 어닐을 실행하면, 제 9 도에 도시한 바와 같이 Ta2O5막(3)의 막두께가 얇은 측면부에서는 Ta2O5막(3)과 실리콘기판(5)의 계면에 평면부보다 두껍게 SiO2막(2)가 형성되므로, 측면부의 내압은 저하하지 않기 때문에 제 8 도에 도시한 커패시터의 내압보다 큰 내압이 얻어진다. 한편, 평면부에 형성된 Ta2O5막(3)과 Si기판(5)의 계면에 형성되는 SiO2막은 극히 얇으므로 평면부의 용량은 제 8 도에 도시한 커패시터와 거의 변함이 없다. 따라서, 본 발명에 의하면 실리콘기판의 단차가 있는 영역에서도 고용량, 고신뢰성이며 또한 충분한 내압이 있는 커패시터를 형성하는 것이 가능하다.
[실시예 4]
상기 실시예에서는 커패시터의 하부전극으로서 실리콘기판 또는 다결정 실리콘막을 사용하였지만, 이 실시예에서는 하부전극으로서 질화티탄(TiN)막을 사용하였다.
제 10 도에 있어서, (1)은 실리콘기판, (15)는 커패시터의 제 1 의 전극인 TiN막, (16)은 산화티탄막, (3)은 산화탄탈막, (4)는 커패시터의 제 2 의 전극인 텅스텐막을 각각 나타내고 있다. 이 실시예에서는 먼저, TiN막(15)를 실리콘기판(1)상에 Ti를 타켓으로 해서 사용하고, N2-Ar 혼합가스에 의한 주지의 반응성 스퍼터링법에 의해 500Å의 막두께로 형성한다. 이 TiN막(15)상에 탄탈을 타켓으로 해서 Ar-O2혼합가스중에서의 반응성 스퍼터링법에 의해 두께 100Å의 산화탄탈막(3)을 형성한 후, 600℃의 고온 건조 산화성분위기에서 열처리를 실행하였다. 이 열처리에 의해서 산화탄탈막(3)과 제 1 의 전극인 TiN막(15)의 계면에 산화티탄막(16)이 성장한다. 산화탄탈막(3)상에 텅스텐막으로 이루어지는 제 2 의 (상부) 전극(4)를 형성해서 커패시터로 하였다. 제 10 도에 도시한 바와같이, 산화탄탈막(3)의 막두께가 얇게 되어 있는 영역에서는 이 영역아래의 산화티탄막(16)의 막두께는 다른 부분보다 두껍다. 따라서, 이 부분은 내압저하의 원인으로 되지 않는다. 만약, 산화를 실행하지 않는다고 하면, 이 부분에는 두꺼운 산화티탄막이 형성되지 않으므로 내압저하의 원인으로 된다. 산화탄탈막을 형성한 후에 산화처리를 실행한 경우와 실행하지 않은 경우에서의 내압을 비교한 막대그래프를 제 11 도에 도시한다. 상기 산화처리를 하는 것에 의해, 현저하게 내압이 향상하고 있는 것을 알수 있다. 또, 산화티탄의 유전율을 SiO2보다 크므로, 커패시터의 유전체막의 일부로서 산화티탄막을 사용하여도 용량이 저하는 무시할 수 있어 이 점도 극히 유리하다. 또한, TiN을 사용한 경우, 바람직한 열처리 온도의 범위는 500~800℃이다.
TiN뿐만 아니라 NbN 또는 TaN을 하부전극으로서 사용하고 산화탄탈막을 형성한 후, 건조한 산화성분위기 중에서 500~800℃의 열처리를 실행하는 것에 의해, 커패시터의 내압과 장기 안정성을 현저하게 향상할 수 있었다. Al이나 Al합금(Al-Si합금)을 하부전극으로서 사용하고, 상기 열처리를 300~500℃로 실행하여도 양호한 결과를 얻을 수가 있었다. 또, 예를들면 탄탈 실리사이드, 텅스텐 실리사이드, 몰리브덴 실리사이 또는 티탄 실리사이드등 각종 실리사이드를 커패시터의 하부전극으로서 사용할 수가 있다. 이 경우의 열처리온도의 범위는 단결정 실리콘기판이나 다결정 실리콘막을 사용하였을때와 대략 동일하고, 600~1000℃의 범위에서 열처리를 실행하면 양호한 결과가 얻어졌다. 상기 상부전극(제 2 의 전극)으로서는 Al, Al-Si등의 Al합금, 다결정 실리콘, W, Mo, W-실리사이드, Ta-실리사이드, Mo-실리사이드, Ti-실리사이드등, 전극이나 배선으로서 사용되는 많은 재료를 사용할 수 있는 것은 물론이다.
상기 열처리가 실행되는 분위기는 수증기 함유량이 약 1000ppm이하인 것이 바람직하다. 분위기중의 수증기 함유량이 많으면, 상기와 같이 결함부 이외의 부분아래에도 두꺼운 산화막이 형성되어 버리지만, 수증기 함유량을 1000ppm이하로 하면 바람직한 결과를 얻을 수가 있다.
상기 설명에서 명확한 바와같이 본 발명에 의하면, 내압이나 장기 수명을 저하시키는 일없이 커패시터의 용량을 현저하게 크게 할 수가 있으므로, 반도체 집적회로의 집적밀도의 향상에 매우 유용하다.
Claims (28)
- 도전성 물질로 이루어지는 제 1 의 전극상에 천이금속의 산화물로 이루어지는 제 1 의 유전체막을 형성하는 스텝, 건조한 산화성 분위기중에서 열처리하여 상기 제 1의 유전체막의 막두께가 얇은부분 아래에서는 두껍고 상기 제 1 의 유전체막의 막두께가 두꺼운 부분 아래에서는 얇게 되는 제 2 의 유전체막을 상기 제 1 의 전극과 상기 제 1 의 유전체막 사이에 형성되는 스텝, 상기 제 1 의 유전체막상에 제 2 의 전극을 형성하는 스텝을 포함하고, 상기 제 2의 유전체막은 상기 제 1의 전극의 표면을 산화해서 얻어진 산화물로 이루어지는 막인 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서, 상기 산화성 분위기중의 수증기 함유량은 1,000ppm 이하인 반도체장치의 제조방법.
- 제 1 항에 있어서, 상기 제 1의 유전체막은 스퍼터링에 의해서 형성되는 반도체장치의 제조방법.
- 제 1 항에 있어서, 상기 제 1의 전극은 단결정 실리콘기판 또는 다결정 실리콘막이며, 상기 열처리의 온도는 600℃~1,000℃인 반도체장치의 제조방법.
- 제 1 항에 있어서, 상기 제 1 의 전극은 실리사이드이고, 상기 열처리의 온도는 600℃~1,000℃인 반도체장치의 제조방법.
- 제 5 항에 있어서, 상기 실리사이드는 탄탈 실리사이드, 텅스텐 실리사이드, 몰리브덴 실리사이드 및 티탄 실리사이드로 이루어진 군에서 선택되는 반도체장치의 제조방법.
- 제 1 항에 있어서, 상기 제 1 의 전극은 질화 티탄막, 질화 네오디뮴막 또는 질화 탄탈막이고, 상기 열처리의 온도는 500℃~800℃인 반도체장치의 제조방법.
- 제 1 항에 있어서, 상기 제 1 의 전극은 알루미늄 또는 알루미늄 합금막이고, 상기 열처리의 온도는 300~500℃인 반도체장치의 제조방법.
- 제 1 항에 있어서, 상기 제 1의 유전체막은 산화 탄탈, 산화 티탄, 산화 하프늄, 산화 네오디뮴 및 산화 지르코늄으로 이루어지는 군에서 선택된 재료의 막인 반도체장치의 제조방법.
- 도전성 물질로 이루어진 제 1 의 전극, 상기 제 1 의 전극상에 형성되고, 상대적으로 얇은 제 1 의 영역 및 제 1 의 영역의 두께와 비교해서 상대적으로 두꺼운 제 2 의 영역을 갖는 천이금속의 산화물로 이루어지는 제 1 의 유전체막, 도전성 물질로 이루어지고 상기 제 1 의 유전체막상에 형성된 제 2 의 전극 및, 상기 제 1 의 전극과 상기 제 1 의 유전체막 사이에 형성되고 상기 제 1 의 전극을 구성하는 상기 도전성 물질의 산화물로 이루어지는 제 2 의 유전체막을 갖는 커패시터를 포함하고, 상기 제 1 의 유전체막의 상기 제 1 의 영역아래의 상기 제 2 의 유전체막의 부분은 상기 제 1 의 유전체막의 상기 제 2 의 영역아래의 상기 제 2 의 유전체막의 다른 부분보다 두꺼우며, 상기 제 1 의 유전체막의 상기 제 2 의 영역아래의 상기 제 2 의 유전체막의 상기 다른 부분은 40Å 이하의 두께를 갖는 반도체장치.
- 제 10 항에 있어서, 상기 제 1 의 전극은 실리사이드막, 질화 티탄막, 알루미늄막 및 알루미늄 합금막으로 구성되는 군에서 선택되는 반도체장치.
- 제 11 항에 있어서, 상기 실리사이드는 텅스텐 실리사이드, 몰리브텐 실리사이드, 티탄 실리사이드, 탄탈 실리사이드로 구성되는 군에서 선택되는 반도체장치.
- 제 10 항에 있어서, 상기 제 1 의 유전체막은 산화 탄탈, 산화 티탄, 산화 하프늄, 산화 네오디뮴, 산화지르코늄으로 구성되는 군에서 선택되는 재료로 이루어지는 반도체장치.
- 제 10 항에 있어서, 상기 제 2 의 전극은 다결정 실리콘, 알루미늄, 알루미늄 합금, 텅스텐, 몰리브덴, 텅스텐 실리사이드, 몰리부덴 실리사이드 및 티탄 실리사이드로 구성되는 군에서 선택되는 재료로 이루어진 막으로 구성되는 반도체장치.
- 제 10 항에 있어서, 상기 반도체장치는 MOS 트랜지스터와 커패시터를 갖는 반도체 기억 장치인 반도체장치.
- 제 15 항에 있어서, 상기 반도체장치는 소자분리용의 상대적으로 두꺼운 절연막을 포함하고, 상기 MOS트랜지스터는 상기 상대적으로 두꺼운 절연막에서 거리를 두고 떨어져 있는 게이트전극을 포함하고, 상기 커패시터는 상기 MOS트랜지스터의 상기 게이트전극의 위쪽으로부터 상기 소자분리용의 상대적으로 두꺼운 절연막의 위쪽으로 가로방향으로 연장하도록 형성되는 반도체장치.
- 제 10 항에 있어서, 상기 제 1 의 유전체막의 상기 제 1 의 영역아래의 상기 제 2 의 유전체막 부분의 두께는 40Å이상이고 다른 부분의 두께보다 두꺼운 반도체장치.
- 제 10 항에 있어서, 상기 제 2 의 유전체막은 상기 제 1 의 전극상에 상기 제 1 의 유전체막을 형성한 후, 건조한 산화성 분위기중에서 상기 제 1 의 전극의 도전성 물질의 산화에 의해 형성된 유전체막인 반도체장치.
- 제 18 항에 있어서, 상기 건조한 산화성 분위기는 1,000ppm이하의 수증기를 함유하는 분위기인 반도체장치.
- 제 10 항에 있어서, 상기 제 1 의 전극은 단차부를 갖고, 상기 제 1 의 유전체막은 상기 단차부상에 마련되고, 상기 제 1 의 유전체막의 제 1 의 부분은 상기 단차부의 적어도 한쪽면에 마련되는 반도체장치.
- 제 10 항에 있어서, 상기 제 1 의 전극은 TiN, NbN 및 TaN으로 구성되는 군에서 선택되는 물질로 이루어지는 반도체장치.
- 제 10 항에 있어서, 상기 제 1 의 유전체막은 산화 니오브로 이루어지는 반도체장치.
- 도전성 물질로 이루어지는 제 1 의 전극, 상기 제 1 의 전극상에 형성되고, 상대적으로 얇은 결함영역인 제 1 의 영역 및 상기 결함영역의 두께와 비교해서 상대적으로 두꺼운 제 2 의 영역을 갖는 천이 금속의 산화물로 이루어지는 제 1 의 유전체막, 도전성 물질로 이루어지고 상기 제 1 의 유전체막상에 형성된 제 2 의 전극 및, 상기 제 1 의 전극과 상기 제 1 의 유전체막 사이에 형성되고 상기 제 1 의 전극을 구성하는 상기 도전성 물질의 산화물로 이루어지는 제 2 의 유전체막을 갖는 커패시터를 포함하고, 상기 제 1 의 유전체막의 상기 결함영역 아래의 상기 제 2 의 유전체막의 부분은 상기 제 1 의 유전체막의 상기 제 2 의 영역아래의 상기 제 2 의 유전체막의 다른 부분보다 두꺼우며, 상기 제 1 의 유전체막의 상기 제 2 의 영역아래의 상기 제 2 의 유전체막의 상기 다른 부분은 40Å이상의 두께를 가지며, 이것에 의해, 상기 결함영역에서의 유전체막의 전체두께가 증가되어 상기 결함영역에 의한 절연내막의 저하를 방지하고, 상기 제 1 의 유전체막의 상대적으로 두꺼운 제 2 의 영역아래의 상기 제 2 의 유전체막의 상대적으로 얇은 다른 부분을 마련하는 것에 의해 용량의 감소를 방지하는 반도체장치.
- 제 23 항에 있어서, 상기 제 1 의 전극은 단결정 실리콘기판 또는 다결정 실리콘막인 반도체장치.
- 제 23 항에 있어서, 상기 제 1 의 전극은 실리사이드막, 질화 티탄막, 질화 니오브막, 질화 탄탈막, 알루미늄막, 알루미늄 합금막으로 구성되는 군에서 선택되는 반도체장치.
- 제 24 항 또는 제 25 항에 있어서, 상기 제 1의 유전체막은 산화 탄탈, 산화 티탄, 산화 하프늄, 산화 네오디뮴, 산화 니오브, 산화 지르코늄으로 구성되는 군에서 선택되는 재료로 이루어지는 반도체장치.
- 제 22 항에 있어서, 상기 제 1 의 유전체막은 산화 탄탈, 산화 티탄, 산화 하프늄, 산화 네오디뮴, 산화니오브, 산화 지르코늄으로 구성되는 군에서 선택되는 재료로 이루어지는 반도체장치.
- 제 10 항에 있어서, 상기 제 1의 전극은 단결정 실리콘기판 또는 다결정 실리콘막인 반도체장치.
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