KR100552704B1 - 반도체 장치의 불휘발성 커패시터, 이를 포함하는 반도체메모리 소자 및 그 동작방법 - Google Patents

반도체 장치의 불휘발성 커패시터, 이를 포함하는 반도체메모리 소자 및 그 동작방법 Download PDF

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Abstract

반도체 장치의 불휘발성 커패시터, 이를 포함하는 반도체 메모리 소자 및 그 동작방법에 관해 개시되어 있다. 개시된 본 발명은 하부전극, 상기 하부전극 상에 형성된 유전체층 및 상기 유전체층 상에 형성된 상부전극을 포함하되, 상기 유전체층은, 상기 하부전극 상에 적층된 제1 절연막과, 상기 제1 절연막 상에 적층되고, 절연성이 변화된 후, 현저히 다른 두 개의 저항 특성을 나타내는 상전이막과, 상기 상전이막 상에 적층된 제2 절연막을 포함하는 것을 특징으로 하는 반도체 장치의 커패시터를 제공하고, 이를 포함하는 반도체 메모리 소자를 제공하며, 상기 반도체 메모리 소자의 동작방법을 제공한다.

Description

반도체 장치의 불휘발성 커패시터, 이를 포함하는 반도체 메모리 소자 및 그 동작방법{Non-volatile capacitor of semiconductor device, semiconductor memory device comprising the same and method of operating the memory device}
도 1은 본 발명의 실시예에 의한 반도체 장치의 불휘발성 커패시터의 단면도이다.
도 2는 도 1에 도시한 커패시터의 동작 특성을 나타낸 그래프이다.
도 3은 도 1에 도시한 커패시터의 내구성(endurance) 실험 결과를 나타낸 그래프이다.
도 4는 도 1에 도시한 커패시터를 포함하는, 본 발명의 실시예에 의한 반도체 메모리 소자의 단면도이다.
도 5는 산소비율에 따른 Nb2O5의 다양한 상(phase)을 나타낸 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
40:하부전극 42:유전체층
44:상부전극 42a, 42c:제1 및 제2 절연막
42b:상전이막 50:기판
52:필드 산화막 54:게이트
56:층간 절연층 58:도전성 플러그
60:확산 방지막 C:커패시터
D:드레인 영역 M:반도체 메모리 소자
S:소오스 영역
1. 발명의 분야
본 발명은 반도체 소자와 이를 포함하는 반도체 메모리 소자에 관한 것으로써, 보다 자세하게는 반도체 장치의 불휘발성 커패시터, 이를 포함하는 반도체 메모리 소자 및 그 동작방법에 관한 것이다.
2. 관련기술의 설명
반도체 메모리 소자는 기본적으로 트랜지스터와 커패시터를 포함한다. 최근들어, 커패시터를 대체하기 위한 다양한 저장 매체가 소개되고 있는데, 자기 메모리 소자에 포함된 MTJ(Magnetic Tunneling Junction) 셀이 대표적이다.
반도체 메모리 소자는 가능한 집적도가 높은 것이 좋고, 그러면서 동작 속도는 빠르고, 전원이 꺼진 후에도 저장된 데이터가 사라지지 않는 불휘발 특성이 우수한 것이 좋다.
현재 널리 사용되고 있는 반도체 메모리 소자들 중에서 DRAM(Dynamic Random Access Memory)는 집적도가 높고 동작 속도가 빠른 이점을 갖고 있으나, 불휘발성 특성을 갖고 있지 않다. 따라서 DRAM의 경우, 전원이 꺼진 후 저장된 데이터는 모 두 소실된다.
플래쉬 메모리의 경우, DRAM과 달리 불휘발성 특성을 갖고 있으나, DRAM에 비해 집적도가 낮고 동작 속도가 느리다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 불휘발성을 갖는 반도체 장치의 커패시터를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 커패시터를 포함하여 DRAM과 같이 동작 속도가 빠르고, 플래쉬 메모리와 같이 불휘발성을 갖는 반도체 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 이러한 반도체 메모리 소자의 동작방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 하부전극, 절연성이 변화된 후, 현저히 다른 두 개의 저항 특성을 나타내는 상전이막을 포함하는 유전체층 및 상부전극이 순차적으로 적층된 것을 특징으로 하는 반도체 장치의 커패시터를 제공한다.
상기 유전체층은 상기 하부전극 상에 적층된 제1 절연막, 상기 제1 절연막 상에 적층된 상기 상전이막 및 상기 상전이막 상에 적층된 제2 절연막을 포함할 수 있다. 상기 제1 및 제2 절연막은 상기 상전이막보다 유전상수가 큰 유전막일 수 있다. 이때, 상기 유전막은 실리콘 산화막, 탄탈륨 산화막 또는 알루미늄 산화막일 수 있다.
상기 상전이막은 주입된 전자에 의해 상기 상전이막을 구성하는 요소의 적어도 한 성분이 분리되면서 인가 전압의 범위에 따라 현저히 다른 두 개의 저항 특성을 나타내는 유전막일 수 있다. 이러한 유전막은 Nb2O5막일 수 있다.
상기 제1 절연막, 상기 상전이막 및 상기 제2 절연막의 두께비는 5:6:5일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 트랜지스터와 커패시터를 포함하는 반도체 메모리 소자에 있어서, 상기 커패시터는 하부전극, 절연성이 변화된 후, 현저히 다른 두 개의 저항 특성을 나타내는 상전이막을 포함하는 유전체층 및 상부전극이 순차적으로 적층된 것을 특징으로 하는 반도체 메모리 소자를 제공한다.
여기서, 상기 커패시터는 상기 기술적 과제를 달성하기 위해서 제공된 상기 커패시터일 수 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 트랜지스터와 커패시터를 포함하되, 상기 커패시터가 하부전극과, 절연성이 변화된 후, 현저히 다른 두 개의 저항 특성을 나타내는 상전이막을 포함하는 유전체층과, 상부전극으로 된 반도체 메모리 소자의 동작방법에 있어서, 상기 상전이막의 절연성을 변화시키는 단계 및 상기 트랜지스터를 온 상태로 하고, 상기 커패시터에 쓰기 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법을 제공한다.
상기 상전이막의 절연성은 상기 상전이막에 전자를 주입시켜 변화시킬 수 있고, 상기 전자는 상기 커패시터에 전압을 인가하여 상기 상전이막에 주입할 수 있다.
본 발명은 또한 상기 또 다른 기술적 과제를 달성하기 위하여, 트랜지스터와 커패시터를 포함하되, 상기 커패시터가 하부전극과, 절연성이 변화된 후, 현저히 다른 두 개의 저항 특성을 나타내는 상전이막을 포함하는 유전체층과, 상부전극으로 된 반도체 메모리 소자의 동작방법에 있어서, 상기 트랜지스터를 온 상태로 하고, 상기 커패시터에 읽기 전압을 인가하여 전류를 측정하는 단계 및 상기 측정된 전류를 기준값과 비교하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법을 제공한다.
이러한 본 발명의 반도체 메모리 소자를 이용하면, 데이터 처리 속도는 DRAM과 같이 빠르면서 플래쉬 메모리와 같이 전원이 꺼진 후에도 저장된 데이터가 휘발되지 않는, DRAM이 이점과 플래쉬 메모리의 이점을 모두 갖는 반도체 메모리 소자를 구현할 수 있다.
이하, 본 발명의 실시예에 의한 반도체 장치의 불휘발성 커패시터, 이를 포함하는 반도체 메모리 소자 및 그 동작 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1을 참조하면, 본 발명의 실시예에 의한 반도체 장치의 불휘발성 커패시터(이하, 본 발명의 커패시터)는 하부전극(40), 유전체층(42) 및 상부전극(44)을 포함한다. 이때, 하부전극(40)은, 예를 들면 백금(Pt)으로 된 전극일 수 있다. 상부전극(44)은, 예를 들면 루테늄(Ru)으로 된 전극일 수 있다. 하부전극(40)과 상부전극(44)은 다른 물질로 된 전극일 수 있는데, 대개 유전체층(42)의 종류에 따라 정해진다. 유전체층(42)은 순차적으로 적층된 제1 절연막(42a), 상전이막(42b) 및 제2 절연막(42c)을 포함한다. 하부전극(40)과 제1 절연막(42a)사이에 다른 물질막이 더 구비될 수 있고, 제2 절연막(42c)과 상부전극(44)사이에도 다른 물질막이 더 구비될 수 있다. 제1 절연막(42a)은 소정의 두께와 유전상수를 갖는, 유전막, 예를 들면 실리콘 산화막(SiO2), 탄탈륨 산화막(Ta2O5) 또는 알루미늄 산화막(Al2O3)일 수 있다. 제2 절연막(42c)은 제1 절연막(42a)과 동일한 것이 바람직하나, 제1 절연막(42a)과 다른 유전막일 수 있다.
도 1에 도시한 커패시터(C)에서 상전이막(42b)에 걸리는 전압(이하, 제3 전압)은 제1 절연막(42a)에 걸리는 전압(이하, 제1 전압)과 제2 절연막(42c)에 걸리는 전압(이하, 제2 전압)보다 같거나 큰 것이 바람직하다.
커패시터의 각 구성요소에 걸리는 전압은 각 구성요소의 커패시턴스에 반비례하는 바, 상기 제3 전압이 상기 제1 및 제2 전압과 같거나 크기 위해서는 제1 및 제2 절연막(42a, 42c)의 커패시턴스는 상전이막(42b)의 커패시턴스와 같거나 그 보다 커야한다.
이에 따라 제1 및 제2 절연막(42a, 42c)과 상전이막(42b)의 두께와 대향하는 면적이 동일한 경우, 상전이막(42b)은 제1 및 제2 절연막들(42a, 42c)보다 유전상수가 작은 유전막인 것이 바람직하다. 예들 들면 상전이막(42b)은 소정 두께의 니 오븀 산화막(Nb2O5)일 수 있다.
도 5와 같이 산소비율에 따라 다양한 상이 존재하는 상전이막(42b)인 Nb2O5인 경우, 상전이막(42b)에 전자가 주입되어 Nb2O5에서 적어도 한 개의 산소원자(O)가 분리되면서 상전이막(42b)의 절연성이 변화하게 된다. 제1 및 제2 절연막(42a, 42c)은 상전이막(42b)의 절연성이 변화되면서 발생되는 상기 산소원자가 상전이막(42b) 밖으로 빠져나가는 것을 방지한다.
도 2는 하부전극(40) 및 상부전극(44)을 각각 백금전극과 루테늄전극으로 형성하고, 제1 절연막(42a), 상전이막(42b) 및 제2 절연막(42c)을 각각 50Å의 탄탈륨 산화막, 60Å의 니오븀 산화막 및 50Å의 탄탈륨 산화막으로 형성한 커패시터(이하, 실험용 커패시터라 함)의 저항특성을 보여준다.
도 2에서 참조부호 △와 ◇는 상전이막(42b)의 절연성을 파괴한 상기 실험용 커패시터에 전압을 인가하였을 때 나타나는 전류의 변화, 곧 상기 실험용 커패시터의 저항 변화를 보여준다.
참조부호 △와 ◇로 나타낸 그래프를 참조하면, 상전이막(42b)의 절연성이 파괴된 상기 실험용 커패시터에 전압이 인가되면서 측정된 전류는 10-2A 정도인 것을 알 수 있다. 그러나 상기 실험용 커패시터에 인가된 전압이 소정 값이 되면서, 예를 들면 2V를 넘어서면서 상기 실험용 커패시터의 전류는 10-11A 정도로 크게 떨어지는 것을 알 수 있다. 이것은 곧 저항이 급격히 증가됨을 의미한다. 또한, 상기 실험용 커패시터의 전류가 10-11A정도로 떨어진 후에는 전압을 높이더라도 상기 실 험용 커패시터의 전류는 크게 증가하지 않는다는 것을 알 수 있다.
이하, 상전이막(42b)의 절연성이 파괴된 상기 실험용 커패시터를 제1 상태 커패시터라 하고, 상기 제1 상태 커패시터에서 상대적으로 높은 전류가 측정되는 전압을 제1 전압이라 하고, 상기 제1 전압에서 측정된 전류보다 현저히 낮은 전류가 측정되는 전압을 제2 전압이라 한다.
도 2에서 참조부호 ▽와 ○은 상기 제1 상태 커패시터에 상기 제2 전압을 인가하여 상기 제1 상태 커패시터의 전류를 현저히 떨어뜨린 후, 상기 제1 상태 커패시터에 상기 제1 전압을 인가하였을 때 나타나는 상기 제1 상태 커패시터의 전류변화를 보여준다.
참조부호 ▽와 ○으로 나타낸 그래프를 참조하면, 상기 제1 상태 커패시터에 상기 제2 전압이 인가되어 상기 제1 상태 커패시터의 전류가 크게 낮아진 후에는 상기 제1 상태 커패시터에 상기 제1 전압을 다시 인가하더라도 상기 제1 상태 커패시터의 전류는 높아지지 않는다는 것을 알 수 있다. 이것은 곧 상기 제1 상태 커패시터에 상기 제2 전압이 인가되어 상기 제1 상태 커패시터의 저항이 높아진 후에는 상기 제1 상태 커패시터에 어떤 전압을 인가하더라도 상기 제1 상태 커패시터의 높은 저항 상태는 계속 유지됨을 의미한다.
상기 제1 상태 커패시터의 이러한 전류 특성(저항 특성)을 이용하여, 커패시터(C)에 불휘발성 상태로 데이터를 저장할 수 있다. 예를 들면, 상기 제1 상태 커패시터의 전류가 높은 상태, 곧 저항이 낮은 상태를 커패시터(C)에 임의의 데이터, 예를 들면 비트 데이터 1이 기록된 것으로 간주할 수 있다. 그리고 상기 제1 상태 커패시터의 저항이 높은 상태를 커패시터(C)에 임의의 데이터, 예를 들면 비트 데이터 0이 기록된 것으로 간주할 수 있다.
후자의 경우, 상기한 바와 같이 상기 제1 상태 커패시터의 저항이 낮아진 후에는 인가전압 여부에 관계없이 상기 낮아진 저항 상태가 계속 유지되므로, 커패시터(C)에 저장된 비트 데이터 0은 인가전압 여부에 관계없이 휘발되지 않고 남아있게 된다.
다음, 본 발명자는 상기 실험용 커패시터를 대상으로 하여 내구성을 실험하였다. 상기 내구성 실험에서 상기 실험용 커패시터를 상기 제1 상태 커패시터로 만든 다음, 상기 제1 상태 커패시터를 저항이 높은 상태 또는 저항이 낮은 상태로 만들고, 상기 제1 상태 커패시터의 전류를 측정하는 과정을 반복하였다.
도 3은 상기 내구성 실험의 결과를 보여준다. 도 3에서 참조부호 □는 상기 제1 상태 커패시터가 저항이 낮은 상태일 때, 측정된 전류(이하, 제1 전류)를 나타내고, 참조부호 ○은 상기 제1 상태 커패시터가 저항이 높은 상태일 때, 측정된 전류(이하, 제2 전류)를 나타낸다.
도 3을 참조하면, 상기 내구성 실험에서 매 측정 때마다 상기 제1 전류가 달랐고, 상기 제2 전류도 달랐으나, 상기 제1 및 제2 전류사이의 차는 항상 10배(101)이상이었다.
이러한 결과는 본 발명의 커패시터의 내구성이 우수함을 의미한다. 그리고 상기 내구성 실험 결과로부터 상기 제1 및 제2 전류사이의 차가 10배 이상으로 크므로, 상기 실험용 커패시터로부터 측정된 전류가 상기 제1 전류인지 상기 제2 전 류인지를 명확하게 구분할 수 있다. 이것은 곧 본 발명의 커패시터에 저장된 데이터를 오랜 시간이 흐른 뒤에도 정확히 판독할 수 있음은 의미한다.
다음에는 도 4를 참조하여 도 1에 도시한 커패시터(C)를 포함하는 반도체 메모리 소자(M)에 대해 설명한다.
도 4를 참조하면, 기판(50)의 소정 영역에 필드 산화막(52)이 존재하고, 필드 산화막(52)사이의 기판(50)에 트랜지스터가 존재한다. 곧, 필드 산화막(52)사이의 기판(50) 상에 게이트(54)가 구비되어 있고, 게이트(54)와 필드 산화막(52)사이의 기판(50)에 도전성 불순물들이 주입된 소오스 영역(S)과 드레인 영역(D)이 형성되어 있다. 기판(50) 상에 필드 산화막(52)과 상기 트랜지스터를 덮는 층간 절연층(56), 예를 들면 BPSG층이 형성되어 있고, 층간 절연층(56)에 콘택홀(h)이 형성되어 있다. 콘택홀(h)을 통해 드레인 영역(D)이 노출된다. 콘택홀(h)은 도전성 플러그(58)로 채워져 있다. 층간 절연층(56) 상에 도전성 플러그(58)를 덮는 확산 방지막(60)이 형성되어 있다. 확산 방지막(60) 상에 커패시터(C)가 형성되어 있다. 커패시터(C)는 도 1에 도시한 바와 같은 하부전극(40), 유전체층(42) 및 상부전극(44)으로 된 것이 바람직하다.
한편, 하부전극과 유전체층을 적절히 선택한다면, 또는 하부전극 자체가 커패시터(C)로부터 도전성 플러그(58)로 확산되는 캐리어들을 차단할 수 있다면, 확산 방지막(60)은 필요하지 않을 수 있다.
커패시터(C)는 표면적이 가능한 넓은 것이 바람직하다. 따라서 커패시터(C)는 단순한 적층형이 아닌, 실린더형 등과 같이 구조적으로 보다 복잡한 입체적인 형태일 수 있다.
상술한 반도체 메모리 소자의 제조 방법은 기판(50)에 통상적인 방법으로 상기 트랜지스터를 형성하는 과정과, 기판(50) 상에 상기 트랜지스터를 덮는 층간 절연층(56)을 형성하는 과정과, 층간 절연층(56)에 상기 트랜지스터의 드레인 영역(D)이 노출되는 콘택홀(h)을 형성하는 과정과, 콘택홀(h)을 도전성 플러그(58)로 채우는 과정과, 층간 절연층(56) 상에 도전성 플러그(58)와 접촉되는 커패시터(C)를 형성하는 과정을 포함할 수 있다. 이때, 도전성 플러그(58)와 커패시터(C)사이에 확산 방지막(60)을 형성할 수 있다. 그리고 커패시터(C)는 도 1에 도시한 바와 같이 하부전극(40) 상에 제1 절연막(42a), 상전이막(42b) 및 제2 절연막(42c)을 포함하는 유전체층(42)을 형성하고, 유전체층(42) 상에 상부전극(44)을 순차적으로 적층하여 형성할 수 있다. 제1 절연막(42a)은 제1 두께의 유전막, 예를 들면 SiO2막, Ta2O5막 또는 Al2O3막 등으로 형성할 수 있다. 제2 절연막(42c)은 제2 두께의 유전막, 예를 들면 SiO2막, Ta2O5막 또는 Al2O3막으로 형성할 수 있다. 상전이막(42b)은 상전이막(42b)에 주입되는 전자에 의해 상전이막(42b)의 절연성이 파괴된 후, 서로 다른 인가 전압 범위에서 서로 다른 저항 특성을 나타내는 제3 두께의 절연막으로써, 예를 들면 V족 계열의 산화막으로 형성할 수 있다. 상기 V족 계열의 산화막으로 Nd2O5막을 사용하는 것이 바람직하나, 다른 산화막을 사용해도 무방하다. 상기 제1 내지 제3 두께는 동일할 수 있으나, 제1 두께와 제3 두께와 제2 두께는 5:6:5의 비를 유지하는 것이 바람직하다. 예를 들어, 하부전극(42) 및 상부전극(44)이 모두 50Å의 두께로 형성된 경우, 상전이막(42)은 60Å 정도로 형 성할 수 있다. 상전이막(42b)을 상전이 시키는데 사용되는, 곧 상전이막(42b)이 서로 다른 인가전압 범위에서 서로 다른 저항 특성을 나타내도록 하는데 사용되는 전자는 커패시터(C)에 소정의 전압을 인가함으로써 상전이막(42b)에 주입할 수 있는데, 이때, 상기 커패시터(C)에 인가되는 상기 소정 전압은 상전이막(42b)의 절연성이 변화되는, 곧 절연성이 파괴되는 전압이다. 이 과정에서 상전이막(42b)에 걸리는 전압은 제1 및 제2 절연막(42, 44)에 걸리는 전압보다 같거나 큰 것이 바람직하므로, 상전이막(42b)은 제1 및 제2 절연막(42, 44)으로 사용된 유전막의 유전상수보다 작은 유전상수를 갖는 절연막으로 형성하는 것이 바람직하다.
한편, 상전이막(42b)의 절연성을 파괴시키는데 사용되는 상기 전자는 커패시터(C)에 전압을 인가하여 주입하는 대신, 상부전극(44)을 투과하여 상전이막(42b)에 도달될 수 있을 정도의 에너지를 갖는 전자를 외부에서 커패시터(C)에 조사하여 상전이막(42b)에 주입시킬 수도 있다. 또는 상기 전자와 동등하게 상전이막(42b)을 이루는 구성요소들의 일부를 분리할 수 있는, 예를 들어 상전이막(42b)이 Nd2O5인 경우, 적어도 한 개 이상의 산소(O)를 분리할 수 있는 에너지를 가진 광, 바람직하게는 자외선을 커패시터(C)에 조사하여 상전이막(42b)의 절연성을 파괴할 수도 있다. 제1 및 제2 절연막(42a, 42c)은 이 과정에서 분리된 산소가 상전이막(42b) 밖으로 빠져나가는 것을 방지한다.
다음에는 도 4에 도시한 본 발명의 실시예에 의한 반도체 메모리 소자의 동작 방법에 대해 설명한다.
<쓰기(write)>
먼저, 커패시터(C)의 유전체층의 절연을 파괴할 수 있는 절연파괴 전압을 커패시터(C)에 인가하여 상기 유전체층의 절연성을 파괴한다. 상기 유전체층의 절연성이 파괴되면서 커패시터(C)는 도 2에 도시한 바와 같은 저항 특성을 갖는 제1 상태 커패시터가 된다.
곧, 상기 제1 상태 커패시터에 상기한 제1 전압이 인가되면, 상기 제1 상태 커패시터의 저항은 낮은 상태가 되고, 상기한 제2 전압이 인가되면, 상기 제1 상태 커패시터의 저항은 높은 상태가 된다.
그러므로 상기 유전체층의 절연성을 파괴한 다음, 상기 트랜지스터를 온 상태로 만들고, 상기 제1 상태 커패시터에 상기 제1 전압을 인가하여 비트 데이터 1을 기록하거나, 상기 제2 전압을 인가하여 비트 데이터 0을 기록할 수 있다. 이때, 기록되는 비트 데이터 값은 반대로 될 수 있다.
<읽기(read)>
도 4에 도시한 반도체 메모리 소자에 임의의 비트 데이터가 기록된 경우, 기록된 비트 데이터에 따라 상전이막(42)의 저항이 다르므로, 상기 트랜지스터를 온 상태 만들고, 상기 커패시터에 소정의 읽기 전압을 인가하여 상기 커패시터로부터 전류를 측정한다. 이때, 측정된 전류값이 기준값 이상이면 상기 반도체 메모리 소자로부터 비트 데이터 1을 읽은 것으로 간주하고, 상기 측정된 전류값이 기준값이하이면 상기 반도체 메모리 소자로부터 비트 데이터 0을 읽은 것으로 간주한다. 측정된 전류값에 따른 비트 데이터는 반대가 될 수 있다. 곧, 상기 비트 데이터 1은 상기 비트 데이터 0이 될 수 있고, 상기 비트 데이터 0은 상기 비트 데이터 1이 될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 상기 트랜지스터를 박막 트랜지스터로 대체할 수도 있을 것이고, 유전체층(42)을 구성하는 막들 중 일부를 다른 강유전막으로 대체할 수 있을 것이다. 또한, 도 4에 도시한 바와 다른 반도체 메모리 소자에 도 1에 도시한 커패시터를 포함할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명에 의한 커패시터의 유전체층은 주입된 전자에 의해 절연성이 변화된 후, 예컨대 절연성이 파괴된 후, 인가전압의 범위에 따라 저항 특성을 달리하고, 이러한 특성이 인가전압 여부에 관계없이 유지되는, 두 상이 존재하는 상전이막을 포함한다. 이러한 커패시터는 기존의 반도체 제조 공정을 이용하여 쉽게 제조할 수 있고, 별도의 공정이 부가되지 않는다. 그러므로 본 발명의 커패시터를 DRAM과 같이 기존의 휘발성 반도체 메모리 소자에 적용할 경우, 본래의 고속 동작 특성은 그대로 유지하면서 불휘발성 특성을 갖는 반도체 메모리 소자를 구현할 수 있다. 곧, 본 발명의 커패시터를 포함하는 반도체 메모리 소자를 이용하면, DRAM의 이점과 플래쉬 메모리의 이점을 모두 갖춘 반도체 메모리 소자를 구현할 수 있다.

Claims (22)

  1. 하부전극;
    상기 하부전극 상에 형성된 유전체층; 및
    상기 유전체층 상에 형성된 상부전극을 포함하되,
    상기 유전체층은,
    상기 하부전극 상에 적층된 제1 절연막;
    상기 제1 절연막 상에 적층되고, 절연성이 변화된 후, 현저히 다른 두 개의 저항 특성을 나타내는 상전이막; 및
    상기 상전이막 상에 적층된 제2 절연막을 포함하는 것을 특징으로 하는 반도체 장치의 커패시터.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제1 절연막은 상기 상전이막보다 유전상수가 큰 유전막인 것을 특징으로 하는 반도체 장치의 커패시터.
  4. 제 3 항에 있어서, 상기 유전막은 실리콘 산화막, 탄탈륨 산화막 또는 알루미늄 산화막인 것을 특징으로 하는 반도체 장치의 커패시터.
  5. 제 1 항에 있어서, 상기 제2 절연막은 상기 상전이막보다 유전상수가 큰 유전막인 것을 특징으로 하는 반도체 장치의 커패시터.
  6. 제 5 항에 있어서, 상기 유전막은 실리콘 산화막, 탄탈륨 산화막 또는 알루미늄 산화막인 것을 특징으로 하는 반도체 장치의 커패시터.
  7. 제 1 항에 있어서, 상기 상전이막은 주입된 전자에 의해 상기 상전이막을 구성하는 요소의 적어도 한 성분이 분리되면서 인가 전압의 범위에 따라 현저히 다른 두 개의 저항 특성을 나타내는 유전막인 것을 특징으로 하는 반도체 장치의 커패시터.
  8. 제 7 항에 있어서, 상기 유전막은 Nb2O5막인 것을 특징으로 하는 반도체 장치의 커패시터.
  9. 제 1 항에 있어서, 상기 제1 절연막, 상기 상전이막 및 상기 제2 절연막의 두께비는 5:6:5인 것을 특징으로 하는 반도체 장치의 커패시터.
  10. 트랜지스터와 커패시터를 포함하는 반도체 메모리 소자에 있어서,
    상기 커패시터는 순차적으로 적층된 하부전극, 유전체층 및 상부전극을 포함하고,
    상기 유전체층은,
    상기 하부전극 상에 적층된 제1 절연막;
    상기 제1 절연막 상에 적층되고, 절연성이 변화된 후, 현저히 다른 두 개의 저항 특성을 나타내는 상전이막; 및
    상기 상전이막 상에 적층된 제2 절연막을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 삭제
  12. 제 10 항에 있어서, 상기 제1 절연막은 상기 상전이막보다 유전상수가 큰 유전막인 것을 특징으로 하는 반도체 메모리 소자.
  13. 제 12 항에 있어서, 상기 유전막은 실리콘 산화막, 탄탈륨 산화막 또는 알루미늄 산화막인 것을 특징으로 하는 반도체 메모리 소자.
  14. 제 10 항에 있어서, 상기 제2 절연막은 상기 상전이막보다 유전상수가 큰 유전막인 것을 특징으로 하는 반도체 메모리 소자.
  15. 제 14 항에 있어서, 상기 유전막은 실리콘 산화막, 탄탈륨 산화막 또는 알루미늄 산화막인 것을 특징으로 하는 반도체 메모리 소자.
  16. 제 10 항에 있어서, 상기 상전이막은 주입된 전자에 의해 상기 상전이막을 구성하는 요소의 적어도 한 성분이 분리되면서 인가 전압의 범위에 따라 현저히 다른 두 개의 저항 특성을 나타내는 유전막인 것을 특징으로 하는 반도체 메모리 소자.
  17. 제 16 항에 있어서, 상기 유전막은 Nb2O5막인 것을 특징으로 하는 반도체 메모리 소자.
  18. 제 10 항에 있어서, 상기 제1 절연막, 상기 상전이막 및 상기 제2 절연막의 두께비는 5:6:5인 것을 특징으로 하는 반도체 메모리 소자.
  19. 트랜지스터와 커패시터를 포함하되, 상기 커패시터는 순차적으로 적층된 하부전극, 유전체층 및 상부전극을 포함하고, 상기 유전체층은 상기 하부전극 상에 적층된 제1 절연막; 상기 제1 절연막 상에 적층되고, 절연성이 변화된 후, 현저히 다른 두 개의 저항 특성을 나타내는 상전이막; 및 상기 상전이막 상에 적층된 제2 절연막을 포함하는 반도체 메모리 소자의 동작방법에 있어서,
    상기 상전이막의 절연성을 변화시키는 단계; 및
    상기 트랜지스터를 온 상태로 하고, 상기 커패시터에 쓰기 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  20. 제 19 항에 있어서, 상기 상전이막의 절연성은 상기 상전이막에 전자를 주입 시켜 변화시키는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
  21. 제 20 항에 있어서, 상기 커패시터에 전압을 인가하여 상기 상전이막에 전자를 주입하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
  22. 트랜지스터와 커패시터를 포함하되, 상기 커패시터는 순차적으로 적층된 하부전극, 유전체층 및 상부전극을 포함하고, 상기 유전체층은 상기 하부전극 상에 적층된 제1 절연막; 상기 제1 절연막 상에 적층되고, 절연성이 변화된 후, 현저히 다른 두 개의 저항 특성을 나타내는 상전이막; 및 상기 상전이막 상에 적층된 제2 절연막을 포함하는 반도체 메모리 소자의 동작방법에 있어서
    상기 트랜지스터를 온 상태로 하고, 상기 커패시터에 읽기 전압을 인가하여 전류를 측정하는 단계;
    상기 측정된 전류를 기준값과 비교하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
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