KR102415069B1 - 강유전성 커패시터, 강유전성 전계 효과 트랜지스터, 및 전도성 재료와 강유전성 재료를 포함하는 전자 부품의 형성에 사용되는 방법 - Google Patents

강유전성 커패시터, 강유전성 전계 효과 트랜지스터, 및 전도성 재료와 강유전성 재료를 포함하는 전자 부품의 형성에 사용되는 방법 Download PDF

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마이크론 테크놀로지, 인크
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Abstract

전도성 재료 및 강유전성 재료를 포함하는 전자 부품의 형성에 사용되는 방법은 기판 위에 비-강유전성 금속 산화물-함유 절연체 재료를 형성하는 단계를 포함한다. 적어도 2가지 상이한 조성의 비-강유전성 금속 산화물을 포함하는 복합재 스택이 기판 위에 형성된다. 복합재 스택은 적어도 1 × 102 S/㎝의 총 전도도를 갖는다. 복합재 스택은 비-강유전성 금속 산화물-함유 절연체 재료가 강유전성이 되게 하도록 사용된다. 전도성 재료는 복합재 스택 및 절연체 재료 위에 형성된다. 제작 방법과 관계없는 강유전성 커패시터 및 강유전성 전계 효과 트랜지스터가 또한 개시된다.

Description

강유전성 커패시터, 강유전성 전계 효과 트랜지스터, 및 전도성 재료와 강유전성 재료를 포함하는 전자 부품의 형성에 사용되는 방법 {FERROELECTRIC CAPACITOR, FERROELECTRIC FIELD EFFECT TRANSISTOR, AND METHOD USED IN FORMING AN ELECTRONIC COMPONENT COMPRISING CONDUCTIVE MATERIAL AND FERROELECTRIC MATERIAL}
본 명세서에 개시된 실시형태는 강유전성 커패시터, 강유전성 전계 효과 트랜지스터(ferroelectric field effect transistor: FeFET), 및 전도성 재료와 강유전성 재료를 포함하는 전자 부품의 형성에 사용되는 방법에 관한 것이다.
메모리는 집적 회로의 하나의 유형이고, 그리고 데이터를 저장하기 위해 컴퓨터 시스템에서 사용된다. 메모리는 개별적인 메모리 셀의 하나 이상의 집합체로 제조될 수도 있다. 메모리 셀은 디지트선(digit line)(또한 비트선, 데이터선, 감지선, 또는 데이터/감지선으로서 지칭될 수도 있음) 및 액세스선(또한 워드선으로서 지칭될 수도 있음)을 사용하여, 기록되거나, 판독될 수도 있다. 디지트선은 집합체의 열을 따라 메모리 셀과 전도성으로 상호연결될 수도 있고, 그리고 액세스선은 집합체의 행을 따라 메모리 셀과 전도성으로 상호연결될 수도 있다. 각각의 메모리 셀은 디지트선과 액세스선의 조합을 통해 특유의 방법으로 처리될 수도 있다.
메모리 셀은 휘발성 또는 비휘발성일 수도 있다. 비휘발성 메모리 셀은 컴퓨터가 꺼졌을 때를 포함한 연장된 시간 기간 동안 데이터를 저장할 수 있다. 휘발성 메모리는 소멸되고 그리고 따라서 많은 예에서 시간당 복수 회, 복원/재기록될 것을 요구한다. 그럼에도 불구하고, 메모리 셀은 적어도 2개의 상이한 선택 가능한 상태로 메모리를 간직하거나 저장하도록 구성된다. 2원 시스템에서, 상태는 "0" 또는 "1"로서 간주된다. 다른 시스템에서, 적어도 일부의 개별적인 메모리 셀은 2개 초과의 정보의 레벨 또는 상태를 저장하도록 구성될 수도 있다.
커패시터는 메모리 셀에 사용될 수도 있는 전자 부품의 하나의 유형이다. 커패시터는 전기적으로 절연성 재료에 의해 분리된 2개의 전기 전도체를 갖는다. 에너지는 전기장으로서 이러한 재료 내에 정전기적으로 저장될 수도 있다. 커패시터의 하나의 유형은 절연성 재료의 적어도 일부로서 강유전성 재료를 가진 강유전성 커패시터이다. 강유전성 재료는 2개의 안정된 분극 상태를 갖는 것을 특징으로 하고 이에 따라 메모리 셀의 프로그램 가능한 재료를 포함할 수 있다. 강유전성 재료의 분극 상태는 적합한 프로그래밍 전압의 인가에 의해 변화될 수 있고, 그리고 프로그래밍 전압의 제거 후 (적어도 잠시) 유지된다. 각각의 분극 상태는 다른 것과는 상이한 전하-저장된 커패시턴스를 갖고, 그리고 이는 이상적으로 메모리 상태를 분극 상태를 반전시키지 않고 이러한 것이 반전되는게 목적될 때까지 기록(즉, 저장) 및 판독하도록 사용될 수 있다. 덜 바람직하게는, 강유전성 커패시터를 가진 일부 메모리에서, 메모리 상태를 판독하는 작용은 분극을 반전시킬 수 있다. 따라서, 분극 상태를 결정할 시, 메모리 셀의 재기록은 그 결정 직후 메모리 셀을 미리 판독된 상태로 들어가도록 수행된다. 그럼에도 불구하고, 강유전성 커패시터를 포함하는 메모리 셀은 이상적으로 커패시터의 일부를 형성하는 강유전성 재료의 쌍안정 특성에 기인하여 비휘발성이다. 메모리 셀의 하나의 유형은 강유전성 커패시터와 직렬로 전기적으로 연결된 선택 디바이스를 갖는다.
전계 효과 트랜지스터는 메모리 셀에서 사용될 수도 있는 전자 부품의 또 다른 유형이다. 이 트랜지스터는 전도성 소스/드레인 구역 사이에 반전도성 채널 구역을 가진 전도성 소스/드레인 구역의 쌍을 포함한다. 전도성 게이트는 채널 구역과 인접하고 그리고 박형 게이트 절연체 재료에 의해 채널 구역으로부터 분리된다. 게이트로의 적합한 전압의 인가는 전류가 소스/드레인 구역 중 하나로부터 다른 하나로 채널 구역을 통해 흐르게 한다. 전압이 게이트로부터 제거될 때, 전류는 대체로 채널 구역을 통해 흐르는 것이 방지된다. 전계 효과 트랜지스터는 또한 부가적인 구조체, 예를 들어, 게이트 구성체(gate construction)의 일부로서 가역적으로 프로그램 가능한 전하 저장 구역을 포함할 수도 있다. 전계 효과 트랜지스터와는 다른 트랜지스터, 예를 들어 양극성 트랜지스터는 부가적으로 또는 대안적으로 메모리 셀 내에 사용될 수도 있다.
트랜지스터의 하나의 유형은 게이트 구성체의 적어도 일부분이 강유전성 재료를 포함하는, 강유전성 전계 효과 트랜지스터이다. 다시, 이러한 재료는 2개의 안정된 분극 상태를 특징으로 한다. 전계 효과 트랜지스터의 이 상이한 상태는 트랜지스터에 대한 상이한 문턱 전압(Vt) 또는 선택된 작동 전압에 대한 상이한 채널 전도도를 특징으로 할 수도 있다. 강유전성 재료의 분극 상태는 적합한 프로그래밍 전압의 인가에 의해 변화될 수도 있고, 그리고 이는 고 채널 컨덕턴스 또는 저 채널 컨덕턴스 중 하나를 발생시킨다. 강유전성 분극 상태에 의해 야기된, 고 컨덕턴스 및 저 컨덕턴스는 프로그래밍 게이트 전압의 제거 후 (적어도 잠시) 유지된다. 채널 컨덕턴스의 상태는 강유전성 분극을 방해하지 않는 작은 드레인 전압을 인가함으로써 판독될 수 있다.
커패시터 및 트랜지스터는 메모리 회로와는 다른 회로 내에서 사용될 수도 있다.
도 1은 본 발명의 하나의 실시형태에 따른 공정 시 기판 부분의 개략적인 단면도.
도 2는 도 1에 도시된 단계 뒤의 처리 단계 시 도 1의 기판의 도면.
도 3은 도 2에 도시된 단계 뒤의 처리 단계 시 도 2의 기판의 도면.
도 4는 본 발명의 하나의 실시형태에 따른 공정 시 기판 부분의 개략적인 단면도.
도 5는 본 발명의 하나의 실시형태에 따른 공정 시 기판 부분, 및 본 발명의 하나의 실시형태에 따른 기판 부분의 개략적인 단면도.
도 6은 본 발명의 하나의 실시형태에 따른 공정 시 기판 부분, 및 본 발명의 하나의 실시형태에 따른 기판 부분의 개략적인 단면도.
도 7은 본 발명의 하나의 실시형태에 따른 공정 시 기판 부분, 및 본 발명의 하나의 실시형태에 따른 기판 부분의 개략적인 단면도.
도 8은 본 발명의 하나의 실시형태에 따른 공정 시 기판 부분, 및 본 발명의 하나의 실시형태에 따른 기판 부분의 개략적인 단면도.
도 9는 본 발명의 하나의 실시형태에 따른 공정 시 기판 부분, 및 본 발명의 하나의 실시형태에 따른 기판 부분의 개략적인 단면도.
도 10은 본 발명의 하나의 실시형태에 따른 공정 시 기판 부분, 및 본 발명의 하나의 실시형태에 따른 기판 부분의 개략적인 단면도.
본 발명의 실시형태는 전도성 재료 및 강유전성 재료를 포함하는 전자 부품의 형성에 사용되는 방법을 포함한다. 본 발명의 실시형태는 또한 제작 방법과 관계없는 강유전성 커패시터를 포함한다. 본 발명의 실시형태는 또한 제작 방법과 관계없는 강유전성 전계 효과 트랜지스터를 포함한다.
도 1을 참조하면, 방법 실시형태는 처음에 기저 기판(12)을 포함하고, 그리고 반도체 기판을 포함할 수도 있는 예시적인 기판 부분(10)에 대하여 기술될 것이다. 이 문서의 맥락에서, 용어 "반도체 기판" 또는 "반전도성 기판"은, 대용량 반전도성 재료 예컨대, 반전도성 웨이퍼(단독으로 또는 상부에 다른 재료를 포함한 조립체로), 및 반전도성 재료 층을 (단독으로 또는 다른 재료를 포함한 조립체로) 포함하지만 이들로 제한되지 않는, 반전도성 재료를 포함한 모든 구성을 의미하는 것으로 규정된다. 용어 "기판"은 상기에 기술된 반전도성 기판을 포함하지만 이들로 제한되지 않는, 모든 지지 구조체를 지칭한다. 재료는 도 1에 도시된 재료에 대해 상승하여 내향으로, 또는 상승하여 외향으로, 떨어져 있을 수도 있다. 예를 들어, 집적 회로의 다른 부분적으로 또는 전적으로 제조된 부품은 부분(10) 주위 또는 내부 어딘가에 제공될 수도 있다.
기판(12)은 전도성/전도체(즉, 본 명세서에서 전기적임), 반전도성, 또는 절연성/절연체(즉, 본 명세서에서 전기적임) 재료 중 임의의 하나 이상을 포함할 수도 있다. 이 문서의 맥락에서, 전도체/전도성 재료는 다른 경우라면 본질적으로 절연성인 박형 재료를 통한 양전하 또는 음전하의 이동에 의해 발생할 수 있는 전기 전도도가 아니라 적어도 3 × 104 S/㎝(즉, 본 명세서의 모든 곳에서 20 ℃)의 구성 고유 전기 전도도를 갖는다. 절연체/절연성 재료는 1 × 10-9 S/㎝(Siemens/㎝) 이하의 구성 고유 전기 전도도를 갖는다(즉, 전도성 또는 반전도성이 아니라 전기적으로 저항성임). 본 명세서에 기술된 재료, 구역, 및 구조체 중 임의의 하나는 균일 또는 불균일할 수도 있고, 그리고 그럼에도 불구하고 이러한 것이 위에 가로 놓이는 임의의 재료에 걸쳐 연속적 또는 불연속적일 수도 있다. 또한, 달리 언급되지 않는 한, 각각의 재료는 실시예인 원자층 증착법, 화학적 기상 증착법, 물리적 기상 증착법, 에피택셜 성장법(epitaxial growth), 확산 도핑법, 및 이온 주입법을 포함한, 임의의 적합한 또는 아직 개발되지 않은 기법을 사용하여 형성될 수도 있다.
비-강유전성 금속 산화물-함유 절연체 재료(14)가 기판(12) 위에 형성된다. 임의의 적합한 기존의 또는 아직 개발되지 않은 비-강유전성 금속 산화물-함유 절연체 재료가 사용될 수도 있다. 하나의 실시형태에서, 비-강유전성 절연체 재료는 전이 금속 산화물, 지르코늄, 지르코늄 산화물, 하프늄, 하프늄 산화물, 납 지르코늄 티탄산염, 탄탈륨 산화물, 스트론튬 산화물, 스트론튬 티타늄 산화물, 티타늄 산화물, 및 바륨 스트론튬 티탄산염 중 하나 이상을 포함하고, 그리고 이는 실리콘, 알루미늄, 란타늄, 이트륨, 에르븀, 칼슘, 마그네슘, 스트론튬, 루테튬, 디스프로슘, 가돌리늄, 프라세오디뮴, 크롬, 니오븀, 탄탈륨, 하프늄, 지르코늄, 바나듐 망간, 코발트, 니켈, 탄소 및 임의의 다른 희토류 원소 중 하나 이상을 포함하는 도펀트를 내부에 가질 수도 있다. 하나의 특정한 실시예는 내부에 적합한 도펀트를 가진 하프늄 및 지르코늄계 산화물을 포함한다. 다른 실시예는 내부에 적합한 도펀트를 가진 하프늄 및 실리콘계 산화물; 내부에 적합한 도펀트를 가진 이트륨 및 지르코늄계 산화물; 및 하프늄, 실리콘, 및 지르코늄계 산화물을 포함한다. 절연체 재료(14)는 임의의 상(예를 들어, 비결정질 또는 결정질)으로 증착될 수도 있고 그리고 이 상은 차후의 처리 동안 유지되거나 변화될 수도 있다. 실시예로서, 미국 특허 제7,709,359호(발명자: Boeske 외) 및/또는 미국 특허 제8,304,823호(발명자: Boeske)에 기술된 임의의 비-강유전성 금속 산화물-함유 절연체 재료가 사용될 수도 있고, 그리고 이러한 참조는 본 명세서에 참고로 편입된다.
절연체 재료(14)의 예시적인 두께는 약 10Å 내지 약 200Å, 그리고 하나의 실시형태에서 약 30Å 내지 약 90Å이다. 문서에서, "두께" 자체(이전의 방향 형용사가 아님)는 상이한 조성의 바로 인접한 재료 또는 바로 인접한 구역의 가장 가까운 표면으로부터 수직인 미리 결정된 재료 또는 구역을 통하는 평균 직선 거리로서 규정된다. 부가적으로, 본 명세서에 기술된 다양한 재료 및 구역은 상당히 일정한 두께 또는 가변적인 두께일 수도 있다. 가변적인 두께라면, 두께는 달리 나타내지 않는 한, 평균 두께를 지칭하고, 그리고 이러한 재료 또는 구역은 두께가 가변적이기 때문에 일부 최소 두께 및 일부 최대 두께를 가질 것이다. 본 명세서에서 사용되는 바와 같이, "상이한 조성"은 단지 예를 들어 이러한 재료 또는 구역이 균일하지 않다면, 화학적으로 그리고/또는 물리적으로 상이하도록 서로 바로 옆에 있을 수도 있는 2개의 언급된 재료 또는 구역의 이 부분을 요구한다. 2개의 언급된 재료 또는 구역이 서로 바로 옆에 있지 않는다면, "상이한 조성"은 단지 서로 가장 가까운 2개의 언급된 재료 또는 구역의 이 부분이 이러한 재료 또는 구역이 균일하지 않다면 화학적으로 그리고/또는 물리적으로 상이할 것을 요구한다. 문서에서, 재료, 구역, 또는 구조체는, 언급된 재료, 구역, 또는 구조체의 서로에 대한 적어도 일부의 물리적으로 닿는 접촉이 있을 때, 또 다른 것의 "바로 옆에 있다." 그에 반해서, "바로"가 앞에 없는, "위", "상", "인접한", "따라", 및 "옆에"는, "바로 옆에 있는"뿐만 아니라 개재된 재료(들), 구역(들), 또는 구조체(들)가 서로에 대해 언급된 재료, 구역, 또는 구조체의 물리적으로 닿는 접촉이 없는 구조를 포함한다.
도 2를 참조하면, 적어도 2가지 상이한 조성의 비-강유전성 금속 산화물을 포함하는 복합재 스택(composite stack)(16)이 기판(12) 위에 형성되고, 그리고 하나의 실시형태에서 금속 산화물-함유 절연체 재료(14) 위에 도시된 바와 같다. 이 문서의 맥락에서, "복합재 스택"은 각각의 적어도 2가지 상이한 조성의 비-강유전성 금속 산화물이 상이한 층이고 그리고 층에 바로 인접한 적어도 일부의 혼합을 못하게 하는, 다수의 층을 포함한 구성을 의미한다. "층" 및 "층들"의 사용은 하부 재료 위의 이러한 것의 덮기 또는 완전한 커버리지(coverage)를 요구하지 않고, 그리고 이러한 것은 불연속적일 수도 있거나 하부 재료 위에만 부분적으로 수용될 수도 있다. 그럼에도 불구하고, 복합재 스택은 적어도 1 × 102 S/㎝의 총 전도도를 갖는다. 하나의 실시형태에서, 복합재 스택은 1 × 103 S/㎝ 이하의 총 전도도를 갖는다. 복합재 스택(16)의 예시적인 총 두께는 약 5Å 내지 약 50Å, 그리고 하나의 실시형태에서 약 10Å 내지 약 20Å이다.
하나의 이상적인 실시형태에서 그리고 도시된 바와 같이, 복합재 스택(16) 및 금속 산화물-함유 절연체 재료(14)는 서로 바로 옆에 형성된다. 하나의 실시형태에서, 적어도 2가지 상이한 조성의 비-강유전성 금속 산화물 각각은 적어도 1 × 102 S/㎝의 전도도를 갖는다. 하나의 실시형태에서, 적어도 2가지 상이한 조성의 비-강유전성 금속 산화물 중 적어도 하나는 적어도 1 × 102 S/㎝의 전도도를 갖지 않는다(즉, 다른 비-강유전성 금속 산화물 재료(들)의 조성 및 용적은, 전체 복합재 스택이 적어도 1 × 102 S/㎝의 전도도를 갖도록 충분함). 하나의 실시형태에서, 적어도 2가지 상이한 조성의 비-강유전성 금속 산화물은 TiOx, AlOx, Al2O3, ScOx, Sc2O3, ZrOx, YOx, Y2O3, MgOx, MgO, HfOx, SrOx, SrO, TaxOy, NbOx, GdOx, MoOx, RuOx, LaOx, VxOy, IrOx, CrOx, ZnOx, PrOx, CeOx, SmOx, 및 LuOx 중에서 선택되고, 산화물을 위해 본 명세서의 실험식에서 사용된 바와 같이 "x"는 재료의 적어도 일부가 분자 산화물을 포함하도록 임의의 적합한 수이지만, 이는 재료 전반에 걸쳐 반드시 전체가 화학량론적일 필요가 없거나 심지어 이러한 재료의 다수가 화학량론적일 필요가 없을 수도 있다. 목적하는 전도도/저항률은 조성(들)에서 금속 원자 및 산소 원자의 양에 따라 달성될 수 있다.
도 2는 4개의 층(18, 20, 22, 및 24)을 포함하는 것으로서 복합재 스택(16)를 도시하고, 층 각각은 실시예로서 단지 동일한 일정한 두께인 것으로서 도시된다. 더 적은 층이 사용될 수도 있거나(즉, 상이한 조성의 적어도 2개의 층) 또는 4개 초과의 층이 사용될 수도 있고, 그리고 각각의 두께가 동일하든, 각각의 두께가 상이하든, 두께가 동일하거나 상이하게 가변적이든, 등의 여부는 관계가 없다. 하나의 실시형태에서, 복합재 스택은 오직 2개의 상이한 조성의 비-강유전성 금속 산화물(예를 들어, 오직 2개의 상이한 조성의 비-강유전성 금속 산화물은 상기 것에 대해 TiOx, AlOx, Al2O3, ScOx, Sc2O3, ZrOx, YOx, Y2O3, MgOx, MgO, HfOx, SrOx, SrO, TaxOy, NbOx, GdOx, MoOx, RuOx, LaOx, VxOy, IrOx, CrOx, ZnOx, PrOx, CeOx, SmOx, 및 LuOx 중에서 선택됨)을 포함하도록 형성된다. 하나의 실시형태에서, 복합재 스택은 2개의 교번층, 그리고 하나의 실시형태에서 2개의 상이한 조성의 비-강유전성 금속 산화물 각각의, 오직 2개의 교번층(예를 들어, A/B/A/B, 여기서 A 및 B는 TiOx, AlOx, Al2O3, ScOx, Sc2O3, ZrOx, YOx, Y2O3, MgOx, MgO, HfOx, SrOx, SrO, TaxOy, NbOx, GdOx, MoOx, RuOx, LaOx, VxOy, IrOx, CrOx, ZnOx, PrOx, CeOx, SmOx, 및 LuOx 중 오직 2개의 상이한 것임)을 포함하도록 형성된다. 하나의 실시형태에서, 복합재 스택은 본질적으로 적어도 2가지 상이한 조성의 비-강유전성 금속 산화물로 이루어지도록 형성된다. 그러나 또 다른 실시형태에서, 복합재 스택은 부가적인 재료를 포함하도록, 예를 들어 부가적으로 SiOx를 (예를 들어, 복합재 스택의 상승된 최외측 또는 최내측 층 내에 그리고/또는 상승된 최외측 또는 최내측 층으로서) 포함하여 형성된다.
도 3을 참조하면, 전도성 재료(26)는 복합재 스택(16) 및 절연체 재료(14) 위에 형성되고, 그리고 하나의 실시형태에서 복합재 스택(16) 바로 옆에 도시된 바와 같다. 하나의 실시형태에서, 복합재 스택(16)은 전도성 재료(26)보다 더 낮은 전도도를 갖는다. 전도성 재료(26)의 예시적인 두께는 50Å이다. 임의의 적합한 전도성 재료(들)가 사용될 수도 있고, 실시예인 원소 금속, 2 이상의 원소 금속의 합금, 전도성 금속 화합물, 및 전도성으로 도핑된 반전도성 재료를 갖는다.
방법 실시형태에 따르면, 복합재 스택(16)은 절연체 재료(14)를 포함한 비-강유전성 금속 산화물이 강유전성이 되게 하도록 사용된다. 복합재 스택(16)은 완성된 회로 구성에서 비-강유전성으로 유지된다. 재료(14)는 비-강유전성으로부터 강유전성으로의 변화 전 및 후 양자 시 절연성이다. 적어도 2가지 상이한 조성의 비-강유전성 금속 산화물을 포함하는 복합재 스택은 비-강유전성 금속 산화물-함유 절연체 재료(14)가 강유전성이 되게 한다. 하나의 실시형태에서, 금속 산화물-함유 절연체 재료(14)는 임의의 전도성 재료(26)를 형성하기 전에 강유전성이 된다. 대안적으로, 금속 산화물-함유 절연체 재료(14)는 전도성 재료(26)의 일부 또는 전부를 형성하기 전에 강유전성이 된다.
하나의 실시형태에서, 복합재 스택(16)은 비-강유전성 금속 산화물-함유 절연체 재료(14)가 절연체 재료(14) 위의 복합재 스택(16)의 증착 동안 강유전성이 되게 하도록 사용된다. 하지만, TiOx와 ZrOx의 교번층이 되도록 복합재 스택(16)을 증착할 시 화학적 기상 증착 방법에서 하나의 실시예에 대해, 펜타메틸 사이클로펜타다이에닐 티타늄 트리메톡사이드, 트리스(다이메틸아미노) 사이클로펜타다이에닐 지르코늄, 및 오존이 티타늄, 지르코늄, 및 산소, 각각을 위한 전구체로서 사용될 수도 있다. 예시적인 각각의 유량은 100 내지 2,000sccm, 100 내지 2,000sccm, 그리고 1,000 내지 20,000sccm이다. 예시적인 온도 및 압력는 200℃ 내지 350℃ 그리고 0.1Torr 내지 5Torr이다. 플라즈마(직접 플라즈마 또는 원격 플라즈마이든)가 사용될 수도 있거나 사용되지 않을 수도 있다. 이러한 예시적인 증착 조건은 비-강유전성 재료(14)가 복합재 스택(16)의 증착 동안 강유전성이 되게 하도록 충분할 것이다. 대안적인 조건(일부는 상이한 전구체를 포함함)이 당업자에 의해 결정될 수도 있고 그리고 선택될 수도 있다.
하나의 실시형태에서, 복합재 스택(16)은 비-강유전성 금속 산화물-함유 절연체 재료(14)가 절연체 재료(14) 위의 복합재 스택(16)의 증착 동안 강유전성이 되게 하도록 사용된다. 예시적인 이러한 조건은 적어도 350℃의 주위 온도 또는 기판 온도, 0.1Torr 내지 7,600Torr의 압력을 가진 불활성 분위기를 사용하는 노(furnace) 내의 적어도 5초 동안의 어닐링을 포함한다. 복합재 스택(16)은 비-강유전성 금속 산화물-함유 절연체 재료(14)가 복합재 스택(16)의 증착 동안 부분적으로 그리고 증착 후 부분적으로 강유전성되게 하도록 사용될 수도 있다.
도 1 내지 도 3에 대해 상기에 기술되고 도시된 것에 전자 부품을 형성할 시 사용되는 대안적인 실시형태 방법이 도 4 및 기판 부분(10a)을 참조하여 다음에 기술된다. 상기에 기술된 실시형태로부터 유사한 숫자가 적절하다면 사용되고, 일부 구성의 차이는 접미사 "a" 또는 상이한 숫자로 나타낸다. 기판 부분(10a)은 전자 부품을 포함한 완성된 회로 구성에서 비-강유전성인, 비-강유전성 금속 산화물-함유 절연성 재료(28)를 포함한다. 따라서, 도 1에 대하여 상기에 기술된 처리는, 비-강유전성 금속 산화물-함유 절연체 재료(14)가 절연성 재료(28) 위에, 그리고 하나의 실시형태에서 절연성 재료(28) 바로 옆에 형성된다는 점에서 다소 상이할 것이다. 예시적인 비-강유전성 절연성 재료(28)는 단락 [0025]의 임의의 절연성 비-강유전성 금속 산화물(들)을 포함한다. 절연성 재료(28)의 예시적인 두께 범위는 약 1Å 내지 약 10Å, 그리고 하나의 실시형태에서 약 2Å 내지 약 5Å이다. 절연성 재료(28)는 처음에 형성된 바와 같이 비-강유전성 금속 산화물-함유 절연체 재료(14)에 그리고/또는 강유전성이 된 금속 산화물-함유 절연체 재료(14)(즉, 강유전성이 될 시)에 목적하는 결정질 구조체를 야기하도록 가능하게 할 수도 있거나 사용될 수도 있다. 상기에 기술되고/되거나 도 1 내지 도 3에 도시된 바와 같은 임의의 다른 속성(들) 또는 양상(들)이 도 4의 실시형태에서 사용될 수도 있다.
이하에 기술된 바와 같은 차후의 처리가 기판 부분(10/10a)에 대해 수행될 수도 있다. 예를 들어, 도 5는 강유전성 전계 효과 트랜지스터(35)의 강유전성 게이트 구성체(30)를 형성하도록 절연체 재료(14), 복합재 스택(16), 및 전도성 재료(26)로 이루어진 패터닝을 도시하고, 강유전성 재료(14)는 게이트 절연체로서 기능한다. 기저 기판(12)은 반전도성 채널(32)을 게이트 구성체(30)에 영향을 주게끔 근접하게 그리고 소스/드레인 구역(34)의 쌍을 각각의 맞은편에 제공하도록 적합하게 도핑된 반전도성 재료를 포함할 수도 있다. 비-강유전성 재료(14)를 강유전성이 되게 하는 것은 도 5에 도시된 패터닝 전 또는 후에 발생할 수도 있다. 또한, 그리고 그럼에도 불구하고, 단순한 평면의 그리고 수평인 강유전성 전계 효과 트랜지스터(35)가 도시되지만, 기존에 있는 것이거나 아직 개발되지 않은 것이든, 수직인, 오목한, 비선형 채널 구성, 등이 형성될 수도 있다. 이 문서에서, "수평"은 제조 동안 처리되는 기판에 대하여 주 표면을 따른 일반적인 방향을 지칭하고, 그리고 "수직"은 표면에 대해 일반적으로 직교하는 방향이다. 또한, 본 명세서에 사용되는 바와 같이 "수직" 및 "수평"은 3차원 공간에서 기판의 배향과는 관계없이 서로에 대하여 일반적으로 수직 방향이다. 또한, 이 문서에서, "상승된", "상부", "하부", "상단", "하단", 및 "아래"는 상부에 회로가 제조되는 기저 기판에 대한 수직 방향에 관한 것이다.
상기에 기술된 처리는 복합재 스택(16)을 형성하기 전에 절연체 재료(14)를 형성하였다. 대안적으로, 복합재 스택(16)이 절연체 재료(14)를 형성하기 전에 형성될 수도 있다. 하나의 이러한 실시형태에서, 적어도 2가지 상이한 조성의 비-강유전성 금속 산화물을 포함하는 복합재 스택이 기판 위에 형성된다. 복합재 스택은 적어도 1 × 102 S/㎝의 총 전도도를 갖는다. 다른 방식으로 상기 복합재 스택의 존재 없이(즉, 없다면) 동일한 조건(예를 들어, 동일한 프로세서의 모든 조건은 - 모델, 전구체, 유량, 온도, 압력, 시간, 등임) 하에서 형성된 비-강유전성 금속 산화물-함유 절연체 재료를 강유전성이 되게 하도록 복합재 스택을 사용함으로써 금속 산화물-함유 절연체 재료의 초기 형성 시 강유전성이 되게 하기 위해 하나의 실시예에서 그리고 복합재 스택 위에 금속 산화물-함유 절연체 재료가 형성된다. 하지만, 이러한 강유전성 금속 산화물-함유 절연체 재료를 형성하는 하나의 실시예로서, 화학적 기상 증착법이 임의의 적합한 전구체, 그리고 200℃ 내지 350℃ 및 0.1Torr 내지 5Torr의 온도 및 압력 범위를 사용하여, 그리고 플라즈마를 사용하거나 사용하지 않고 수행될 수도 있다. 전도성 재료는 복합재 스택 및 절연체 재료 위에 형성된다. 상기에 도시되고/되거나 기술된 임의의 다른 속성(들) 또는 양상(들)이 사용될 수도 있다.
도 6은 강유전성 전계 효과 트랜지스터(35b)의 예시적인 대안적인 강유전성 게이트 구성체(30b)를 도시한다. 상기에 기술된 실시형태로부터 유사한 숫자가 적절하다면 사용되고, 일부 구성의 차이는 접미사 "b"로 나타낸다. 복합재 스택(16)은 채널(32) 위에, 그리고 하나의 실시형태에서 채널(32) 바로 옆에, 그리고 절연체 재료(14)의 형성 전에 형성되는 것으로 도시된다. 전도성 재료(26)는 절연체 재료(14) 위에, 그리고 하나의 실시형태에서 절연체 재료(14) 바로 옆에 형성된다. 상기에 도시되고/되거나 기술된 임의의 다른 속성(들) 또는 양상(들)이 사용될 수도 있다.
발명의 방법 실시형태를 사용하여 제조될 수도 있는 대안적인 예시적인 구성은 기판 부분(10c)에 대하여 도 7에 도시된다. 상기에 기술된 실시형태로부터 유사한 숫자가 적절하다면 사용되고, 일부 구성의 차이는 접미사 "c" 또는 상이한 숫자로 나타낸다. 기판(10c)은 강유전성 커패시터(40)를 포함한다. 강유전성 커패시터는 전도체 재료(42) 위에 비-강유전성 금속 산화물-함유 절연체 재료(14)를 형성하기 전에 도 1의 기저 기판(12) 위에 전도체 재료를 형성함으로써 제조될 수도 있다. 전도체 재료(42)는 전도성 재료(26)에 대해 상기에 기술된 재료 중 임의의 재료를 포함할 수도 있고, 그리고 전도체 재료(42)와 전도성 재료(26)는 서로에 대해 동일한 조성 또는 상이한 조성(그리고 동일하거나 상이한 두께)일 수도 있다. 처리는 상기에 기술된 방식 중 임의의 방식으로 달리 발생할 수도 있다. 전도성 재료(26), 복합재 스택(16), 절연체 재료(14), 및 전도체 재료(42)는 결국 강유전성 커패시터 구성체(40)로 패터닝되는 것으로서 도시된다. 복합재 스택(16)은 절연체 재료(14)가 도 7에 도시된 예시적인 패터닝 전, 후, 동안, 또는 양자에 강유전성이 되게 하도록 사용될 수도 있다.
도 8은 복합재 스택(16)이 절연체 재료(14)를 형성하기 전에 형성되는, 상기의 예시적인 방법 실시형태에 따라 제작된 대안적인 실시형태의 강유전성 커패시터(40d)를 도시한다. 상기에 기술된 실시형태로부터 유사한 숫자가 적절하다면 사용되고, 일부 구성의 차이는 접미사 "d"로 나타낸다. 상기에 도시되고/되거나 기술된 임의의 다른 속성(들) 또는 양상(들)이 사용될 수도 있다.
상기에 기술된 실시형태는 단일의 복합재 스택 구역(16)을 형성한다. 도 9는 2개의 복합재 스택(16)을 포함한 대안적인 예시적인 강유전성 커패시터 구성체(40e)를 도시한다. 상기에 기술된 실시형태로부터 유사한 숫자가 적절하다면 사용되고, 일부 구성의 차이는 접미사 "e"로 나타낸다. 복합재 스택(16)은 서로에 대해 동일한 구성 및/또는 조성일 필요가 없고, 그리고 이상적으로 서로에 대해 상이한 구성 및/또는 조성일 수도 있다. 상기에 도시되고/되거나 기술된 임의의 다른 속성(들) 또는 양상(들)이 사용될 수도 있다.
도 10에 도시된 바와 같이, 1개 초과의 복합재 스택 구역(16)을 구비한 게이트 구성체(35f)를 가진 강유전성 전계 효과 트랜지스터(30f)가 또한 제조될 수도 있다. 상기에 기술된 실시형태로부터 유사한 숫자가 적절하다면 사용되고, 일부 구성의 차이는 도 10에서 접미사 "f"로 나타낸다. 상기에 도시되고/되거나 기술된 임의의 다른 속성(들) 또는 양상(들)이 사용될 수도 있다.
본 발명의 실시형태는 제작 방법과 관계없는 강유전성 커패시터, 여전히 예를 들어 도 7 내지 도 9에 도시된 바와 같은 강유전성 커패시터(40, 40d, 및 40e)를 포함한다. 본 발명의 디바이스 실시형태에 따른 이러한 강유전성 커패시터는 사이에 강유전성 재료(예를 들어, 강유전성 절연체 재료(14), 그리고 이러한 것이 산화물 재료를 포함하는지 포함 안 하는지 관계없음)를 가진 2개의 전도성 커패시터 전극(예를 들어, 재료(26 및 42))을 포함한다. 비-강유전성 재료는 전도성 커패시터 전극 중 적어도 하나와 강유전성 재료 사이에 있다. 비-강유전성 재료는 적어도 2가지 상이한 조성의 비-강유전성 금속 산화물의 복합재 스택(예를 들어, 복합재 스택(16))을 포함한다. 비-강유전성 재료는 적어도 1 × 102 S/㎝의 총 전도도를 갖고 그리고 비-강유전성 재료에 더 근접한 전도성 커패시터 전극(예를 들어, 도 7의 전극(26) 및 도 8의 전극(42))보다 더 낮은 전도도이다. 강유전성 재료는 전도성 커패시터 전극 중 단 하나와 강유전성 재료 사이에 있을 수도 있거나(예를 들어, 도 7 또는 8), 또는 전도성 커패시터 전극 각각과 강유전성 재료 사이에 있을 수도 있다(예를 들어, 도 9). 방법 실시형태에서 상기에 기술된 바와 같은 임의의 다른 속성이 제작 방법과 관계없는 본 발명에 따른 강유전성 커패시터 디바이스 구성에 사용될 수도 있거나 또는 적용될 수도 있다.
본 발명의 실시형태는 제작 방법과 관계없는 강유전성 전계 효과 트랜지스터를 포함한다. 이러한 트랜지스터는 사이에 반전도성 채널(예를 들어, 채널(32))을 가진 소스/드레인 구역의 쌍(예를 들어, 구역(34))을 포함한다. 이러한 강유전성 전계 효과 트랜지스터는 또한 강유전성 게이트 절연체 재료(예를 들어, 재료(14), 그리고 산화물 재료를 포함하는지 포함 안 하는지와 관계없음) 및 전도성 게이트 전극(예를 들어, 재료(26))을 포함한 게이트 구성체(예를 들어, 구성체(30/30b/30f))를 포함한다. 강유전성 전계 효과 트랜지스터는 또한 a) 강유전성 게이트 절연체 재료와 전도성 게이트 전극, 및 b) 강유전성 게이트 절연체 재료와 채널 중 적어도 하나 사이에 비-강유전성 재료를 포함한다. 비-강유전성 재료는 적어도 2가지 상이한 조성의 비-강유전성 금속 산화물의 복합재 스택(예를 들어, 복합재 스택(16))을 포함한다. 비-강유전성 재료는 적어도 1 × 102 S/㎝의 총 전도도를 갖고 그리고 게이트 전극보다 더 낮은 전도도이다. 도 5, 도 6, 및 도 10이 3개의 이러한 예시적인 실시형태를 도시하지만, 방법 실시형태에 대하여 상기에 기술된 바와 같은 임의의 다른 속성이 제작 방법과 관계없는 본 발명에 따른 강유전성 전계 효과 트랜지스터 디바이스 구성에 채용될 수도 있다.
복합재 스택(16)을 포함하지 않는 구성을 형성하는 이전의 공정은 나중에 강유전성이 되도록 증착될 때, 그리고 이에 따라 TiN을 형성하는 동안 그리고/또는 후, 비-강유전성 금속 산화물-함유 절연체 재료(14)를 위해 전도성 재료(26)의 조성이 TiN이 되게 요구했다. TiN은 모든 완성된 회로 구성에서 바람직하지 않을 수도 있고, 그리고 복합재 스택(16)의 제공은 TiN과는 다른 전도성 재료(26)를 위한 조성의 사용을 가능하게 한다(예를 들어, 전도성 금속 산화물, 예컨대, IrOx, SrRuO3, RuOx, 및 LSCO; 규화물, 예컨대, TiSix, TaSix, 및 RuSix; WNxSiy; Ru; 및 다른 전도성 금속 질화물, 예컨대, TiAlN, TaN, WNx, TiSixNy, TaSixNy, RuSixNy, 및 RuSixTiyNz). TiN과는 다른 전도성 재료를 사용하는 것은 기판의 요구된 전체 열처리를 감소시킬 수도 있다. 또한, TiN과는 다른 전도성 전극 재료를 사용하는 것은 전체 전자 부품에서 강유전성 재료의 성능을 개선시킬 수도 있다. 그러나, 하나의 실시형태에서 전도성 재료(26)는 TiN을 포함하고 그리고 또 다른 실시형태에서는 TiN이 없다. 이 발명의 범위 외에 있는, 전도성 재료(26)와 절연체 재료(14) 사이의 비-강유전성 금속 산화물 재료의 단일의 조성만을 제공하는 것은, 처음에 비결정질 상이든 또는 처음에 원치 않은 결정질 상이든 목적하는 결정질 상으로의 전환의 더 낮은 정도를 생산하는 것 및/또는 특정 목적의 증착 후 어닐링을 요구하는 것으로서 필요하다.
본 명세서에 기술된 바와 같은 복합재 스택의 사용은 듀티 사이클 성능(duty cycle performance)을 개선할 수도 있다. 예를 들어, 이전의 기법(즉, 본 명세서에 기술된 바와 같이 복합재 스택의 부재 시 전극 간의 단일의 균일한 절연체 조성)을 따라 제작된, 사이에 65Å의 강유전성 커패시터 절연체를 가진 TiN 상단 전극과 하단 전극을 포함하는 강유전성 커패시터를 고려하라. 동일한 65Å 강유전성 커패시터 절연체를 포함하고 그리고 부가적으로 상단 TiN 커패시터 전극과 65Å 강유전성 커패시터 절연체 사이의 재료(A)와 재료(B)의 4개의 교번층을 포함하는 복합재 스택을 가진 본 발명에 따라 제작된 구성을 고려하라, 여기서 재료(A)와 재료(B)는 TiOx, AlOx, ScOx, ZrOx, YOx, MgOx, HfOx, SrOx, TaxOy, NbOx, GdOx, MoOx, RuOx, LaOx, VxOy, IrOx, CrOx, ZnOx, PrOx, CeOx, SmOx, and LuOx 중 2개의 상이한 것이다. 나타낸 본 발명에 따라 제작된 이러한 구성은 듀티 사이클 성능을 개선했다.
결론
일부 실시형태에서, 전도성 재료 및 강유전성 재료를 포함한 전자 부품을 형성할 시 사용된 방법은 기판 위에 비-강유전성 금속 산화물-함유 절연체 재료를 형성하는 것을 포함한다. 적어도 2가지 상이한 조성의 비-강유전성 금속 산화물을 포함하는 복합재 스택이 기판 위에 형성된다. 복합재 스택은 적어도 1 × 102 S/㎝의 총 전도도를 갖는다. 복합재 스택은 비-강유전성 금속 산화물-함유 절연체 재료가 강유전성되게 하도록 사용된다. 전도성 재료는 복합재 스택 및 절연체 재료 위에 형성된다.
일부 실시형태에서, 전도성 재료 및 강유전성 재료를 포함한 전자 부품을 형성할 시 사용된 방법은 기판 위에 적어도 2가지 상이한 조성의 비-강유전성 금속 산화물을 포함하는 복합재 스택을 형성하는 것을 포함한다. 복합재 스택은 적어도 1 × 102 S/㎝의 총 전도도를 갖는다. 다른 방식으로 복합재 스택의 존재 없이 동일한 조건 하에서 형성된 비-강유전성 금속 산화물-함유 절연체 재료를 강유전성이 되게 하도록 복합재 스택을 사용함으로써 금속 산화물-함유 절연체 재료의 초기 형성 시 강유전성이 되게 하기 위해서 그리고 복합재 스택 위에 금속 산화물-함유 절연체 재료가 형성된다. 전도성 재료는 복합재 스택 및 절연체 재료 위에 형성된다.
일부 실시형태에서, 강유전성 커패시터는 사이에 강유전성 재료를 가진 2개의 전도성 커패시터 전극을 포함한다. 비-강유전성 재료는 전도성 커패시터 전극 중 적어도 하나와 강유전성 재료 사이에 있다. 비-강유전성 재료는 적어도 2가지 상이한 조성의 비-강유전성 금속 산화물을 포함하는 복합재 스택을 포함한다. 비-강유전성 재료는 적어도 1 × 102 S/㎝의 총 전도도를 갖고 그리고 비-강유전성 재료에 더 근접한 전도성 커패시터 전극보다 더 낮은 전도도이다.
일부 실시형태에서, 강유전성 전계 효과 트랜지스터는 사이에 반전도성 채널을 가진 소스/드레인 구역의 쌍을 포함한다. 또한, 트랜지스터의 게이트 구성체는 강유전성 게이트 절연체 재료 및 전도성 게이트 전극을 포함한다. 게이트 구성체는 또한 a) 강유전성 게이트 절연체 재료와 전도성 게이트 전극, 그리고 b) 강유전성 게이트 절연체 재료와 채널 중 적어도 하나 사이에 비-강유전성 재료를 포함한다. 비-강유전성 재료는 적어도 2가지 상이한 조성의 비-강유전성 금속 산화물을 포함하는 복합재 스택을 포함한다. 비-강유전성 재료는 적어도 1 × 102 S/㎝의 총 전도도를 갖고 그리고 게이트 전극보다 더 낮은 전도도이다.
규정에 따라, 본 명세서에 개시된 주제는 구조적 및 체계적인 특징에 관해서 더 많이 또는 더 적게 구체적으로 언어로 기술된다. 그러나, 본 명세서에 개시된 수단이 예시적인 실시형태를 포함하기 때문에, 청구항이 도시되고 기술된 특정한 특징으로 제한되지 않는 것이 이해된다. 따라서 청구항에는 문자 그대로 쓰인 바와 같이 전체 범위가 제공되고, 그리고 등가 원칙에 따라 적절히 해석된다.

Claims (12)

  1. 강유전성 커패시터로서,
    사이에 강유전성 재료를 가진 2개의 전도성 커패시터 전극들; 및
    기판 위에 상이한 조성의 비강유전성 금속 산화물들을 포함하는 복합재 스택(composite stack) - 상기 상이한 조성의 비강유전성 금속 산화물들은 TiOx, AlOx, Al2O3, ScOx, Sc2O3, ZrOx, YOx, Y2O3, MgOx, MgO, HfOx, SrOx, SrO, TaxOy, NbOx, GdOx, MoOx, RuOx, LaOx, VxOy, IrOx, CrOx, ZnOx, PrOx, CeOx, SmOx, 및 LuOx 중에서 선택됨 -
    을 포함하며,
    상기 복합재 스택은 1 × 102 S/㎝ 내지 1 × 103 S/㎝ 의 전도도를 갖는, 강유전성 커패시터.
  2. 제1항에 있어서,
    상기 복합재 스택은 부가적으로 SiO2를 포함하는, 강유전성 커패시터.
  3. 강유전성 커패시터로서,
    사이에 강유전성 금속 산화물 재료를 가진 하부 전도성 커패시터 전극 및 상부 전도성 커패시터 전극 - 상기 강유전성 금속 산화물 재료는 전이 금속 산화물, 지르코늄, 지르코늄 산화물, 하프늄, 하프늄 산화물, 납 지르코늄 티탄산염, 탄탈륨 산화물, 스트론튬 산화물, 스트론튬 티타늄 산화물, 티타늄 산화물, 및 바륨 스트론튬 티탄산염으로 구성된 군 중 하나 이상의 요소를 포함하며, 실리콘, 알루미늄, 란타늄, 이트륨, 에르븀, 칼슘, 마그네슘, 스트론튬, 루테튬, 디스프로슘, 가돌리늄, 프라세오디뮴, 크롬, 니오븀, 탄탈륨, 하프늄, 지르코늄, 바나듐 망간, 코발트, 니켈, 탄소 및 임의의 다른 희토류 원소 중 하나 이상을 포함하는 도펀트를 내부에 가질 수 있음 -; 및
    상기 하부 전도성 커패시터 전극과 상기 강유전성 금속 산화물 재료 사이의 비강유전성 재료 - 상기 비강유전성 재료는 TiOx, AlOx, Al2O3, ScOx, Sc2O3, ZrOx, YOx, Y2O3, MgOx, MgO, HfOx, SrOx, SrO, TaxOy, NbOx, GdOx, MoOx, RuOx, LaOx, VxOy, IrOx, CrOx, ZnOx, PrOx, CeOx, SmOx, 및 LuOx 로 구성되는 군으로부터 선택되는 적어도 2개의 상이한 비강유전성 금속 산화물 조성들을 포함하는 복합재 스택을 포함하며, 상기 비강유전성 재료는 상기 하부 전도성 커패시터 전극의 전도도보다 더 낮은 총 전도도를 가짐 -
    를 포함하는, 강유전성 커패시터.
  4. 제3항에 있어서,
    상기 전도성 커패시터 전극들 각각은 IrOx, SrRuO3, RuOx, LSCO, TiSix, TaSix, RuSix, WNxSiy, Ru, TiAlN, TaN, WNx, TiSixNy, TaSixNy, RuSixNy, 및 RuSixTiyNz로 구성되는 군으로부터 선택되는 하나 이상의 재료를 독립적으로 포함하는, 강유전성 커패시터.
  5. 제3항에 있어서,
    상기 비강유전성 금속 산화물 조성들은 TiOx, AlOx, ZrOx, MgOx, HfOx, 및 NbOx로 구성되는 군으로부터 독립적으로 선택되는, 강유전성 커패시터.
  6. 제5항에 있어서,
    상기 비강유전성 금속 산화물 조성들 중 적어도 하나는 NbOx인, 강유전성 커패시터.
  7. 제6항에 있어서,
    상기 강유전성 금속 산화물 재료는 지르코늄, 지르코늄 산화물, 하프늄, 하프늄 산화물, 납 지르코늄 티탄산염, 탄탈륨 산화물, 스트론튬 산화물, 및 스트론튬 티타늄 산화물로 구성되는 군의 하나 이상의 요소들을 포함하는, 강유전성 커패시터.
  8. 강유전성 전계 효과 트랜지스터(ferroelectric field effect transistor: FeFET)로서,
    사이에 반전도성 채널을 가진 소스/드레인 구역의 쌍; 및
    게이트 구성체(gate construction)로서,
    지르코늄, 지르코늄 산화물, 하프늄, 하프늄 산화물, 납 지르코늄 티탄산염, 탄탈륨 산화물, 스트론튬 산화물, 및 스트론튬 티타늄 산화물로 구성되는 군의 하나 이상의 요소들을 포함하는 강유전성 절연체 재료;
    전도성 게이트 전극; 및
    TiOx, AlOx, Al2O3, ScOx, Sc2O3, ZrOx, YOx, Y2O3, MgOx, MgO, HfOx, SrOx, SrO, TaxOy, NbOx, GdOx, MoOx, RuOx, LaOx, VxOy, IrOx, CrOx, ZnOx, PrOx, CeOx, SmOx, 및 LuOx 로 구성되는 군으로부터 선택되는 적어도 2개의 비강유전성 금속 산화물 조성들을 포함하는 복합재 스택 - 상기 복합재 스택은 상기 전도성 게이트 전극의 전도도보다 더 낮은 총 전도도를 가지며, 상기 강유전성 절연체 재료와 상기 반전도성 채널 사이에 배치됨 - 을 포함하는, 상기 게이트 구성체;
    를 포함하는, 강유전성 전계 효과 트랜지스터.
  9. 제8항에 있어서, 강유전성 게이트 절연체 재료는 상기 복합재 스택에 바로 접하는, 강유전성 전계 효과 트랜지스터.
  10. 제8항에 있어서,
    상기 복합재 스택은 TiOx, AlOx, ZrOx, MgOx, HfOx, 및 NbOx로 구성되는 군으로부터 선택된 적어도 하나의 비강유전성 금속 산화물 조성을 포함하는, 강유전성 전계 효과 트랜지스터.
  11. 제10항에 있어서,
    상기 적어도 하나의 비강유전성 금속 산화물 조성은 NbOx인, 강유전성 전계 효과 트랜지스터.
  12. 전도성 재료와 강유전성 재료를 포함하는 전자 부품의 형성에 사용되는 방법으로서,
    제1 비강유전성 금속 산화물 및 상기 제1 비강유전성 금속 산화물의 위에 있는 제2 비강유전성 금속 산화물을 포함하는 복합재 스택을 형성하는 단계 - 상기 제1 비강유전성 금속 산화물 및 상기 제2 비강유전성 금속 산화물은 서로 상이한 조성이며, 각각 TiOx, AlOx, Al2O3, ScOx, Sc2O3, ZrOx, YOx, Y2O3, MgOx, MgO, HfOx, SrOx, SrO, TaxOy, NbOx, GdOx, MoOx, RuOx, LaOx, VxOy, IrOx, CrOx, ZnOx, PrOx, CeOx, SmOx, 및 LuOx 로 구성되는 군으로부터 독립적으로 선택되는 조성임 -;
    상기 복합재 스택 바로 위에 절연체 재료를 포함하는 비강유전성 금속 산화물을 형성하는 단계 - 상기 비강유전성 금속 산화물-함유 절연체 재료는, 이트륨, 지르코늄 산화물, 하프늄 지르코늄 산화물, 하프늄 실리콘 산화물, 및 하프늄 지르코늄 실리콘 산화물로 구성되는 군의 적어도 하나의 요소를 포함하며, i) 상기 복합재 스택을 증착하는 동안 상기 복합재 스택을 200℃ 내지 350℃의 온도 및 0.1Torr 내지 5Torr의 압력에서 증착하는 동안 상기 비강유전성 금속 산화물-함유 절연체 재료가 강유전성이 되도록 하는 단계, 및 ii) 상기 복합재 스택을 증착한 후 적어도 350℃의 기판 주위 온도, 0.1Torr 내지 7,600Torr의 압력을 가진 불활성 분위기를 사용하는 적어도 5초 동안의 어닐링을 수행하는 단계 중 적어도 하나를 포함하는 방법으로 강유전성이 됨 -;
    상기 복합재 스택 및 상기 절연체 재료 위에 전도성 재료를 형성하는 단계를 포함하는, 전자 부품의 형성에 사용되는 방법.
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