WO2021137432A1 - 트랜지스터, 이를 포함하는 삼진 인버터, 및 트랜지스터의 제조 방법 - Google Patents

트랜지스터, 이를 포함하는 삼진 인버터, 및 트랜지스터의 제조 방법 Download PDF

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WO2021137432A1
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forming layer
current forming
gate
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김경록
장지원
정재원
최영은
김우석
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울산과학기술원
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    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors

Definitions

  • the present invention was made with the support of Samsung Electronics Co., Ltd., a project identification number SRFC-TA1703-07 entitled "New concept ternary CMOS device technology for peta-level connection and implementation of ultra-power-saving neural network standard cell".
  • the present disclosure relates to a transistor, a ternary inverter, and a method of fabricating the transistor.
  • An object to be solved is to provide a transistor having a constant current.
  • a problem to be solved is to provide a ternary inverter having a constant current and having three states.
  • An object to be solved is to provide a method for manufacturing a transistor having a constant current.
  • the constant current forming layer a channel layer provided on the constant current forming layer; a pair of source/drain regions spaced apart from each other on the constant current forming layer with the channel layer interposed therebetween; a gate electrode provided on the channel layer; and a gate ferroelectric film provided between the gate electrode and the channel layer.
  • It may further include a gate dielectric layer provided between the gate electrode and the gate ferroelectric layer.
  • the constant current forming layer may form a constant current between a source/drain region serving as a drain among the pair of source/drain regions and the constant current forming layer.
  • the constant current may be independent from a gate voltage applied to the gate electrode.
  • the constant current forming layer and the channel layer may have a first conductivity type, and a doping concentration of the constant current forming layer may be higher than a doping concentration of the channel layer.
  • the doping concentration of the constant current forming layer may be 3 X 10 18 cm -3 or more.
  • An electric field is formed between a source/drain region serving as a drain among the pair of source/drain regions and the constant current forming layer, and the electric field strength may be 10 6 V/cm or more.
  • a ternary inverter including a gate ferroelectric film and a gate electrode may be provided.
  • Each of the first gate structure and the second gate structure may further include a gate dielectric layer provided between the gate electrode and the gate ferroelectric layer.
  • the first constant current forming layer forms a first constant current between a source/drain region serving as a drain among the first pair of source/drain regions and the first constant current forming layer
  • the second constant current forming layer includes the second pair of
  • a second constant current may be formed between a source/drain region serving as a drain among the source/drain regions of , and the second constant current forming layer.
  • the first constant current and the second constant current may be independent from gate voltages applied to the gate electrode of the first gate structure and the gate electrode of the second gate structure, respectively.
  • the first constant current forming layer and the second constant current forming layer have the same conductivity type as the first and second channel layers, respectively, and the doping concentrations of the first constant current forming layer and the second constant current forming layer are respectively the first channel It may be higher than the doping concentration of the layer and the second channel layer.
  • the doping concentration of the first constant current forming layer and the doping concentration of the second constant current forming layer may be 3 ⁇ 10 18 cm ⁇ 3 or more.
  • An electric field of 10 6 V/cm or more is formed between a source/drain region that is a drain among the first pair of source/drain regions and the first constant current forming layer, and a drain of the second pair of source/drain regions
  • An electric field of 10 6 V/cm or more may be formed between the phosphorus source/drain region and the second constant current forming layer.
  • a constant current forming layer forming a channel layer on the constant current forming layer; forming a gate ferroelectric film on the channel layer; forming a gate electrode on the channel layer; and forming a source region and a drain region in the channel layer, wherein the source region and the drain region are spaced apart from each other with the gate electrode interposed therebetween.
  • the method may further include forming a gate dielectric layer between the gate ferroelectric layer and the gate electrode.
  • the channel layer and the constant current forming layer may have the same conductivity type, and a doping concentration of the constant current forming layer may be 3 ⁇ 10 18 cm ⁇ 3 or more.
  • An electric field is formed between the drain region and the constant current forming layer, and the strength of the electric field may be 10 6 V/cm or more.
  • the constant current forming layer may be formed by an epitaxial growth process.
  • the constant current forming layer may form a constant current between the drain region and the constant current forming layer, and the constant current may be independent from a gate voltage applied to the gate electrode.
  • the present disclosure may provide a transistor having a constant current.
  • the present disclosure may provide a method of manufacturing a transistor having a constant current.
  • the present disclosure may provide a ternary inverter having an independent constant current and having three states.
  • FIG. 1 is a cross-sectional view of a transistor according to exemplary embodiments.
  • FIG. 2 illustrates gate voltage-drain current graphs of NMOS transistors according to the present disclosure and conventional NMOS transistors.
  • FIG 3 shows gate voltage-drain current graphs of the PMOS transistors of the present disclosure and the conventional PMOS transistors.
  • FIG. 4 is a flowchart illustrating a method of manufacturing a transistor according to an exemplary embodiment.
  • 5 to 9 are cross-sectional views illustrating a method of manufacturing the transistor of FIG. 1 .
  • FIG. 10 is a circuit diagram of a ternary inverter according to exemplary embodiments.
  • FIG. 11 is a cross-sectional view of a ternary inverter according to an exemplary embodiment.
  • FIG. 12 is a gate voltage-drain current graph of ternary inverters and binary inverters of the present disclosure.
  • Vout 13 is a graph illustrating an input voltage (Vin)-output voltage (Vout) of a ternary inverter and a binary inverter of the present disclosure.
  • FIG. 14 is a flowchart illustrating a method of manufacturing a ternary inverter according to an exemplary embodiment.
  • 15 to 22 are cross-sectional views for explaining a method of manufacturing the ternary inverter of FIG. 14 .
  • FIG. 23 is a cross-sectional view of a transistor according to example embodiments.
  • the constant current forming layer a channel layer provided on the constant current forming layer; a pair of source/drain regions spaced apart from each other on the constant current forming layer with the channel layer interposed therebetween; a gate electrode provided on the channel layer; and a gate ferroelectric film provided between the gate electrode and the channel layer.
  • a ternary inverter including a gate ferroelectric film and a gate electrode may be provided.
  • a constant current forming layer forming a channel layer on the constant current forming layer; forming a gate ferroelectric film on the channel layer; forming a gate electrode on the channel layer; and forming a source region and a drain region in the channel layer, wherein the source region and the drain region are spaced apart from each other with the gate electrode interposed therebetween.
  • .. unit described in the specification mean a unit for processing at least one function or operation, which may be implemented as hardware or software, or a combination of hardware and software.
  • FIG. 1 is a cross-sectional view of a transistor according to exemplary embodiments.
  • a transistor 10 may be provided.
  • the transistor 10 includes a substrate 100 , a constant current forming layer 210 , a pair of device isolation regions ST, a pair of source/drain regions SD, a channel layer 220 , and a gate structure 300 . ) may be included.
  • the substrate 100 may be a semiconductor substrate.
  • the substrate 100 may include silicon (Si).
  • the substrate 100 may have a first conductivity type.
  • the first conductivity type may be n-type or p-type.
  • the substrate 100 may include a group V element (eg, P or As) as an impurity.
  • the substrate 100 may include a group III element (eg, B or In) as an impurity.
  • a constant current forming layer 210 may be provided on the substrate 100 .
  • the constant current forming layer 210 may include silicon (Si).
  • the constant current forming layer 210 may have a first conductivity type.
  • the constant current forming layer 210 may include a group V element (eg, P or As) as an impurity.
  • the conductivity type of the constant current forming layer 210 is p-type, the constant current forming layer 210 may include a group III element (eg, B or In) as an impurity.
  • the doping concentration of the constant current forming layer 210 may be higher than that of the substrate 100 .
  • the doping concentration of the constant current forming layer 210 may be 3 X 10 18 cm -3 or more.
  • An electric field may be formed between the constant current forming layer 210 and the pair of source/drain regions SD.
  • the strength of the electric field may be 10 6 V/cm or more.
  • a pair of source/drain regions SD may be provided on the constant current forming layer 210 .
  • the pair of source/drain regions SD may be spaced apart from each other in a first direction DR1 parallel to the top surface 100u of the substrate 100 .
  • One of the pair of source/drain regions SD may be a source of the transistor 10 .
  • the other of the pair of source/drain regions SD may be a drain of the transistor 10 .
  • the pair of source/drain regions SD may have a second conductivity type different from a first conductivity type.
  • the pair of source/drain regions SD may include a group III element (eg, B, In) as an impurity. .
  • the pair of source/drain regions SD may include a group V element (eg, P or As) as an impurity. .
  • the pair of source/drain regions SD may be electrically connected to the constant current forming layer 210 .
  • the pair of source/drain regions SD may directly contact the constant current forming layer 210 .
  • a channel layer 220 may be provided on the constant current forming layer 210 .
  • the channel layer 220 may be provided between the pair of source/drain regions SD.
  • the channel layer 220 may include substantially the same material as the substrate 100 .
  • the channel layer 220 may include silicon (Si).
  • the channel layer 220 may have a first conductivity type.
  • the first conductivity type may be n-type or p-type.
  • the channel layer 220 may include a group V element (eg, P or As) as an impurity.
  • the conductivity type of the channel layer 220 is p-type, the channel layer 220 may include a group III element (eg, B or In) as an impurity.
  • a pair of device isolation regions ST may be provided on the constant current forming layer 210 .
  • the pair of isolation regions ST may be spaced apart from each other in the first direction DR1 .
  • the pair of isolation regions ST may extend in a second direction DR2 perpendicular to the top surface 100u of the substrate 100 .
  • a thickness of the pair of device isolation regions ST in the second direction DR2 may be greater than a thickness of the channel layer 220 in the second direction DR2 .
  • the pair of isolation regions ST may include an electrically insulating material.
  • the pair of isolation regions ST may include SiO 2 or a high-k material (eg, SiON, HfO 2 , ZrO 2 ).
  • the gate structure 300 may be provided on the channel layer 220 . When viewed along the second direction DR2 , the gate structure 300 may be provided between the pair of source/drain regions SD.
  • the gate structure 300 may include a gate ferroelectric layer 310 , a gate dielectric layer 320 , a gate electrode 330 , and a pair of spacers 340 .
  • the gate electrode 330 may include an electrically conductive material.
  • the gate electrode 330 may include a doped semiconductor material, a metal, an alloy, or a combination thereof.
  • the gate electrode 330 may include doped polysilicon, tungsten (W), titanium nitride (TiN), or a combination thereof.
  • the gate ferroelectric layer 310 and the gate dielectric layer 320 may electrically insulate the gate electrode 330 and the channel layer 220 from each other.
  • a gate ferroelectric layer 310 may be provided between the gate electrode 330 and the channel layer 220 .
  • the gate ferroelectric layer 310 may directly contact the upper surface of the channel layer 220 .
  • the gate ferroelectric layer 310 may include a ferroelectric material.
  • a ferroelectric material refers to an insulator or dielectric exhibiting spontaneous polarization, which is to be distinguished from a multiferroic material exhibiting two or more rigidities, such as ferroelectricity, strong elasticity, ferromagnetic, antiferromagnetic, and the like.
  • the ferroelectric material may include at least one of an oxide ferroelectric material, a polymer ferroelectric material, a fluoride ferroelectric material such as BMF (BaMgF 4 ), and/or a ferroelectric material semiconductor.
  • the oxide ferroelectric material is, for example, a perovskite ferroelectric such as PZT (PbZr x Ti 1-x O 3 ), BaTiO 3 , and PbTiO 3 , LiNbO 3 , and pseudo-ilmenite such as LiTaO 3 .
  • PZT PbZr x Ti 1-x O 3
  • BaTiO 3 BaTiO 3
  • PbTiO 3 LiNbO 3
  • pseudo-ilmenite such as LiTaO 3 .
  • the polymeric ferroelectric material may include, for example, at least one of polyvinylidene fluoride (PVDF), a polymer comprising PVDF, a copolymer, a terpolymer, a cyanopolymer, a polymer thereof, and/or a copolymer.
  • PVDF polyvinylidene fluoride
  • the ferroelectric material semiconductor may include, for example, a group 2-6 compound such as CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, and CdFeSe.
  • the gate dielectric layer 320 may be provided between the gate electrode 330 and the gate ferroelectric layer 310 .
  • the gate dielectric layer 320 may directly contact the gate ferroelectric layer 310 and the gate electrode 330 .
  • the gate dielectric layer 320 may have a material capable of realizing a desired capacitance.
  • the gate dielectric layer 320 may include a material having a high dielectric constant.
  • the high dielectric constant may mean a dielectric constant higher than that of silicon oxide.
  • the gate dielectric layer 320 is selected from Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, and Lu.
  • a metal oxide comprising at least one metal may be used.
  • the gate dielectric layer 320 may include HfO 2 , ZrO 2 , CeO 2 , La 2 O 3 , Ta 2 O 3 , or TiO 2 .
  • the gate dielectric layer 320 may have a single-layer structure or a multi-layer structure.
  • the gate ferroelectric layer 310 may have a negative capacitance characteristic due to the gate dielectric layer 320 .
  • the threshold voltage of the transistor 10 may be adjusted by a doping concentration of the substrate 100 and/or a work function of the gate electrode 330 .
  • the work function of the gate electrode 330 may be controlled by the material of the gate electrode 330 or by an additional work function control layer (not shown).
  • an additional work function control layer may be interposed between the gate ferroelectric layer 310 and the substrate 100 .
  • any one of the pair of source/drain regions SD serving as the drain and the constant current forming layer 210 may form a constant current between the source/drain region SD serving as the drain and the constant current forming layer 210 .
  • the constant current may be a band-to-band tunneling (BTBT) current between the source/drain region SD serving as the drain and the constant current forming layer 210 .
  • the constant current may be independent from the gate voltage applied to the gate electrode 330 . That is, the constant current may flow regardless of the gate voltage.
  • the transistor 10 is an NMOS transistor
  • a constant current may flow from the source/drain region SD serving as a drain to the substrate 100 through the constant current forming layer 210 .
  • the transistor 10 is a PMOS transistor
  • a constant current may flow from the substrate 100 to the source/drain region SD, which is a drain, through the constant current forming layer 210 .
  • the present disclosure may provide a transistor 10 in which a constant current is formed between one of the pair of source/drain regions SD as a drain and the constant current forming layer 210 .
  • FIG. 2 illustrates gate voltage-drain current graphs of NMOS transistors according to the present disclosure and conventional NMOS transistors.
  • gate voltage-drain current graphs NGR1 and NGR2 of conventional NMOS transistors and gate voltage-drain current graphs NGR3, NGR4, and NGR5 of NMOS transistors according to the present disclosure are shown. .
  • the drain currents of the conventional NMOS transistors do not have a constant current component that flows regardless of the gate voltage.
  • the drain currents of the NMOS transistors of the present disclosure have a constant current component flowing regardless of the gate voltage. For example, even when the NMOS transistors of the present disclosure have an off state, a constant current flows through the NMOS transistors of the present disclosure.
  • FIG 3 shows gate voltage-drain current graphs of the PMOS transistors of the present disclosure and the conventional PMOS transistors.
  • gate voltage-drain current graphs PGR1 and PGR2 of conventional PMOS transistors and gate voltage-drain current graphs PGR3, PGR4, and PGR5 of PMOS transistors of the present disclosure are shown.
  • the drain currents of the conventional PMOS transistors do not have a constant current component that flows regardless of the gate voltage.
  • the drain currents of the PMOS transistors of the present disclosure have a constant current component that flows regardless of the gate voltage. For example, even when the PMOS transistors of the present disclosure have an off state, a constant current flows through the PMOS transistors of the present disclosure.
  • FIG. 4 is a flowchart illustrating a method of manufacturing a transistor according to an exemplary embodiment.
  • 5 to 9 are cross-sectional views illustrating a method of manufacturing the transistor of FIG. 1 .
  • the substrate 100 may be a semiconductor substrate.
  • the substrate 100 may include silicon (Si).
  • the substrate 100 may have a first conductivity type.
  • the first conductivity type may be n-type or p-type.
  • the substrate 100 may include a group V element (eg, P or As) as an impurity.
  • the substrate 100 may include a group III element (eg, B or In) as an impurity.
  • the constant current forming layer 210 may be formed by an epitaxial growth process. That is, the constant current forming layer 210 may be an epitaxial layer.
  • the constant current forming layer 210 may include silicon (Si).
  • the constant current forming layer 210 may have a first conductivity type. When the conductivity type of the constant current forming layer 210 is n-type, the constant current forming layer 210 may include a group V element (eg, P or As) as an impurity. When the conductivity type of the constant current forming layer 210 is p-type, the constant current forming layer 210 may include a group III element (eg, B or In) as an impurity.
  • the doping concentration of the constant current forming layer 210 may be higher than that of the substrate 100 . For example, the doping concentration of the constant current forming layer 210 may be 3 X 10 18 cm -3 or more.
  • Forming the constant current forming layer 210 is not limited to including an epitaxial growth process.
  • forming the constant current forming layer 210 may include providing impurities to the intrinsic semiconductor layer by an ion implantation process or a glass diffusion process.
  • Forming the constant current forming layer 210 by the glass diffusion process may include forming an impurity film on the intrinsic semiconductor layer and then performing heat treatment to diffuse the impurities in the impurity film into the intrinsic semiconductor layer.
  • the impurity film may include a boron silicate glass (BSG) film or a phosphorus silicate glass (PSG) film.
  • a pair of device isolation regions ST may be formed in the constant current forming layer 210 ( S120 ).
  • a pair of device isolation regions ST may be formed. Doing this may include forming a recess region in the constant current forming layer 210 using an anisotropic etching process using an etch mask provided on the constant current forming layer 210 and filling the recess region with an insulating material.
  • the etch mask may be removed during or after the etch process.
  • the insulating material may include SiO 2 or a high-k material (eg, SiON, HfO 2 , ZrO 2 ).
  • an upper portion of the constant current forming layer 210 may be removed.
  • S130 Removing the upper portion of the constant current forming layer 210 is performed on the pair of device isolation regions ST. It may include performing an etching process using an etching mask. The etch mask may be removed during or after the etch process. An etch depth of the etch process may be shallower than a depth of the pair of isolation regions ST. In other words, the top surface of the constant current forming layer 210 remaining after the etching process may be disposed at a position higher than the bottom surface of the pair of isolation regions ST.
  • the channel layer 220 may be formed on the constant current forming layer 210 .
  • Forming the channel layer 220 includes a semiconductor material doped on the constant current forming layer 210 . It may include depositing a film (not shown) and etching the doped semiconductor material film. The process of etching the doped semiconductor material layer may be performed until the pair of isolation regions ST are exposed.
  • the channel layer 220 may include silicon (Si).
  • the channel layer 220 may have a first conductivity type.
  • the first conductivity type may be n-type or p-type.
  • the channel layer 220 may include a group V element (eg, P or As) as an impurity.
  • the channel layer 220 may include a group III element (eg, B or In) as an impurity.
  • a gate structure 300 may be formed on the channel layer 220 .
  • the gate structure 300 includes a gate ferroelectric film 310 and a gate dielectric film 320 sequentially stacked. ), and the gate electrode 330 , and a pair of spacers 340 covering side surfaces of the gate electrode 330 .
  • Forming the gate ferroelectric film 310, the gate dielectric film 320, and the gate electrode 330 includes sequentially depositing a ferroelectric film, a dielectric film, and an electrically conductive film on the channel layer 220 and an electrically conductive film, a dielectric film, and patterning the ferroelectric film.
  • the gate ferroelectric layer 310 may include a ferroelectric material.
  • a ferroelectric material refers to an insulator or dielectric exhibiting spontaneous polarization, which is to be distinguished from a multiferroic material exhibiting two or more rigidities, such as ferroelectricity, strong elasticity, ferromagnetic, antiferromagnetic, and the like.
  • the ferroelectric material may include at least one of an oxide ferroelectric material, a polymer ferroelectric material, a fluoride ferroelectric material such as BMF (BaMgF 4 ), and/or a ferroelectric material semiconductor.
  • the oxide ferroelectric material is, for example, a perovskite ferroelectric such as PZT (PbZr x Ti 1-x O 3 ), BaTiO 3 , and PbTiO 3 , LiNbO 3 , and pseudo-ilmenite such as LiTaO 3 .
  • PZT PbZr x Ti 1-x O 3
  • BaTiO 3 BaTiO 3
  • PbTiO 3 LiNbO 3
  • pseudo-ilmenite such as LiTaO 3 .
  • the polymeric ferroelectric material may include, for example, at least one of polyvinylidene fluoride (PVDF), a polymer comprising PVDF, a copolymer, a terpolymer, a cyanopolymer, a polymer thereof, and/or a copolymer.
  • PVDF polyvinylidene fluoride
  • the ferroelectric material semiconductor may include, for example, a group 2-6 compound such as CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, and CdFeSe.
  • the gate dielectric layer 320 may be provided between the gate electrode 330 and the gate ferroelectric layer 310 .
  • the gate dielectric layer 320 may directly contact the gate ferroelectric layer 310 and the gate electrode 330 .
  • the gate dielectric layer 320 may have a material capable of realizing a desired capacitance.
  • the gate dielectric layer 320 may include a material having a high dielectric constant.
  • the high dielectric constant may mean a dielectric constant higher than that of silicon oxide.
  • the gate dielectric layer 320 is selected from Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, and Lu.
  • a metal oxide comprising at least one metal may be used.
  • the gate dielectric layer 320 may include HfO 2 , ZrO 2 , CeO 2 , La 2 O 3 , Ta 2 O 3 , or TiO 2 .
  • the gate dielectric layer 320 may have a single-layer structure or a multi-layer structure.
  • the gate ferroelectric layer 310 may have a negative capacitance characteristic due to the gate dielectric layer 320 .
  • the gate electrode 330 may include an electrically conductive material.
  • the gate electrode 330 may include a doped semiconductor material, a metal, an alloy, or a combination thereof.
  • the gate electrode 330 may include doped polysilicon, tungsten (W), titanium nitride (TiN), or a combination thereof.
  • Forming the pair of spacers 340 is the pair of device isolation regions ST, the channel layer 220 , the gate ferroelectric layer 310 , the gate dielectric layer 320 , and the surfaces of the gate electrode 330 .
  • This may include forming an insulating layer extending along the ridges and performing a large-area anisotropic etching process to leave insulating layers on side surfaces of the gate ferroelectric layer 310 , the gate dielectric layer 320 , and the gate electrode 330 .
  • a pair of source/drain regions SD may be formed in the channel layer 220 ( S160 ).
  • the pair of source/drain regions SD is formed in the gate structure ( S160 ). 300) may be spaced apart from each other.
  • the pair of source/drain regions SD may have a conductivity type different from that of the constant current forming layer 210 .
  • the pair of source/drain regions SD may include a group V element (eg, P or As) as an impurity. .
  • the pair of source/drain regions SD may include a group III element (eg, B, In) as an impurity.
  • the pair of source/drain regions SD may be formed by an ion implantation process.
  • the present disclosure may provide a method of manufacturing the transistor 10 in which a constant current flows between the constant current forming layer 210 and any one of the pair of source/drain regions SD serving as a drain.
  • FIG. 10 is a circuit diagram of a ternary inverter according to exemplary embodiments. For brevity of description, contents substantially the same as those described with reference to FIG. 1 may not be described.
  • a ternary inverter 20 including an NMOS transistor and a PMOS transistor may be provided.
  • Each of the NMOS transistor and the PMOS transistor may be substantially the same as the transistor 10 described with reference to FIG. 1 .
  • the conductivity type of the substrate 100 and the constant current forming layer 210 of the NMOS transistor may be p-type.
  • the conductivity type of the pair of source/drain regions SD of the NMOS transistor may be n-type.
  • the conductivity type of the substrate 100 and the constant current forming layer 210 of the PMOS transistor may be n-type.
  • the conductivity type of the pair of source/drain regions SD of the PMOS transistor may be p-type.
  • a ground voltage may be applied to the source and the substrate of the NMOS transistor.
  • V 0 volts
  • a driving voltage V DD may be applied to the source and the substrate of the PMOS transistor.
  • An input voltage Vin may be applied to each of the gate electrode of the NMOS transistor and the gate electrode of the PMOS transistor.
  • the drain of the NMOS transistor may be electrically connected to the drain of the PMOS transistor, and may have the same voltages, respectively.
  • the voltage of the drain of the NMOS transistor and the drain of the PMOS transistor may be the output voltage Vout of the ternary inverter 20 .
  • a constant current may flow from the drain of the NMOS transistor to the substrate.
  • a constant current may flow from the substrate of the PMOS transistor to the drain.
  • the constant currents may be independent from the input voltage Vin.
  • the first input voltage may be applied to the gate electrode of the PMOS transistor and the gate electrode of the NMOS transistor such that the PMOS transistor has a constant current dominant over the channel current and the NMOS transistor has a channel current dominant over the constant current .
  • the output voltage Vout of the ternary inverter 20 may be the first voltage.
  • the second input voltage may be applied to the gate electrode of the PMOS transistor and the gate electrode of the NMOS transistor such that the NMOS transistor has a constant current dominant over the channel current and the PMOS transistor has a channel current dominant over the constant current.
  • the output voltage of the ternary inverter 20 may be a second voltage greater than the first voltage.
  • the third input voltage may be applied to the gate electrode of the PMOS transistor and the gate electrode of the NMOS transistor so that each of the NMOS transistor and the PMOS transistor has a constant current dominant over the channel current.
  • the output voltage of the ternary inverter 20 may be a third voltage between the first voltage and the second voltage.
  • the constant current flowing from the drain of the NMOS transistor to the substrate and the constant current flowing from the substrate to the drain of the PMOS transistor may flow regardless of gate voltages applied to the PMOS transistor and the gate electrodes of the NMOS transistor.
  • the current in the ternary inverter 20 may flow from the substrate of the PMOS transistor to the substrate of the NMOS transistor through the drain of the PMOS transistor and the drain of the NMOS transistor.
  • the driving voltage V DD applied to the substrate of the PMOS transistor may be distributed between a resistance between the substrate of the PMOS transistor and a drain of the PMOS transistor and a resistance between the substrate of the NMOS transistor and a drain of the NMOS transistor.
  • the output voltage Vout may be a voltage applied to a resistor between the substrate of the NMOS transistor and the drain of the NMOS transistor.
  • the output voltage Vout may have a value between the driving voltage V DD and 0 V.
  • the output voltage Vout is 0 V ('0' state), a voltage between the driving voltage V DD and 0 V ('1' state), or a driving voltage V DD ) (' depending on the input voltage Vin) 2' state).
  • the present disclosure may provide the ternary inverter 20 having three states according to the input voltage Vin.
  • FIG. 11 is a cross-sectional view of a ternary inverter according to an exemplary embodiment.
  • contents substantially the same as those described with reference to FIG. 1 may not be described.
  • the substrate 1100 may be a semiconductor substrate.
  • the substrate 1100 may include silicon (Si).
  • the substrate 1100 may be an intrinsic semiconductor substrate or a semiconductor substrate having a conductivity type.
  • the first well region 1102 and the second well region 1104 may be provided on the substrate 1100 .
  • the first well region 1102 and the second well region 1104 may be spaced apart from each other in a first direction DR1 parallel to the top surface 1100u of the substrate 1100 .
  • the first well region 1102 may be a p-type region.
  • the first well region 1102 may include a group III element (eg, B or In) as an impurity.
  • the second well region 1104 may be an n-type region.
  • the second well region 1104 may include a group V element (eg, P or As) as an impurity.
  • a device isolation layer SL exposing the first well region 1102 and the second well region 1104 may be provided on the substrate 1100 .
  • the device isolation layer SL may include substantially the same material as the pair of device isolation layers SL described with reference to FIG. 1 .
  • a first constant current forming layer 1212 may be provided on the first well region 1102 .
  • the first constant current forming layer 1212 may be an epitaxial layer.
  • the first constant current forming layer 1212 may include silicon (Si).
  • the conductivity type of the first constant current forming layer 1212 may be p-type.
  • the first constant current forming layer 1212 may include a group III element (eg, B or In) as an impurity.
  • the doping concentration of the first constant current forming layer 1212 may be higher than that of the substrate 1100 .
  • the doping concentration of the first constant current forming layer 1212 may be 3 X 10 18 cm -3 or more.
  • a second constant current forming layer 1214 may be provided on the second well region 1104 .
  • the second constant current forming layer 1214 may be an epitaxial layer.
  • the second constant current forming layer 1214 may be selectively grown on the second well region 1104 exposed by the second pair of device isolation regions ST.
  • the second constant current forming layer 1214 may include silicon (Si).
  • the second constant current forming layer 1214 may have an n-type conductivity.
  • the second constant current forming layer 1214 may include a group V element (eg, P or As) as an impurity.
  • the doping concentration of the second constant current forming layer 1214 may be higher than that of the substrate 1100 .
  • the doping concentration of the second constant current forming layer 1214 may be 3 X 10 18 cm -3 or more.
  • a first channel layer 1222 may be provided on the first constant current forming layer 1212 .
  • the first channel layer 1222 may be an epitaxial layer.
  • the first channel layer 1222 may include silicon (Si).
  • the conductivity type of the first channel layer 1222 may be p-type.
  • the first channel layer 1222 may include a group III element (eg, B or In) as an impurity.
  • a doping concentration of the first channel layer 1222 may be lower than a doping concentration of the first constant current forming layer 1212 .
  • a doping concentration of the first channel layer 1222 may be substantially the same as a doping concentration of the substrate 1100 .
  • a second channel layer 1224 may be provided on the second constant current forming layer 1214 .
  • the second channel layer 1224 may be an epitaxial layer.
  • the second channel layer 1224 may include silicon (Si).
  • the second channel layer 1224 may have an n-type conductivity.
  • the second channel layer 1224 may include a group V element (eg, P or As) as an impurity.
  • a doping concentration of the second channel layer 1224 may be lower than a doping concentration of the second constant current forming layer 1214 .
  • the doping concentration of the second channel layer 1224 may be substantially the same as that of the substrate 1100 .
  • a first pair of source/drain regions SD may be provided on the first constant current forming layer 1212 .
  • the first pair of source/drain regions SD may be spaced apart from each other in the first direction DR1 with the first channel layer 1222 interposed therebetween.
  • a conductivity type of the first pair of source/drain regions SD may be n-type.
  • the first pair of source/drain regions SD may include a group V element (eg, P or As) as an impurity.
  • a second pair of source/drain regions SD may be provided on the second constant current forming layer 1214 .
  • the second pair of source/drain regions SD may be spaced apart from each other in the first direction DR1 with the second channel layer 1224 interposed therebetween.
  • the second pair of source/drain regions SD may have a p-type conductivity.
  • the second pair of source/drain regions SD may include a group III element (eg, B or In) as an impurity.
  • a first gate structure 1402 may be provided on the first channel layer 1222 .
  • the first gate structure 300 may include a first gate ferroelectric layer 1412 , a first gate dielectric layer 1422 , a first gate electrode 1432 , and a first pair of spacers 1442 .
  • the first gate ferroelectric film 1412 , the first gate dielectric film 1422 , the first gate electrode 1432 , and the first pair of spacers 1442 are each formed of the gate ferroelectric film 310 described with reference to FIG. 1 . ), the gate dielectric layer 320 , the gate electrode 330 , and the pair of spacers 340 may be substantially the same.
  • a second gate structure 1404 may be provided on the second channel layer 1224 .
  • the second gate structure 1400 may include a second gate ferroelectric layer 1414 , a second gate dielectric layer 1424 , a second gate electrode 1434 , and a second pair of spacers 1444 .
  • a second gate ferroelectric film 1414 , a second gate dielectric film 1424 , a second gate electrode 1434 , and a second pair of spacers 1444 are shown in FIG. 1 , respectively.
  • the gate ferroelectric film 310 , the gate dielectric film 320 , the gate electrode 330 , and the pair of spacers 340 may be substantially the same as described above.
  • the present disclosure may provide a ternary inverter 30 .
  • the first well region 1102 , the first constant current forming layer 1212 , the first channel layer 1222 , the first pair of source/drain regions SD1 , and the first gate structure 1402 include an NMOS (NMOS) NMOS) transistors can be configured.
  • the second well region 1104 , the second constant current forming layer 1214 , the second channel layer 1224 , the second pair of source/drain regions SD2 , and the second gate structure 1404 are formed of a PMOS (PMOS).
  • PMOS PMOS
  • a ground voltage may be applied to the first well region 1102 and the source of the NMOS transistor.
  • a driving voltage may be applied to the second well region 1104 and the source of the PMOS transistor.
  • the input voltage Vin may be applied to each of the first gate electrode 1432 of the NMOS transistor and the second gate electrode 1434 of the PMOS transistor.
  • a drain of the NMOS transistor and a drain of the PMOS transistor may be electrically connected to each other. Voltages of the drain of the NMOS transistor and the drain of the PMOS transistor may be the output voltage Vout of the ternary inverter 30 .
  • the description of the ternary inverter 30 may be substantially the same as that described with reference to FIG. 10 .
  • FIG. 12 is a gate voltage-drain current graph of ternary inverters and binary inverters of the present disclosure.
  • gate voltage-drain current graphs IGR1 and IGR2 of binary inverters and gate voltage-drain current graphs IGR3, IGR4, and IGR5 of ternary inverters of the present disclosure are shown.
  • the drain currents of the binary inverters did not have a constant current component that flows regardless of the gate voltage.
  • the drain currents of the ternary inverters of the present disclosure have a constant current component flowing regardless of the gate voltage. For example, even when the ternary inverters of the present disclosure have an off state, a constant current flows through the ternary inverters of the present disclosure.
  • Vout 13 is a graph illustrating an input voltage (Vin)-output voltage (Vout) of a ternary inverter and a binary inverter of the present disclosure.
  • the driving voltage (V DD ) of the ternary inverter and the binary inverter of the present disclosure was 1.0 V
  • the ground voltage (GND) was 0 V
  • the input voltage (Vin) of the ternary inverter and the binary inverter was 0 V to 1.0 V.
  • the binary inverter when the input voltage was changed from 0 V to 1 V, the output voltage Vout rapidly decreased from 1 V to 0 V in the vicinity of the input voltage of 0.5 V. That is, the binary inverter had two states (eg, a '0' state and a '1' state).
  • the ternary inverter of the present disclosure when the input voltage is changed from 0 V to 1 V, the output voltage Vout rapidly decreases from 1 V to 0.5 V to maintain 0.5 V, and then from 0.5 V to 0 V once more decreased sharply. That is, the ternary inverter of the present disclosure had three states (eg, a '0' state, a '1' state, and a '2' state).
  • FIG. 14 is a flowchart illustrating a method of manufacturing a ternary inverter according to an exemplary embodiment.
  • 15 to 22 are cross-sectional views for explaining a method of manufacturing the ternary inverter of FIG. 14 .
  • contents substantially the same as those described with reference to FIG. 11 may not be described.
  • a first well region 1102 and a second well region 1104 may be formed on a substrate 1100 ( S210 ).
  • the substrate 1100 may be a semiconductor substrate.
  • the substrate 1100 may include silicon (Si).
  • the substrate 1100 may be an intrinsic semiconductor substrate 1100 or a semiconductor substrate having a conductivity type.
  • the first well region 1102 and the second well region 1104 may be formed on the substrate 1100 .
  • the first well region 1102 and the second well region 1104 may be spaced apart from each other in a first direction DR1 parallel to the top surface 1100u of the substrate 1100 .
  • the first well region 1102 may be a p-type region.
  • the first well region 1102 may include a group III element (eg, B or In) as an impurity.
  • Forming the first well region 1102 includes providing a mask on the substrate 1100 that exposes the region in which the first well region 1102 is formed and in the region in which the first well region 1102 is formed.
  • implanting impurities eg, a group III element
  • implanting the impurities may be performed by an ion implantation process.
  • the mask may be removed after the process of implanting impurities.
  • the second well region 1104 may be an n-type region.
  • the second well region 1104 may include a group V element (eg, P or As) as an impurity.
  • Forming the second well region 1104 includes providing a mask on the substrate 1100 for exposing the region where the second well region 1104 is formed and in the region where the second well region 1104 is formed. It may include implanting impurities (eg, group V elements).
  • implanting impurities into the region where the second well region 1104 is formed may be performed by an ion implantation process. The mask may be removed after the process of implanting impurities.
  • a device isolation layer SL exposing the first well region 1102 may be formed on the substrate 1100 ( S220 ).
  • the device isolation layer SL may include a substrate. It may be formed by a process of depositing an insulating material on the 1100 .
  • the device isolation layer SL may include SiO 2 .
  • the device isolation layer SL may be patterned to expose the first well region 1102 . Patterning the device isolation layer SL may include an anisotropic etching process using the first etch mask EM1 provided on the device isolation layer SL.
  • the first etch mask EM1 may include a photoresist material.
  • a first constant current forming layer 1212 may be formed on the first well region 1102 ( S230 ).
  • the first constant current forming layer 1212 may be formed by an epitaxial growth process. can That is, the first constant current forming layer 1212 may be an epitaxial layer.
  • the first constant current forming layer 1212 may include silicon (Si).
  • the conductivity type of the first constant current forming layer 1212 may be p-type.
  • the first constant current forming layer 1212 may include a group III element (eg, B or In) as an impurity.
  • the doping concentration of the first constant current forming layer 1212 may be higher than that of the substrate 1100 .
  • the doping concentration of the first constant current forming layer 1212 may be 3 X 10 18 cm -3 or more.
  • the first constant current forming layer 1212 may be selectively grown on the first well region 1102 exposed by the device isolation layer.
  • the first constant current forming layer 1212 may be formed to a position lower than the upper surface of the device isolation layer SL.
  • the height of the upper surface of the first constant current forming layer 1212 may be lower than the height of the upper surface of the device isolation layer SL. The height may be a distance from the upper surface 1100u of the substrate 1100 .
  • Forming the first constant current forming layer 1212 is not limited to including an epitaxial growth process.
  • forming the first constant current forming layer 1212 may include providing impurities to the intrinsic semiconductor layer by an ion implantation process or a glass diffusion process.
  • Forming the first constant current forming layer 1212 by the glass diffusion process may include forming an impurity film on the intrinsic semiconductor layer and then performing heat treatment to diffuse the impurities in the impurity film into the intrinsic semiconductor layer.
  • the impurity film may include a boron silicate glass (BSG) film or a phosphorus silicate glass (PSG) film.
  • a first channel layer 1222 may be formed on the first constant current forming layer 1212 ( S240 ).
  • the first channel layer 1222 may be formed in an epitaxial growth process. have. That is, the first channel layer 1222 may be an epitaxial layer.
  • the first channel layer 1222 may include silicon (Si).
  • the conductivity type of the first channel layer 1222 may be p-type.
  • the first channel layer 1222 may include a group III element (eg, B or In) as an impurity.
  • a doping concentration of the first channel layer 1222 may be lower than a doping concentration of the first constant current forming layer 1212 .
  • a doping concentration of the first channel layer 1222 may be substantially the same as a doping concentration of the substrate 1100 .
  • the first channel layer 1222 may be selectively grown on the first constant current forming layer 1212 by the device isolation layer SL.
  • the first etch mask EM1 may be removed after the first channel layer 1222 is formed.
  • the device isolation layer SL may be patterned to expose the second well region 1104 ( S250 ). Patterning the device isolation layer SL is performed on the device isolation layer SL. An anisotropic etching process using the provided second etching mask EM2 may be included.
  • a second constant current forming layer 1214 may be formed on the second well region 1104 ( S260 ).
  • the second constant current forming layer 1214 may be formed by an epitaxial growth process. can That is, the second constant current forming layer 1214 may be an epitaxial layer.
  • the second constant current forming layer 1214 may be selectively grown on the second well region 1104 exposed by the device isolation layer SL.
  • the second constant current forming layer 1214 may include silicon (Si).
  • the second constant current forming layer 1214 may have an n-type conductivity.
  • the second constant current forming layer 1214 may include a group V element (eg, P or As) as an impurity.
  • the doping concentration of the second constant current forming layer 1214 may be higher than that of the substrate 1100 .
  • the doping concentration of the second constant current forming layer 1214 may be 3 X 10 18 cm -3 or more.
  • the second constant current forming layer 1214 may be selectively grown on the second well region 1104 exposed by the device isolation layer SL.
  • the second constant current forming layer 1214 may be formed to a position lower than the upper surface of the device isolation layer SL.
  • the height of the upper surface of the second constant current forming layer 1214 may be lower than the height of the upper surface of the device isolation layer SL.
  • the height may be a distance from the upper surface 1100u of the substrate 1100 .
  • the height of the upper surface of the second constant current forming layer 1214 may be substantially the same as the height of the upper surface of the first constant current forming layer 1212 .
  • Forming the second constant current forming layer 1214 is not limited to including an epitaxial growth process.
  • forming the second constant current forming layer 1214 may include providing impurities to the intrinsic semiconductor layer by an ion implantation process or a glass diffusion process.
  • Forming the second constant current forming layer 1212 by the glass diffusion process may include forming an impurity film on the intrinsic semiconductor layer and then performing heat treatment to diffuse the impurities in the impurity film into the intrinsic semiconductor layer.
  • the impurity film may include a boron silicate glass (BSG) film or a phosphorus silicate glass (PSG) film.
  • a second channel layer 1224 may be formed on the second constant current forming layer 1214 ( S270 ).
  • the second channel layer 1224 may be formed in an epitaxial growth process. have. That is, the second channel layer 1224 may be an epitaxial layer.
  • the second channel layer 1224 may include silicon (Si).
  • the second channel layer 1224 may have an n-type conductivity.
  • the second channel layer 1224 may include a group V element (eg, P or As) as an impurity.
  • a doping concentration of the second channel layer 1224 may be lower than a doping concentration of the second constant current forming layer 1214 .
  • a doping concentration of the second channel layer 1224 may be substantially the same as a doping concentration of the substrate 1100 .
  • the second channel layer 1224 may be selectively grown on the second constant current forming layer 1214 by the device isolation layer SL.
  • the second etch mask EM2 may be removed after the second channel layer 1224 is formed.
  • a first gate structure 1402 and a second gate structure 1404 may be formed on the first channel layer 1222 and the second channel layer 1224, respectively.
  • the first gate structure 1402 may include a first gate ferroelectric layer 1412 , a first gate dielectric layer 1422 , a first gate electrode 1432 , and a first pair of spacers 1442 . . Forming the first gate ferroelectric film 1412 , the first gate dielectric film 1422 , the first gate electrode 1432 , and the first pair of spacers 1442 has been described with reference to FIGS. 4 and 9 .
  • the second gate structure 1404 may include a second gate ferroelectric layer 1414 , a second gate dielectric layer 1424 , a second gate electrode 1434 , and a second pair of spacers 1444 . Forming the second gate ferroelectric film 1414 , the second gate dielectric film 1424 , the second gate electrode 1434 , and the second pair of spacers 1444 has been described with reference to FIGS. 4 and 9 . It may be substantially the same as forming the gate ferroelectric layer 310 , the gate dielectric layer 320 , the gate electrode 330 , and the pair of spacers 340 .
  • a first pair of source/drain regions SD1 and a second pair of source/drain regions (SD1) are provided in the first channel layer 1222 and the second channel layer 1224 .
  • SD2 may be formed.
  • Forming the first pair of source/drain regions SD1 and the second pair of source/drain regions SD2 is a first gate structure 1402, respectively. and doping the first channel layer 1222 and the second channel layer 1224 exposed by the second gate structure 1404 .
  • the doping process may include an ion implantation process.
  • a group V element eg, P or As
  • the first pair of source/drain regions SD1 may have an n-type.
  • a group III element eg, B or In
  • the second pair of source/drain regions SD2 formed in the second channel layer 1224 may have a p-type.
  • the present disclosure may provide a method of manufacturing the ternary inverter 30 having a constant current.
  • FIG. 23 is a cross-sectional view of a transistor according to example embodiments. For brevity of description, contents substantially the same as those described with reference to FIG. 1 may not be described.
  • a transistor 12 may be provided.
  • the transistor 12 includes a substrate 100 , a constant current forming layer 210 , a pair of device isolation regions ST, a pair of source/drain regions SD, a channel layer 220 , and a gate structure 300 . ') may be included.
  • the substrate 100 , the constant current forming layer 210 , the pair of device isolation regions ST, the pair of source/drain regions SD, and the channel layer 220 are substantially the same as those described with reference to FIG. 1 . can be the same as
  • the gate structure 300 ′ may not include the gate dielectric layer 320 of FIG. 1 .
  • the gate structure 300 ′ may include a gate ferroelectric layer 310 ′, a gate electrode 330 , and spacers 340 .
  • the gate ferroelectric layer 310 ′ may have a negative capacitance characteristic.
  • the gate ferroelectric layer 310 ′ may include HfO 2 .
  • the present disclosure may provide a transistor 12 in which a constant current is formed between any one of the pair of source/drain regions SD serving as a drain and the constant current forming layer 210 .

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Abstract

트랜지스터는 정전류 형성층, 정전류 형성층 상에 제공되는 채널층, 정전류 형성층 상에서 채널층을 사이에 두고 서로 이격되는 한 쌍의 소스/드레인 영역들, 채널층 상에 제공되는 게이트 전극, 및 게이트 전극과 채널층 사이에 제공되는 게이트 강유전막을 포함한다.

Description

트랜지스터, 이를 포함하는 삼진 인버터, 및 트랜지스터의 제조 방법
본 발명은 "페타급 연결을 위한 신개념 터너리 CMOS 소자 기술 및 초절전 신경망 표준셀 구현"이라는 제목의 과제고유번호 SRFC-TA1703-07의 삼성전자㈜의 자금을 지원 받아 이루어졌다.
본 개시는 트랜지스터, 삼진 인버터, 및 트랜지스터 제조 방법에 관한 것이다.
종래 2진수 논리 기반의 디지털 시스템은 많은 양의 데이터를 빠르게 처리하기 위하여 CMOS 소자의 소형화를 통한 정보의 밀도 (bit density) 높이는데 주력하였다. 하지만 최근 30-nm 이하로 집적되면서 양자적 터널링 효과에 의한 누설전류와 전력 소비의 증가로 인해 bit density 를 높이는데 제약을 받았다. 이러한 bit density의 한계를 극복하기 위하여 다중 값 논리 (multi-valued logic) 중 하나인 3진수 논리 소자 및 회로에 대한 관심이 급증하고 있으며, 특히 3진수 논리 구현을 위한 기본 단위로써 표준 3진수 인버터(STI)에 대한 개발이 활발하게 진행되어 오고 있다. 하지만 하나의 전압원에 두 개의 CMOS를 사용하는 기존의 2진수 인버터와 달리, STI에 관한 종래 기술들은 보다 많은 전압원을 필요로 하거나 복잡한 회로 구성이 요구 되는 문제점이 있다.
해결하고자 하는 과제는 정전류를 갖는 트랜지스터를 제공하는 것에 있다.
해결하고자 하는 과제는 정전류를 갖고, 세 가지 상태를 갖는 삼진 인버터를 제공하는 것에 있다.
해결하고자 하는 과제는 정전류를 갖는 트랜지스터를 제조하는 방법을 제공하는 것에 있다.
다만, 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
일 측면에 있어서, 정전류 형성층; 상기 정전류 형성층 상에 제공되는 채널층; 상기 정전류 형성층 상에서 상기 채널층을 사이에 두고 서로 이격되는 한 쌍의 소스/드레인 영역들; 상기 채널층 상에 제공되는 게이트 전극; 및 상기 게이트 전극과 상기 채널층 사이에 제공되는 게이트 강유전막;을 포함하는 트랜지스터가 제공될 수 있다.
상기 게이트 전극과 상기 게이트 강유전막 사이에 제공되는 게이트 유전막;을 더 포함할 수 있다.
상기 정전류 형성층은 상기 한 쌍의 소스/드레인 영역들 중 드레인인 소스/드레인 영역과 상기 정전류 형성층 사이에 정전류를 형성할 수 있다.
상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적일 수 있다.
상기 정전류 형성층 및 상기 채널층은 제1 도전형을 갖고, 상기 정전류 형성층의 도핑 농도는 상기 채널층의 도핑 농도보다 높을 수 있다.
상기 정전류 형성층의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
상기 한 쌍의 소스/드레인 영역들 중 드레인인 소스/드레인 영역과 상기 정전류 형성층 사이에 전기장이 형성되고, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
일 측면에 있어서, 제1 웰 영역 및 제2 웰 영역; 상기 제1 웰 영역 및 상기 제2 웰 영역 상에 각각 제공되는 제1 정전류 형성층 및 제2 정전류 형성층; 제1 정전류 형성층 및 제2 정전류 형성층 상에 각각 제공되는 제1 채널층 및 제2 채널층; 상기 제1 채널층 및 상기 제2 채널층 상에 각각 제공되는 제1 게이트 구조체 및 제2 게이트 구조체; 상기 제1 정전류 형성층 상에서 상기 제1 채널층을 사이에 두고 서로 이격되는 제1 한 쌍의 소스/드레인 영역들; 및 상기 제2 정전류 형성층 상에서 상기 제2 채널층을 사이에 두고 서로 이격되는 제2 한 쌍의 소스/드레인 영역들;을 포함하되, 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체의 각각은 차례로 적층되는 게이트 강유전막 및 게이트 전극을 포함하는 삼진 인버터가 제공될 수 있다.
상기 제1 게이트 구조체 및 상기 제2 게이트 구조체의 각각은, 상기 게이트 전극과 상기 게이트 강유전막 사이에 제공되는 게이트 유전막;을 더 포함할 수 있다.
상기 제1 정전류 형성층은 상기 제1 한 쌍의 소스/드레인 영역들 중 드레인인 소스/드레인 영역과 상기 제1 정전류 형성층 사이에 제1 정전류를 형성하고, 상기 제2 정전류 형성층은 상기 제2 한 쌍의 소스/드레인 영역들 중 드레인인 소스/드레인 영역과 상기 제2 정전류 형성층 사이에 제2 정전류를 형성할 수 있다.
상기 제1 정전류 및 제2 정전류는 각각 상기 제1 게이트 구조체의 상기 게이트 전극 및 상기 제2 게이트 구조체의 상기 게이트 전극에 인가되는 게이트 전압들로부터 독립적일 수 있다.
상기 제1 정전류 형성층 및 제2 정전류 형성층은 각각 상기 제1 채널층 및 상기 제2 채널층과 동일한 도전형을 갖고, 상기 제1 정전류 형성층 및 상기 제2 정전류 형성층의 도핑 농도들은 각각 상기 제1 채널층 및 상기 제2 채널층의 도핑 농도보다 높을 수 있다.
상기 제1 정전류 형성층의 상기 도핑 농도 및 상기 제2 정전류 형성층의 상기 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
상기 제1 한 쌍의 소스/드레인 영역들 중 드레인인 소스/드레인 영역과 상기 제1 정전류 형성층 사이에 106 V/cm 이상의 전기장이 형성되고, 상기 제2 한 쌍의 소스/드레인 영역들 중 드레인인 소스/드레인 영역과 상기 제2 정전류 형성층 사이에 106 V/cm 이상의 전기장이 형성될 수 있다.
일 측면에 있어서, 정전류 형성층을 제공하는 것; 상기 정전류 형성층 상에 채널층을 형성하는 것; 상기 채널층 상에 게이트 강유전막을 형성하는 것; 상기 채널층 상에 게이트 전극을 형성하는 것; 및 상기 채널층에 소스 영역 및 드레인 영역을 형성하는 것;을 포함하고, 상기 소스 영역 및 상기 드레인 영역은 상기 게이트 전극을 사이에 두고 서로 이격되는 트랜지스터 제조 방법이 제공될 수 있다.
상기 게이트 강유전막과 상기 게이트 전극 사이에 게이트 유전막을 형성하는 것;을 더 포함할 수 있다.
상기 채널층 및 상기 정전류 형성층은 동일한 도전형을 갖고, 상기 정전류 형성층의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
상기 드레인 영역 및 상기 정전류 형성층 사이에 전기장이 형성되고, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
상기 정전류 형성층은 에피택시 성장(Epitaxial Growth) 공정에 의해 형성될 수 있다.
상기 정전류 형성층은 상기 드레인 영역과 상기 정전류 형성층 사이에 정전류를 형성하되, 상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적일 수 있다.
본 개시는 정전류를 갖는 트랜지스터를 제공할 수 있다.
본 개시는 정전류를 갖는 트랜지스터를 제조하는 방법을 제공할 수 있다.
본 개시는 독립적인 정전류를 갖고, 세 가지 상태를 갖는 삼진 인버터를 제공할 수 있다.
다만, 효과는 상기 개시에 한정되지 않는다.
도 1은 예시적인 실시예들에 따른 트랜지스터의 단면도이다.
도 2는 본 개시에 따른 엔모스 트랜지스터들과 종래의 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 3은 본 개시의 피모스 트랜지스터들과 종래의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 4는 예시적인 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위한 순서도이다.
도 5 내지 도 9는 도 1의 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 예시적인 실시예들에 따른 삼진 인버터의 회로도이다.
도 11은 예시적인 실시예에 따른 삼진 인버터의 단면도이다.
도 12는 본 개시의 삼진(Ternary) 인버터들과 이진(Binary) 인버터들의 게이트 전압-드레인 전류 그래프를 나타낸다.
도 13은 본 개시의 삼진 인버터와 이진(Binary) 인버터의 입력 전압(Vin)-출력 전압(Vout) 그래프를 나타낸다.
도 14는 예시적인 실시예에 따른 삼진 인버터의 제조 방법을 설명하기 위한 순서도이다.
도 15 내지 도 22는 도 14의 삼진 인버터의 제조 방법을 설명하기 위한 단면도들이다.
도 23은 예시적인 실시예들에 따른 트랜지스터의 단면도이다.
일 측면에 있어서, 정전류 형성층; 상기 정전류 형성층 상에 제공되는 채널층; 상기 정전류 형성층 상에서 상기 채널층을 사이에 두고 서로 이격되는 한 쌍의 소스/드레인 영역들; 상기 채널층 상에 제공되는 게이트 전극; 및 상기 게이트 전극과 상기 채널층 사이에 제공되는 게이트 강유전막;을 포함하는 트랜지스터가 제공될 수 있다.
일 측면에 있어서, 제1 웰 영역 및 제2 웰 영역; 상기 제1 웰 영역 및 상기 제2 웰 영역 상에 각각 제공되는 제1 정전류 형성층 및 제2 정전류 형성층; 제1 정전류 형성층 및 제2 정전류 형성층 상에 각각 제공되는 제1 채널층 및 제2 채널층; 상기 제1 채널층 및 상기 제2 채널층 상에 각각 제공되는 제1 게이트 구조체 및 제2 게이트 구조체; 상기 제1 정전류 형성층 상에서 상기 제1 채널층을 사이에 두고 서로 이격되는 제1 한 쌍의 소스/드레인 영역들; 및 상기 제2 정전류 형성층 상에서 상기 제2 채널층을 사이에 두고 서로 이격되는 제2 한 쌍의 소스/드레인 영역들;을 포함하되, 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체의 각각은 차례로 적층되는 게이트 강유전막 및 게이트 전극을 포함하는 삼진 인버터가 제공될 수 있다.
일 측면에 있어서, 정전류 형성층을 제공하는 것; 상기 정전류 형성층 상에 채널층을 형성하는 것; 상기 채널층 상에 게이트 강유전막을 형성하는 것; 상기 채널층 상에 게이트 전극을 형성하는 것; 및 상기 채널층에 소스 영역 및 드레인 영역을 형성하는 것;을 포함하고, 상기 소스 영역 및 상기 드레인 영역은 상기 게이트 전극을 사이에 두고 서로 이격되는 트랜지스터 제조 방법이 제공될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 "..부" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도 1은 예시적인 실시예들에 따른 트랜지스터의 단면도이다.
도 1을 참조하면, 트랜지스터(10)가 제공될 수 있다. 트랜지스터(10)는 기판(100), 정전류 형성층(210), 한 쌍의 소자 분리 영역들(ST), 한 쌍의 소스/드레인 영역들(SD), 채널층(220), 및 게이트 구조체(300)를 포함할 수 있다.
기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘(Si)을 포함할 수 있다. 기판(100)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형 또는 p형일 수 있다. 기판(100)의 도전형이 n형인 경우, 기판(100)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 기판(100)의 도전형이 p형인 경우, 기판(100)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
기판(100) 상에 정전류 형성층(210)이 제공될 수 있다. 예를 들어, 정전류 형성층(210)은 실리콘(Si)을 포함할 수 있다. 정전류 형성층(210)은 제1 도전형을 가질 수 있다. 정전류 형성층(210)의 도전형이 n형인 경우, 정전류 형성층(210)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 정전류 형성층(210)의 도전형이 p형인 경우, 정전류 형성층(210)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 정전류 형성층(210)의 도핑 농도는 기판(100)의 도핑 농도보다 높을 수 있다. 예를 들어, 정전류 형성층(210)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다. 정전류 형성층(210)과 한 쌍의 소스/드레인 영역들(SD) 사이에 전기장이 형성될 수 있다. 예를 들어, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
정전류 형성층(210) 상에 한 쌍의 소스/드레인 영역들(SD)이 제공될 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 기판(100)의 상면(100u)에 평행한 제1 방향(DR1)을 따라 서로 이격될 수 있다. 한 쌍의 소스/드레인 영역들(SD) 중 하나는 트랜지스터(10)의 소스일 수 있다. 한 쌍의 소스/드레인 영역들(SD) 중 다른 하나는 트랜지스터(10)의 드레인일 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 제1 도전형과 다른 제2 도전형을 가질 수 있다. 한 쌍의 소스/드레인 영역들(SD)의 도전형이 p형인 경우, 한 쌍의 소스/드레인 영역들(SD)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 한 쌍의 소스/드레인 영역들(SD)의 도전형이 n형인 경우, 한 쌍의 소스/드레인 영역들(SD)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 정전류 형성층(210)에 전기적으로 연결될 수 있다. 예를 들어, 한 쌍의 소스/드레인 영역들(SD)은 정전류 형성층(210)에 직접 접할 수 있다.
정전류 형성층(210) 상에 채널층(220)이 제공될 수 있다. 채널층(220)은 한 쌍의 소스/드레인 영역들(SD) 사이에 제공될 수 있다. 채널층(220)은 기판(100)과 실질적으로 동일한 물질을 포함할 수 있다. 예를 들어, 채널층(220)은 실리콘(Si)을 포함할 수 있다. 채널층(220)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형 또는 p형일 수 있다. 채널층(220)의 도전형이 n형인 경우, 채널층(220)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 채널층(220)의 도전형이 p형인 경우, 채널층(220)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
정전류 형성층(210) 상에 한 쌍의 소자 분리 영역들(ST)이 제공될 수 있다. 한 쌍의 소자 분리 영역들(ST)은 제1 방향(DR1)을 따라 서로 이격될 수 있다. 한 쌍의 소자 분리 영역들(ST)은 상기 기판(100)의 상면(100u)에 수직한 제2 방향(DR2)을 따라 연장할 수 있다. 예를 들어, 한 쌍의 소자 분리 영역들(ST)의 제2 방향(DR2)을 따르는 두께는 채널층(220)의 제2 방향(DR2)을 따르는 두께보다 클 수 있다. 한 쌍의 소자 분리 영역들(ST)은 전기 절연 물질을 포함할 수 있다. 예를 들어, 한 쌍의 소자 분리 영역들(ST)은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)을 포함할 수 있다.
채널층(220) 상에 게이트 구조체(300)가 제공될 수 있다. 제2 방향(DR2)을 따르는 관점에서 게이트 구조체(300)는 한 쌍의 소스/드레인 영역들(SD) 사이에 제공될 수 있다. 게이트 구조체(300)는 게이트 강유전막(310), 게이트 유전막(320), 게이트 전극(330), 및 한 쌍의 스페이서들(340)을 포함할 수 있다.
게이트 전극(330)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(330)은 도핑된 반도체 물질, 금속, 합금, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트 전극(330)은 도핑된 폴리실리콘(Doped-Polysilicon), 텅스텐(W), 티타늄나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다.
게이트 강유전막(310)과 게이트 유전막(320)은 게이트 전극(330)과 채널층(220)을 서로 전기적으로 절연시킬 수 있다. 게이트 전극(330)과 채널층(220) 사이에 게이트 강유전막(310)이 제공될 수 있다. 예를 들어, 게이트 강유전막(310)은 채널층(220)의 상면에 직접 접할 수 있다. 게이트 강유전막(310)은 강유전성(Ferroelectric) 물질을 포함할 수 있다. 강유전성 물질은 자발분극을 나타내는 부도체나 유전체를 지칭하는 것으로서, 이는 2개 이상의 강성, 예컨대 강유전성, 강탄성, 강자성, 반강자성 등을 나타내는 다강성(multiferroic) 물질과는 구별되는 것이다. 예를 들어, 강유전 물질은 산화물 강유전 물질, 고분자 강유전 물질, BMF(BaMgF4) 등의 불화물 강유전 물질, 및/또는 강유전 물질 반도체 중 적어도 하나를 포함할 수 있다.
산화물 강유전 물질은, 예를 들어, PZT(PbZrxTi1-xO3), BaTiO3, PbTiO3 등의 페로브스카이트(Perovskite) 강유전체, LiNbO3, LiTaO3 등의 수도 일메나이트(Pseudo-ilmenite) 강유전체, PbNb3O6, Ba2NaNb5O15 등의 텅스텐-청동(TB) 강유전체, SBT(SrBi2Ta2O9), BLT((Bi,La)4Ti3O12), Bi4Ti3O12 등의 비스무스 층구조의 강유전체, HfZrO2, 및 La2Ti2O7 등의 파이로클로어(Pyrochlore) 강유전체와 이들 강유전체의 고용체(固溶體)를 비롯하여 Y, Er, Ho, Tm, Yb, Lu 등의 희토류 원소(R)를 포함하는 RMnO3과 PGO(Pb5Ge3O11) 등을 포함할 수 있다.
고분자 강유전 물질은, 예를 들어, 폴리비닐리덴 플로라이드(PVDF), PVDF를 포함하는 중합체, 공중합체, 삼원공중합체, 시아노중합체, 이들의 중합체, 및/또는 공중합체 중 적어도 하나를 포함할 수 있다. 강유전 물질 반도체는, 예를 들어, CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe 및 CdFeSe 등의 2-6족 화합물을 포함할 수 있다.
게이트 유전막(320)은 게이트 전극(330)과 게이트 강유전막(310) 사이에 제공될 수 있다. 예를 들어, 게이트 유전막(320)은 게이트 강유전막(310) 및 게이트 전극(330)에 직접 접할 수 있다. 게이트 유전막(320)은 원하는 커패시턴스를 구현할 수 있는 재질을 가질 수 있다. 게이트 유전막(320)은 고유전율의 물질을 포함할 수 있다. 고유전율은 실리콘 산화물의 유전율보다 높은 유전율을 의미할 수 있다. 일 실시예에서, 게이트 유전막(320)은 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물이 사용될 수 있다. 예를 들어, 게이트 유전막(320)은 HfO2, ZrO2, CeO2, La2O3, Ta2O3, 또는 TiO2를 포함할 수 있다. 게이트 유전막(320)은 단층 구조 또는 다중층 구조를 가질 수도 있다.
게이트 강유전막(310)은 게이트 유전막(320)에 의해 음의 커패시턴스(Negative Capacitance) 특성을 가질 수 있다.
일 예에서, 트랜지스터(10)의 문턱 전압은 기판(100)의 도핑 농도 및/또는 게이트 전극(330)의 일 함수(Work function)에 의해 조절될 수 있다. 예를 들어, 게이트 전극(330)의 일함수는 게이트 전극(330)의 물질에 의해 조절되거나, 추가적인 일함수 조절막(미도시)에 의해 조절될 수 있다. 예를 들어, 추가적인 일함수 조절막은 게이트 강유전막(310)과 기판(100) 사이에 개재될 수 있다.
드레인인 한 쌍의 소스/드레인 영역들(SD) 중 어느 하나와 정전류 형성층(210)은, 드레인인 소스/드레인 영역(SD)과 정전류 형성층(210) 사이에 정전류를 형성할 수 있다. 정전류는 드레인인 소스/드레인 영역(SD)과 정전류 형성층(210) 사이의 BTBT(Band-To-Band Tunneling) 전류일 수 있다. 정전류는 게이트 전극(330)에 인가되는 게이트 전압으로부터 독립적일 수 있다. 즉, 정전류는 게이트 전압과 무관하게 흐를 수 있다. 트랜지스터(10)가 엔모스(NMOS) 트랜지스터인 경우, 정전류는 드레인인 소스/드레인 영역(SD)으로부터 정전류 형성층(210)을 지나 기판(100)으로 흐를 수 있다. 트랜지스터(10)가 피모스(PMOS) 트랜지스터인 경우, 정전류는 기판(100)으로부터 정전류 형성층(210)을 지나 드레인인 소스/드레인 영역(SD)으로 흐를 수 있다.
본 개시는 한 쌍의 소스/드레인 영역들(SD) 중 드레인인 어느 하나와 정전류 형성층(210) 사이에 정전류가 형성되는 트랜지스터(10)를 제공할 수 있다.
도 2는 본 개시에 따른 엔모스 트랜지스터들과 종래의 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 2를 참조하면, 종래의 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(NGR1, NGR2) 및 본 개시에 따른 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(NGR3, NGR4, NGR5)이 도시되었다.
종래의 엔모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
본 개시의 엔모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 엔모스 트랜지스터들이 오프(Off) 상태를 가질 때에도, 본 개시의 엔모스 트랜지스터들에 정전류가 흘렀다.
도 3은 본 개시의 피모스 트랜지스터들과 종래의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 3을 참조하면, 종래의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(PGR1, PGR2) 및 본 개시의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(PGR3, PGR4, PGR5)이 도시되었다.
종래의 피모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
본 개시의 피모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 피모스 트랜지스터들이 오프(Off) 상태를 가질 때에도, 본 개시의 피모스 트랜지스터들에 정전류가 흘렀다.
도 4는 예시적인 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위한 순서도이다. 도 5 내지 도 9는 도 1의 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 4 및 도 5를 참조하면, 기판(100) 상에 정전류 형성층(210)이 형성될 수 있다.(S110) 기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘(Si)을 포함할 수 있다. 기판(100)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형 또는 p형일 수 있다. 기판(100)의 도전형이 n형인 경우, 기판(100)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 기판(100)의 도전형이 p형인 경우, 기판(100)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
정전류 형성층(210)은 에피택시 성장 공정에 의해 형성될 수 있다. 즉, 정전류 형성층(210)은 에피택시얼 층일 수 있다. 예를 들어, 정전류 형성층(210)은 실리콘(Si)을 포함할 수 있다. 정전류 형성층(210)은 제1 도전형을 가질 수 있다. 정전류 형성층(210)의 도전형이 n형인 경우, 정전류 형성층(210)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 정전류 형성층(210)의 도전형이 p형인 경우, 정전류 형성층(210)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 정전류 형성층(210)의 도핑 농도는 기판(100)의 도핑 농도보다 높을 수 있다. 예를 들어, 정전류 형성층(210)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
정전류 형성층(210)을 형성하는 것은 에피택시 성장 공정을 포함하는 것으로 한정되지 않는다. 다른 예시적인 실시예에서, 정전류 형성층(210)을 형성하는 것은 진성 반도체 층에 이온 주입(Ion Implantation) 공정 또는 글래스 디퓨전(glass diffusion) 공정에 의해 불순물을 제공하는 것을 포함할 수 있다. 글래스 디퓨전 공정에 의해 정전류 형성층(210)을 형성하는 것은 진성 반도체 층 상에 불순물 필름을 형성한 후, 열처리하여 불순물 필름 내의 불순물을 진성 반도체 층 내로 확산시키는 것을 포함할 수 있다. 예를 들어, 불순물 필름은 BSG(Boron Silicate Glass) 필름 또는 PSG(Phosphorus silicate glass) 필름을 포함할 수 있다.
도 4 및 도 6을 참조하면, 정전류 형성층(210)에 한 쌍의 소자 분리 영역들(ST)이 형성될 수 있다.(S120) 예를 들어, 한 쌍의 소자 분리 영역들(ST)을 형성하는 것은 정전류 형성층(210) 상에 제공되는 식각 마스크를 이용하는 이방성 식각 공정을 이용하여 정전류 형성층(210)에 리세스 영역을 형성하는 것 및 상기 리세스 영역 내에 절연 물질을 채우는 것을 포함할 수 있다. 식각 마스크는 식각 공정 동안 또는 식각 공정 후에 제거될 수 있다. 예를 들어, 절연 물질은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)을 포함할 수 있다.
도 4 및 도 7을 참조하면, 정전류 형성층(210)의 상부가 제거될 수 있다.(S130) 정전류 형성층(210)의 상부를 제거하는 것은 한 쌍의 소자 분리 영역들(ST) 상에 제공되는 식각 마스크를 이용하는 식각 공정을 수행하는 것을 포함할 수 있다. 식각 마스크는 식각 공정 동안 또는 식각 공정 후 제거될 수 있다. 상기 식각 공정의 식각 깊이는 한 쌍의 소자 분리 영역들(ST)의 깊이보다 얕을 수 있다. 다시 말해, 상기 식각 공정 후에 남은 정전류 형성층(210)의 상면은 한 쌍의 소자 분리 영역들(ST)의 바닥면보다 높은 위치에 배치될 수 있다.
도 4 및 도 8을 참조하면, 정전류 형성층(210) 상에 채널층(220)이 형성될 수 있다.(S140) 채널층(220)을 형성하는 것은 정전류 형성층(210) 상에 도핑된 반도체 물질막(미도시)을 증착하는 것 및 상기 도핑된 반도체 물질막을 식각하는 것을 포함할 수 있다. 도핑된 반도체 물질막을 식각하는 공정은 한 쌍의 소자 분리 영역들(ST)이 노출될 때까지 수행될 수 있다. 예를 들어, 채널층(220)은 실리콘(Si)을 포함할 수 있다. 채널층(220)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형 또는 p형일 수 있다. 채널층(220)의 도전형이 n형인 경우, 채널층(220)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 채널층(220)의 도전형이 p형인 경우, 채널층(220)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
도 4 및 도 9를 참조하면, 채널층(220) 상에 게이트 구조체(300)가 형성될 수 있다.(S150) 게이트 구조체(300)는 차례로 적층된 게이트 강유전막(310), 게이트 유전막(320), 및 게이트 전극(330), 그리고 게이트 전극(330)의 측면들을 덮는 한 쌍의 스페이서들(340)을 포함할 수 있다. 게이트 강유전막(310), 게이트 유전막(320), 및 게이트 전극(330)을 형성하는 것은 채널층(220) 상에 강유전막, 유전막, 및 전기 전도성 막을 차례로 증착하는 것 및 전기 전도성 막, 유전막, 및 강유전막을 패터닝하는 것을 포함할 수 있다.
게이트 강유전막(310)은 강유전성(Ferroelectric) 물질을 포함할 수 있다. 강유전성 물질은 자발분극을 나타내는 부도체나 유전체를 지칭하는 것으로서, 이는 2개 이상의 강성, 예컨대 강유전성, 강탄성, 강자성, 반강자성 등을 나타내는 다강성(multiferroic) 물질과는 구별되는 것이다. 예를 들어, 강유전 물질은 산화물 강유전 물질, 고분자 강유전 물질, BMF(BaMgF4) 등의 불화물 강유전 물질, 및/또는 강유전 물질 반도체 중 적어도 하나를 포함할 수 있다.
산화물 강유전 물질은, 예를 들어, PZT(PbZrxTi1-xO3), BaTiO3, PbTiO3 등의 페로브스카이트(Perovskite) 강유전체, LiNbO3, LiTaO3 등의 수도 일메나이트(Pseudo-ilmenite) 강유전체, PbNb3O6, Ba2NaNb5O15 등의 텅스텐-청동(TB) 강유전체, SBT(SrBi2Ta2O9), BLT((Bi,La)4Ti3O12), Bi4Ti3O12 등의 비스무스 층구조의 강유전체, HfZrO2, 및 La2Ti2O7 등의 파이로클로어(Pyrochlore) 강유전체와 이들 강유전체의 고용체(固溶體)를 비롯하여 Y, Er, Ho, Tm, Yb, Lu 등의 희토류 원소(R)를 포함하는 RMnO3과 PGO(Pb5Ge3O11) 등을 포함할 수 있다.
고분자 강유전 물질은, 예를 들어, 폴리비닐리덴 플로라이드(PVDF), PVDF를 포함하는 중합체, 공중합체, 삼원공중합체, 시아노중합체, 이들의 중합체, 및/또는 공중합체 중 적어도 하나를 포함할 수 있다. 강유전 물질 반도체는, 예를 들어, CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe 및 CdFeSe 등의 2-6족 화합물을 포함할 수 있다.
게이트 유전막(320)은 게이트 전극(330)과 게이트 강유전막(310) 사이에 제공될 수 있다. 예를 들어, 게이트 유전막(320)은 게이트 강유전막(310) 및 게이트 전극(330)에 직접 접할 수 있다. 게이트 유전막(320)은 원하는 커패시턴스를 구현할 수 있는 재질을 가질 수 있다. 게이트 유전막(320)은 고유전율의 물질을 포함할 수 있다. 고유전율은 실리콘 산화물의 유전율보다 높은 유전율을 의미할 수 있다. 일 실시예에서, 게이트 유전막(320)은 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물이 사용될 수 있다. 예를 들어, 게이트 유전막(320)은 HfO2, ZrO2, CeO2, La2O3, Ta2O3, 또는 TiO2를 포함할 수 있다. 게이트 유전막(320)은 단층 구조 또는 다중층 구조를 가질 수도 있다.
게이트 강유전막(310)은 게이트 유전막(320)에 의해 음의 커패시턴스(Negative Capacitance) 특성을 가질 수 있다.
게이트 전극(330)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(330)은 도핑된 반도체 물질, 금속, 합금, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트 전극(330)은 도핑된 폴리실리콘(Doped-Polysilicon), 텅스텐(W), 티타늄나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다.
한 쌍의 스페이서들(340)을 형성하는 것은 한 쌍의 소자 분리 영역들(ST), 채널층(220), 게이트 강유전막(310), 게이트 유전막(320), 및 게이트 전극(330)의 표면들을 따라 연장하는 절연막을 형성하는 것 및 대면적인 이방성 식각 공정을 수행하여 게이트 강유전막(310), 게이트 유전막(320), 및 게이트 전극(330)의 측면들 상의 절연막을 남기는 것을 포함할 수 있다.
도 4 및 도 1을 참조하면, 채널층(220)에 한 쌍의 소스/드레인 영역들(SD)이 형성될 수 있다.(S160) 한 쌍의 소스/드레인 영역들(SD)은 게이트 구조체(300)를 사이에 두고 서로 이격될 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 정전류 형성층(210)과 다른 도전형을 가질 수 있다. 한 쌍의 소스/드레인 영역들(SD)의 도전형이 n형인 경우, 한 쌍의 소스/드레인 영역들(SD)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 한 쌍의 소스/드레인 영역들(SD)의 도전형이 p형인 경우, 한 쌍의 소스/드레인 영역들(SD)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 일 실시예에서, 한 쌍의 소스/드레인 영역들(SD)은 이온 주입 공정에 의해 형성될 수 있다.
본 개시는 정전류 형성층(210)과 한 쌍의 소스/드레인 영역들(SD) 중 드레인인 어느 하나 사이에 정전류가 흐르는 트랜지스터(10)의 제조 방법을 제공할 수 있다.
도 10은 예시적인 실시예들에 따른 삼진 인버터의 회로도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 10을 참조하면, 엔모스 트랜지스터 및 피모스 트랜지스터를 포함하는 삼진(Ternary) 인버터(20)가 제공될 수 있다. 엔모스 트랜지스터 및 피모스 트랜지스터의 각각은 도 1을 참조하여 설명된 트랜지스터(10)와 실질적으로 동일할 수 있다. 엔모스 트랜지스터의 기판(100) 및 정전류 형성층(210)의 도전형은 p형일 수 있다. 엔모스 트랜지스터의 한 쌍의 소스/드레인 영역들(SD)의 도전형은 n형일 수 있다. 피모스 트랜지스터의 기판(100) 및 정전류 형성층(210)의 도전형은 n형일 수 있다. 피모스 트랜지스터의 한 쌍의 소스/드레인 영역들(SD)의 도전형은 p형일 수 있다.
엔모스 트랜지스터의 소스 및 기판에 접지 전압이 인가될 수 있다. 설명의 간결함을 위해, 이하에서 접지 전압은 0 볼트(V)인 것으로 가정한다. 피모스 트랜지스터의 소스 및 기판에 구동 전압(VDD)이 인가될 수 있다. 엔모스 트랜지스터의 게이트 전극과 피모스 트랜지스터의 게이트 전극의 각각에 입력 전압(Vin)이 인가될 수 있다.
엔모스 트랜지스터의 드레인은 피모스 트랜지스터의 드레인과 전기적으로 연결되어, 동일한 전압들을 각각 가질 수 있다. 엔모스 트랜지스터의 드레인과 피모스 트랜지스터의 드레인의 전압은 삼진 인버터(20)의 출력 전압(Vout)일 수 있다.
엔모스 트랜지스터의 드레인에서 기판으로 정전류가 흐를 수 있다. 피모스 트랜지스터의 기판에서 드레인으로 정전류가 흐를 수 있다. 상기 정전류들은 입력 전압(Vin)으로부터 독립적일 수 있다.
일 예에서, 피모스 트랜지스터가 채널 전류보다 우세한 정전류를 갖고 엔모스 트랜지스터가 정전류보다 우세한 채널 전류를 갖도록, 피모스 트랜지스터의 게이트 전극과 엔모스 트랜지스터의 게이트 전극에 제1 입력 전압이 인가될 수 있다. 이때, 삼진 인버터(20)의 출력 전압(Vout)은 제1 전압일 수 있다.
다른 예에서, 엔모스 트랜지스터가 채널 전류보다 우세한 정전류를 갖고 피모스 트랜지스터가 정전류보다 우세한 채널 전류를 갖도록, 피모스 트랜지스터의 게이트 전극과 엔모스 트랜지스터의 게이트 전극에 제2 입력 전압이 인가될 수 있다. 이때, 삼진 인버터(20)의 출력 전압은 상기 제1 전압보다 큰 제2 전압일 수 있다.
또 다른 예에서, 엔모스 트랜지스터와 피모스 트랜지스터의 각각이 채널 전류보다 우세한 정전류를 갖도록, 피모스 트랜지스터의 게이트 전극과 엔모스 트랜지스터의 게이트 전극에 제3 입력 전압이 인가될 수 있다. 이때, 삼진 인버터(20)의 출력 전압은 상기 제1 전압과 제2 전압 사이의 제3 전압일 수 있다.
엔모스 트랜지스터의 드레인에서 기판으로 흐르는 정전류 및 피모스 트랜지스터의 기판에서 드레인으로 흐르는 정전류는 피모스 트랜지스터와 엔모스 트랜지스터의 게이트 전극들에 인가되는 게이트 전압들과 무관하게 흐를 수 있다. 삼진 인버터(20) 내의 전류는 피모스 트랜지스터의 기판으로부터 피모스 트랜지스터의 드레인과 엔모스 트랜지스터의 드레인을 거쳐서 엔모스 트랜지스터의 기판으로 흐를 수 있다. 피모스 트랜지스터의 기판에 인가되는 구동 전압(VDD)은 피모스 트랜지스터의 기판과 피모스 트랜지스터의 드레인 사이의 저항 및 엔모스 트랜지스터의 기판과 엔모스 트랜지스터의 드레인 사이의 저항에 분배될 수 있다. 출력 전압(Vout)은 엔모스 트랜지스터의 기판과 엔모스 트랜지스터의 드레인 사이의 저항에 인가된 전압일 수 있다. 출력 전압(Vout)은 구동 전압(VDD)과 0 V 사이의 값을 가질 수 있다.
출력 전압(Vout)은 입력 전압(Vin)에 따라 0 V(‘0’ 상태), 구동 전압(VDD)과 0 V 사이의 전압(‘1’ 상태), 또는 구동 전압(VDD)(‘2’ 상태)을 가질 수 있다. 본 개시는 입력 전압(Vin)에 따라 3가지 상태를 갖는 삼진 인버터(20)를 제공할 수 있다.
도 11은 예시적인 실시예에 따른 삼진 인버터의 단면도이다. 설명의 간결함을 위해 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 11을 참조하면, 기판(1100), 제1 웰 영역(1102), 제2 웰 영역(1104), 소자 분리막(SL), 제1 정전류 형성층(1212), 제2 정전류 형성층(1214), 제1 채널층(1222), 제2 채널층(1224), 제1 한 쌍의 소스/드레인 영역들(SD1), 제2 한 쌍의 소스/드레인 영역들(SD2), 제1 게이트 구조체(1402), 및 제2 게이트 구조체(1404)를 포함할 수 있다.
기판(1100)은 반도체 기판일 수 있다. 예를 들어, 기판(1100)은 실리콘(Si)을 포함할 수 있다. 기판(1100)은 진성 반도체 기판이거나 도전형을 갖는 반도체 기판일 수 있다.
제1 웰 영역(1102) 및 제2 웰 영역(1104)은 기판(1100)의 상부에 제공될 수 있다. 제1 웰 영역(1102) 및 제2 웰 영역(1104)은 기판(1100)의 상면(1100u)에 평행한 제1 방향(DR1)을 따라 서로 이격될 수 있다. 제1 웰 영역(1102)은 p형 영역일 수 있다. 예를 들어, 제1 웰 영역(1102)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 제2 웰 영역(1104)은 n형 영역일 수 있다. 예를 들어, 제2 웰 영역(1104)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다.
기판(1100) 상에 제1 웰 영역(1102) 및 제2 웰 영역(1104)을 노출하는 소자 분리막(SL)이 제공될 수 있다. 소자 분리막(SL)은 도 1을 참조하여 설명된 한 쌍의 소자 분리막(SL)과 실질적으로 동일한 물질을 포함할 수 있다.
제1 웰 영역(1102) 상에 제1 정전류 형성층(1212)이 제공될 수 있다. 제1 정전류 형성층(1212)은 에피택시얼 층일 수 있다. 예를 들어, 제1 정전류 형성층(1212)은 실리콘(Si)을 포함할 수 있다. 제1 정전류 형성층(1212)의 도전형은 p형일 수 있다. 예를 들어, 제1 정전류 형성층(1212)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 제1 정전류 형성층(1212)의 도핑 농도는 기판(1100)의 도핑 농도보다 높을 수 있다. 예를 들어, 제1 정전류 형성층(1212)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
제2 웰 영역(1104) 상에 제2 정전류 형성층(1214)이 제공될 수 있다. 제2 정전류 형성층(1214)은 에피택시얼 층일 수 있다. 제2 정전류 형성층(1214)은 제2 한 쌍의 소자 분리 영역들(ST)에 의해 노출되는 제2 웰 영역(1104) 상에 선택적으로 성장될 수 있다. 예를 들어, 제2 정전류 형성층(1214)은 실리콘(Si)을 포함할 수 있다. 제2 정전류 형성층(1214)의 도전형은 n형일 수 있다. 예를 들어, 제2 정전류 형성층(1214)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 제2 정전류 형성층(1214)의 도핑 농도는 기판(1100)의 도핑 농도보다 높을 수 있다. 예를 들어, 제2 정전류 형성층(1214)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
제1 정전류 형성층(1212) 상에 제1 채널층(1222)이 제공될 수 있다. 제1 채널 층(1222)은 에피택시얼 층 일 수 있다. 예를 들어, 제1 채널 층(1222)은 실리콘(Si)을 포함할 수 있다. 제1 채널 층(1222)의 도전형은 p형일 수 있다. 예를 들어, 제1 채널 층(1222)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 제1 채널 층(1222)의 도핑 농도는 제1 정전류 형성층(1212)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제1 채널 층(1222)의 도핑 농도는 기판(1100)의 도핑 농도와 실질적으로 동일할 수 있다.
제2 정전류 형성층(1214) 상에 제2 채널층(1224)이 제공될 수 있다. 제2 채널 층(1224)은 에피택시얼 층 일 수 있다. 예를 들어, 제2 채널 층(1224)은 실리콘(Si)을 포함할 수 있다. 제2 채널 층(1224)의 도전형은 n형일 수 있다. 예를 들어, 제2 채널 층(1224)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 제2 채널 층(1224)의 도핑 농도는 제2 정전류 형성층(1214)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제2 채널 층(1224)의 도핑 농도는 기판(1100)의 도핑 농도와 실질적으로 동일할 수 있다.
제1 정전류 형성층(1212) 상에 제1 한 쌍의 소스/드레인 영역들(SD)이 제공될 수 있다. 제1 한 쌍의 소스/드레인 영역들(SD)은 제1 채널층(1222)을 사이에 두고 제1 방향(DR1)을 따라 서로 이격될 수 있다. 제1 한 쌍의 소스/드레인 영역들(SD)의 도전형은 n형일 수 있다. 예를 들어, 제1 한 쌍의 소스/드레인 영역들(SD)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다.
제2 정전류 형성층(1214) 상에 제2 한 쌍의 소스/드레인 영역들(SD)이 제공될 수 있다. 제2 한 쌍의 소스/드레인 영역들(SD)은 제2 채널층(1224)을 사이에 두고 제1 방향(DR1)을 따라 서로 이격될 수 있다. 제2 한 쌍의 소스/드레인 영역들(SD)의 도전형은 p형일 수 있다. 예를 들어, 제2 한 쌍의 소스/드레인 영역들(SD)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
제1 채널층(1222) 상에 제1 게이트 구조체(1402)가 제공될 수 있다. 제1 게이트 구조체(300)는 제1 게이트 강유전막(1412), 제1 게이트 유전막(1422), 제1 게이트 전극(1432), 및 제1 한 쌍의 스페이서들(1442)을 포함할 수 있다. 제1 게이트 강유전막(1412), 제1 게이트 유전막(1422), 제1 게이트 전극(1432), 및 제1 한 쌍의 스페이서들(1442)은 각각 도 1을 참조하여 설명된 게이트 강유전막(310), 게이트 유전막(320), 게이트 전극(330), 및 한 쌍의 스페이서들(340)과 실질적으로 동일할 수 있다.
제2 채널층(1224) 상에 제2 게이트 구조체(1404)가 제공될 수 있다. 제2 게이트 구조체(1400)는 제2 게이트 강유전막(1414), 제2 게이트 유전막(1424), 제2 게이트 전극(1434), 및 제2 한 쌍의 스페이서들(1444)을 포함할 수 있다. 제2 게이트 구조체(1400)는 제2 게이트 강유전막(1414), 제2 게이트 유전막(1424), 제2 게이트 전극(1434), 및 제2 한 쌍의 스페이서들(1444)은 각각 도 1을 참조하여 설명된 게이트 강유전막(310), 게이트 유전막(320), 게이트 전극(330), 및 한 쌍의 스페이서들(340)과 실질적으로 동일할 수 있다.
본 개시는 삼진 인버터(30)를 제공할 수 있다. 제1 웰 영역(1102), 제1 정전류 형성층(1212), 제1 채널층(1222), 제1 한 쌍의 소스/드레인 영역들(SD1), 및 제1 게이트 구조체(1402)는 엔모스(NMOS) 트랜지스터를 구성할 수 있다. 제2 웰 영역(1104), 제2 정전류 형성층(1214), 제2 채널층(1224), 제2 한 쌍의 소스/드레인 영역들(SD2), 및 제2 게이트 구조체(1404)는 피모스(PMOS) 트랜지스터를 구성할 수 있다. 제1 웰 영역(1102) 및 엔모스 트랜지스터의 소스에 접지 전압이 인가될 수 있다. 제2 웰 영역(1104) 및 피모스 트랜지스터의 소스에 구동 전압이 인가될 수 있다. 엔모스 트랜지스터의 제1 게이트 전극(1432)과 피모스 트랜지스터의 제2 게이트 전극(1434)의 각각에 입력 전압(Vin)이 인가될 수 있다.
엔모스 트랜지스터의 드레인 및 피모스 트랜지스터의 드레인은 서로 전기적으로 연결될 수 있다. 엔모스 트랜지스터의 드레인 및 피모스 트랜지스터의 드레인의 전압은 삼진 인버터(30)의 출력 전압(Vout)일 수 있다. 삼진 인버터(30)에 대한 설명은 도 10을 참조하여 설명된 것과 실질적으로 동일할 수 있다.
도 12는 본 개시의 삼진(Ternary) 인버터들과 이진(Binary) 인버터들의 게이트 전압-드레인 전류 그래프를 나타낸다.
도 12를 참조하면, 이진 인버터들의 게이트 전압-드레인 전류 그래프들(IGR1, IGR2) 및 본 개시의 삼진 인버터들의 게이트 전압-드레인 전류 그래프들(IGR3, IGR4, IGR5)이 도시되었다.
이진 인버터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
본 개시의 삼진 인버터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 삼진 인버터들이 오프(Off) 상태를 가질 때에도, 본 개시의 삼진 인버터들에 정전류가 흘렀다.
도 13은 본 개시의 삼진 인버터와 이진(Binary) 인버터의 입력 전압(Vin)-출력 전압(Vout) 그래프를 나타낸다.
도 13을 참조하면, 본 개시의 삼진 인버터 및 이진 인버터의 구동 전압(VDD)은 1.0 V, 접지 전압(GND)은 0 V이었다. 삼진 인버터 및 이진 인버터의 입력 전압(Vin)은 0 V 내지 1.0 V이었다.
이진 인버터의 경우, 입력 전압이 0 V에서 1 V로 변할 때, 0.5 V의 입력 전압 부근에서 출력 전압(Vout)이 1 V에서 0 V로 급격히 감소하였다. 즉, 이진 인버터는 이진 인버터는 두 가지 상태들(예를 들어, '0' 상태 및 '1' 상태)을 가졌다.
본 개시의 삼진 인버터의 경우, 입력 전압이 0 V에서 1 V로 변할 때, 출력 전압(Vout)은 1 V에서 0.5 V로 급격히 감소하여 0.5 V를 유지하였다가, 0.5 V에서 0 V로 한번 더 급격히 감소하였다. 즉, 본 개시의 삼진 인버터는 세 가지 상태들(예를 들어, '0' 상태, '1' 상태, 및 '2' 상태)을 가졌다.
도 14는 예시적인 실시예에 따른 삼진 인버터의 제조 방법을 설명하기 위한 순서도이다. 도 15 내지 도 22는 도 14의 삼진 인버터의 제조 방법을 설명하기 위한 단면도들이다. 설명의 간결함을 위해, 도 11을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 14 및 도 15를 참조하면, 기판(1100)에 제1 웰 영역(1102) 및 제2 웰 영역(1104)이 형성될 수 있다.(S210) 기판(1100)은 반도체 기판일 수 있다. 예를 들어, 기판(1100)은 실리콘(Si)을 포함할 수 있다. 기판(1100)은 진성 반도체 기판(1100)이거나 도전형을 갖는 반도체 기판일 수 있다.
제1 웰 영역(1102) 및 제2 웰 영역(1104)은 기판(1100)의 상부에 형성될 수 있다. 제1 웰 영역(1102) 및 제2 웰 영역(1104)은 기판(1100)의 상면(1100u)에 평행한 제1 방향(DR1)을 따라 서로 이격될 수 있다. 제1 웰 영역(1102)은 p형 영역일 수 있다. 예를 들어, 제1 웰 영역(1102)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 제1 웰 영역(1102)을 형성하는 것은 기판(1100) 상에 제1 웰 영역(1102)이 형성되는 영역을 노출하는 마스크를 제공하는 것 및 상기 제1 웰 영역(1102)이 형성되는 영역에 불순물(예를 들어, III족 원소)을 주입하는 것을 포함할 수 있다. 예를 들어, 불순물을 주입하는 것은 이온 주입 공정에 의해 수행될 수 있다. 마스크는 불순물을 주입하는 공정 후 제거될 수 있다.
제2 웰 영역(1104)은 n형 영역일 수 있다. 예를 들어, 제2 웰 영역(1104)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 제2 웰 영역(1104)을 형성하는 것은 기판(1100) 상에 제2 웰 영역(1104)이 형성되는 영역을 노출하는 마스크를 제공하는 것 및 상기 제2 웰 영역(1104)이 형성되는 영역에 불순물(예를 들어, V족 원소)를 주입하는 것을 포함할 수 있다. 예를 들어, 제2 웰 영역(1104)이 형성되는 영역에 불순물을 주입하는 것은 이온 주입 공정에 의해 수행될 수 있다. 마스크는 불순물을 주입하는 공정 후 제거될 수 있다.
도 14 및 도 16을 참조하면, 기판(1100) 상에 제1 웰 영역(1102)을 노출하는 소자 분리막(SL)이 형성될 수 있다.(S220) 예를 들어, 소자 분리막(SL)은 기판(1100) 상에 절연 물질을 증착하는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리막(SL)은 SiO2를 포함할 수 있다. 소자 분리막(SL)은 패터닝되어, 제1 웰 영역(1102)을 노출할 수 있다. 소자 분리막(SL)을 패터닝하는 것은 소자 분리막(SL) 상에 제공되는 제1 식각 마스크(EM1)를 이용하는 이방성 식각 공정을 포함할 수 있다. 예를 들어, 제1 식각 마스크(EM1)는 포토레지스트 물질을 포함할 수 있다.
도 14 및 도 17을 참조하면, 제1 웰 영역(1102) 상에 제1 정전류 형성층(1212)이 형성될 수 있다.(S230) 제1 정전류 형성층(1212)은 에피택시 성장 공정에 의해 형성될 수 있다. 즉, 제1 정전류 형성층(1212)은 에피택시얼 층일 수 있다. 예를 들어, 제1 정전류 형성층(1212)은 실리콘(Si)을 포함할 수 있다. 제1 정전류 형성층(1212)의 도전형은 p형일 수 있다. 예를 들어, 제1 정전류 형성층(1212)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 제1 정전류 형성층(1212)의 도핑 농도는 기판(1100)의 도핑 농도보다 높을 수 있다. 예를 들어, 제1 정전류 형성층(1212)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다. 제1 정전류 형성층(1212)은 소자 분리막에 의해 노출되는 제1 웰 영역(1102) 상에 선택적으로 성장될 수 있다. 제1 정전류 형성층(1212)은 소자 분리막(SL)의 상면보다 낮은 위치까지 형성될 수 있다. 제1 정전류 형성층(1212)의 상면의 높이는 소자 분리막(SL)의 상면의 높이보다 낮을 수 있다. 상기 높이는 기판(1100)의 상면(1100u)으로부터의 거리일 수 있다.
제1 정전류 형성층(1212)을 형성하는 것은 에피택시 성장 공정을 포함하는 것으로 한정되지 않는다. 다른 예시적인 실시예에서, 제1 정전류 형성층(1212)을 형성하는 것은 진성 반도체 층에 이온 주입(Ion Implantation) 공정 또는 글래스 디퓨전(glass diffusion) 공정에 의해 불순물을 제공하는 것을 포함할 수 있다. 글래스 디퓨전 공정에 의해 제1 정전류 형성층(1212)을 형성하는 것은 진성 반도체 층 상에 불순물 필름을 형성한 후, 열처리하여 불순물 필름 내의 불순물을 진성 반도체 층 내로 확산시키는 것을 포함할 수 있다. 예를 들어, 불순물 필름은 BSG(Boron Silicate Glass) 필름 또는 PSG(Phosphorus silicate glass) 필름을 포함할 수 있다.
도 14 및 도 18을 참조하면, 제1 정전류 형성층(1212) 상에 제1 채널 층(1222)이 형성될 수 있다.(S240) 제1 채널 층(1222)은 에피택시 성장 공정에 형성될 수 있다. 즉, 제1 채널 층(1222)은 에피택시얼 층 일 수 있다. 예를 들어, 제1 채널 층(1222)은 실리콘(Si)을 포함할 수 있다. 제1 채널 층(1222)의 도전형은 p형일 수 있다. 예를 들어, 제1 채널 층(1222)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 제1 채널 층(1222)의 도핑 농도는 제1 정전류 형성층(1212)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제1 채널 층(1222)의 도핑 농도는 기판(1100)의 도핑 농도와 실질적으로 동일할 수 있다. 제1 채널 층(1222)은 소자 분리막(SL)에 의해 제1 정전류 형성층(1212) 상에 선택적으로 성장될 수 있다. 제1 식각 마스크(EM1)는 제1 채널 층(1222) 형성 후 제거될 수 있다.
도 14 및 도 19를 참조하면, 소자 분리막(SL)이 패터닝되어, 제2 웰 영역(1104)을 노출할 수 있다.(S250) 소자 분리막(SL)을 패터닝하는 것은 소자 분리막(SL) 상에 제공되는 제2 식각 마스크(EM2)를 이용하는 이방성 식각 공정을 포함할 수 있다.
도 14 및 도 20을 참조하면, 제2 웰 영역(1104) 상에 제2 정전류 형성층(1214)이 형성될 수 있다.(S260) 제2 정전류 형성층(1214)은 에피택시 성장 공정에 의해 형성될 수 있다. 즉, 제2 정전류 형성층(1214)은 에피택시얼 층일 수 있다. 제2 정전류 형성층(1214)은 소자 분리막(SL)에 의해 노출되는 제2 웰 영역(1104) 상에 선택적으로 성장될 수 있다. 예를 들어, 제2 정전류 형성층(1214)은 실리콘(Si)을 포함할 수 있다. 제2 정전류 형성층(1214)의 도전형은 n형일 수 있다. 예를 들어, 제2 정전류 형성층(1214)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 제2 정전류 형성층(1214)의 도핑 농도는 기판(1100)의 도핑 농도보다 높을 수 있다. 예를 들어, 제2 정전류 형성층(1214)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다. 제2 정전류 형성층(1214)은 소자 분리막(SL)에 의해 노출되는 제2 웰 영역(1104) 상에 선택적으로 성장될 수 있다. 제2 정전류 형성층(1214)은 소자 분리막(SL)의 상면보다 낮은 위치까지 형성될 수 있다. 제2 정전류 형성층(1214)의 상면의 높이는 소자 분리막(SL)의 상면의 높이보다 낮을 수 있다. 상기 높이는 기판(1100)의 상면(1100u)으로부터의 거리일 수 있다. 예를 들어, 제2 정전류 형성층(1214)의 상면의 높이는 제1 정전류 형성층(1212)의 상면의 높이와 실질적으로 동일할 수 있다.
제2 정전류 형성층(1214)을 형성하는 것은 에피택시 성장 공정을 포함하는 것으로 한정되지 않는다. 다른 예시적인 실시예에서, 제2 정전류 형성층(1214)을 형성하는 것은 진성 반도체 층에 이온 주입(Ion Implantation) 공정 또는 글래스 디퓨전(glass diffusion) 공정에 의해 불순물을 제공하는 것을 포함할 수 있다. 글래스 디퓨전 공정에 의해 제2 정전류 형성층(1212)을 형성하는 것은 진성 반도체 층 상에 불순물 필름을 형성한 후, 열처리하여 불순물 필름 내의 불순물을 진성 반도체 층 내로 확산시키는 것을 포함할 수 있다. 예를 들어, 불순물 필름은 BSG(Boron Silicate Glass) 필름 또는 PSG(Phosphorus silicate glass) 필름을 포함할 수 있다.
도 14 및 도 21을 참조하면, 제2 정전류 형성층(1214) 상에 제2 채널 층(1224)이 형성될 수 있다.(S270) 제2 채널 층(1224)은 에피택시 성장 공정에 형성될 수 있다. 즉, 제2 채널 층(1224)은 에피택시얼 층 일 수 있다. 예를 들어, 제2 채널 층(1224)은 실리콘(Si)을 포함할 수 있다. 제2 채널 층(1224)의 도전형은 n형일 수 있다. 예를 들어, 제2 채널 층(1224)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다S. 제2 채널 층(1224)의 도핑 농도는 제2 정전류 형성층(1214)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제2 채널 층(1224)의 도핑 농도는 기판(1100)의 도핑 농도와 실질적으로 동일할 수 있다. 제2 채널 층(1224)은 소자 분리막(SL)에 의해 제2 정전류 형성층(1214) 상에 선택적으로 성장될 수 있다. 제2 식각 마스크(EM2)는 제2 채널 층(1224) 형성 후 제거될 수 있다.
도 14 및 도 22를 참조하면, 제1 채널 층(1222) 및 제2 채널 층(1224) 상에 제1 게이트 구조체(1402) 및 제2 게이트 구조체(1404)가 각각 형성될 수 있다.(S280) 제1 게이트 구조체(1402)는 제1 게이트 강유전막(1412), 제1 게이트 유전막(1422), 제1 게이트 전극(1432), 및 제1 한 쌍의 스페이서들(1442)을 포함할 수 있다. 제1 게이트 강유전막(1412), 제1 게이트 유전막(1422), 제1 게이트 전극(1432), 및 제1 한 쌍의 스페이서들(1442)을 형성하는 것은 도 4 및 도 9를 참조하여 설명된 게이트 강유전막(310), 게이트 유전막(320), 게이트 전극(330), 및 한 쌍의 스페이서들(340)을 형성하는 것과 실질적으로 동일할 수 있다. 제2 게이트 구조체(1404)는 제2 게이트 강유전막(1414), 제2 게이트 유전막(1424), 제2 게이트 전극(1434), 및 제2 한 쌍의 스페이서들(1444)을 포함할 수 있다. 제2 게이트 강유전막(1414), 제2 게이트 유전막(1424), 제2 게이트 전극(1434), 및 제2 한 쌍의 스페이서들(1444)을 형성하는 것은 도 4 및 도 9를 참조하여 설명된 게이트 강유전막(310), 게이트 유전막(320), 게이트 전극(330), 및 한 쌍의 스페이서들(340)을 형성하는 것과 실질적으로 동일할 수 있다.
도 14 및 도 11을 참조하면, 제1 채널 층(1222) 및 제2 채널 층(1224)에 제1 한 쌍의 소스/드레인 영역들(SD1) 및 제2 한 쌍의 소스/드레인 영역들(SD2)이 형성될 수 있다.(S290) 제1 한 쌍의 소스/드레인 영역들(SD1) 및 제2 한 쌍의 소스/드레인 영역들(SD2)을 형성하는 것은 각각 제1 게이트 구조체(1402) 및 제2 게이트 구조체(1404)에 의해 노출된 제1 채널 층(1222) 및 제2 채널층(1224)을 도핑하는 공정을 포함할 수 있다. 예를 들어, 도핑 공정은 이온 주입 공정을 포함할 수 있다. 제1 게이트 구조체(1402)에 의해 노출되는 제1 채널 층(1222)에 V족 원소(예를 들어, P, As)가 주입될 수 있다. 이에 따라, 제1 한 쌍의 소스/드레인 영역들(SD1)은 n형을 가질 수 있다. 제2 게이트 구조체(1404)에 의해 노출되는 제2 채널 층(1224)에 III족 원소(예를 들어, B, In)가 주입될 수 있다. 이에 따라, 제2 채널 층(1224)에 형성되는 제2 한 쌍의 소스/드레인 영역들(SD2)은 p형을 가질 수 있다.
본 개시는 정전류를 갖는 삼진 인버터(30)의 제조 방법을 제공할 수 있다.
도 23은 예시적인 실시예들에 따른 트랜지스터의 단면도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 23을 참조하면, 트랜지스터(12)가 제공될 수 있다. 트랜지스터(12)는 기판(100), 정전류 형성층(210), 한 쌍의 소자 분리 영역들(ST), 한 쌍의 소스/드레인 영역들(SD), 채널층(220), 및 게이트 구조체(300')를 포함할 수 있다. 기판(100), 정전류 형성층(210), 한 쌍의 소자 분리 영역들(ST), 한 쌍의 소스/드레인 영역들(SD), 및 채널층(220)은 도 1을 참조하여 설명된 것과 실질적으로 동일할 수 있다.
도 1을 참조하여 설명된 것과 달리, 게이트 구조체(300')는 게이트 유전막(도 1의 320)을 포함하지 않을 수 있다. 게이트 구조체(300')는 게이트 강유전막(310'), 게이트 전극(330), 및 스페이서들(340)을 포함할 수 있다. 게이트 강유전막(310')은 음의 커패시턴스(Negative Capacitance) 특성을 가질 수 있다. 예를 들어, 게이트 강유전막(310')은 HfO2를 포함할 수 있다.
본 개시는 한 쌍의 소스/드레인 영역들(SD) 중 드레인인 어느 하나와 정전류 형성층(210) 사이에 정전류가 형성되는 트랜지스터(12)를 제공할 수 있다.
본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 정전류 형성층;
    상기 정전류 형성층 상에 제공되는 채널층;
    상기 정전류 형성층 상에서 상기 채널층을 사이에 두고 서로 이격되는 한 쌍의 소스/드레인 영역들;
    상기 채널층 상에 제공되는 게이트 전극; 및
    상기 게이트 전극과 상기 채널층 사이에 제공되는 게이트 강유전막;을 포함하는 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 전극과 상기 게이트 강유전막 사이에 제공되는 게이트 유전막;을 더 포함하는 트랜지스터.
  3. 제 2 항에 있어서,
    상기 정전류 형성층은 상기 한 쌍의 소스/드레인 영역들 중 드레인인 소스/드레인 영역과 상기 정전류 형성층 사이에 정전류를 형성하는 트랜지스터.
  4. 제 3 항에 있어서,
    상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적인 트랜지스터.
  5. 제 2 항에 있어서,
    상기 정전류 형성층 및 상기 채널층은 제1 도전형을 갖고,
    상기 정전류 형성층의 도핑 농도는 상기 채널층의 도핑 농도보다 높은 트랜지스터.
  6. 제 5 항에 있어서,
    상기 정전류 형성층의 도핑 농도는 3 X 1018 cm-3 이상인 트랜지스터.
  7. 제 2 항에 있어서,
    상기 한 쌍의 소스/드레인 영역들 중 드레인인 소스/드레인 영역과 상기 정전류 형성층 사이에 전기장이 형성되고,
    상기 전기장의 세기는 106 V/cm 이상인 트랜지스터.
  8. 제1 웰 영역 및 제2 웰 영역;
    상기 제1 웰 영역 및 상기 제2 웰 영역 상에 각각 제공되는 제1 정전류 형성층 및 제2 정전류 형성층;
    제1 정전류 형성층 및 제2 정전류 형성층 상에 각각 제공되는 제1 채널층 및 제2 채널층;
    상기 제1 채널층 및 상기 제2 채널층 상에 각각 제공되는 제1 게이트 구조체 및 제2 게이트 구조체;
    상기 제1 정전류 형성층 상에서 상기 제1 채널층을 사이에 두고 서로 이격되는 제1 한 쌍의 소스/드레인 영역들; 및
    상기 제2 정전류 형성층 상에서 상기 제2 채널층을 사이에 두고 서로 이격되는 제2 한 쌍의 소스/드레인 영역들;을 포함하되,
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체의 각각은 차례로 적층되는 게이트 강유전막 및 게이트 전극을 포함하는 삼진 인버터.
  9. 제 8 항에 있어서,
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체의 각각은, 상기 게이트 전극과 상기 게이트 강유전막 사이에 제공되는 게이트 유전막;을 더 포함하는 삼진 인버터.
  10. 제 9 항에 있어서,
    상기 제1 정전류 형성층은 상기 제1 한 쌍의 소스/드레인 영역들 중 드레인인 소스/드레인 영역과 상기 제1 정전류 형성층 사이에 제1 정전류를 형성하고,
    상기 제2 정전류 형성층은 상기 제2 한 쌍의 소스/드레인 영역들 중 드레인인 소스/드레인 영역과 상기 제2 정전류 형성층 사이에 제2 정전류를 형성하는 삼진 인버터.
  11. 제 10 항에 있어서,
    상기 제1 정전류 및 제2 정전류는 각각 상기 제1 게이트 구조체의 상기 게이트 전극 및 상기 제2 게이트 구조체의 상기 게이트 전극에 인가되는 게이트 전압들로부터 독립적인 삼진 인버터.
  12. 제 9 항에 있어서,
    상기 제1 정전류 형성층 및 제2 정전류 형성층은 각각 상기 제1 채널층 및 상기 제2 채널층과 동일한 도전형을 갖고,
    상기 제1 정전류 형성층 및 상기 제2 정전류 형성층의 도핑 농도들은 각각 상기 제1 채널층 및 상기 제2 채널층의 도핑 농도보다 높은 삼진 인버터.
  13. 제 12 항에 있어서,
    상기 제1 정전류 형성층의 상기 도핑 농도 및 상기 제2 정전류 형성층의 상기 도핑 농도는 3 X 1018 cm-3 이상인 삼진 인버터.
  14. 제 9 항에 있어서,
    상기 제1 한 쌍의 소스/드레인 영역들 중 드레인인 소스/드레인 영역과 상기 제1 정전류 형성층 사이에 106 V/cm 이상의 전기장이 형성되고,
    상기 제2 한 쌍의 소스/드레인 영역들 중 드레인인 소스/드레인 영역과 상기 제2 정전류 형성층 사이에 106 V/cm 이상의 전기장이 형성되는 삼진 인버터.
  15. 정전류 형성층을 제공하는 것;
    상기 정전류 형성층 상에 채널층을 형성하는 것;
    상기 채널층 상에 게이트 강유전막을 형성하는 것;
    상기 채널층 상에 게이트 전극을 형성하는 것; 및
    상기 채널층에 소스 영역 및 드레인 영역을 형성하는 것;을 포함하고,
    상기 소스 영역 및 상기 드레인 영역은 상기 게이트 전극을 사이에 두고 서로 이격되는 트랜지스터 제조 방법.
  16. 제 15 항에 있어서,
    상기 게이트 강유전막과 상기 게이트 전극 사이에 게이트 유전막을 형성하는 것;을 더 포함하는 트랜지스터 제조 방법.
  17. 제 15 항에 있어서,
    상기 채널층 및 상기 정전류 형성층은 동일한 도전형을 갖고,
    상기 정전류 형성층의 도핑 농도는 3 X 1018 cm-3 이상인 트랜지스터 제조 방법.
  18. 제 15 항에 있어서,
    상기 드레인 영역 및 상기 정전류 형성층 사이에 전기장이 형성되고,
    상기 전기장의 세기는 106 V/cm 이상인 트랜지스터 제조 방법.
  19. 제 15 항에 있어서,
    상기 정전류 형성층은 에피택시 성장(Epitaxial Growth) 공정에 의해 형성되는 트랜지스터 제조 방법.
  20. 제 15 항에 있어서,
    상기 정전류 형성층은 상기 드레인 영역과 상기 정전류 형성층 사이에 정전류를 형성하되,
    상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적인 트랜지스터 제조 방법.
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