KR20160089141A - 네거티브 커패시턴스 로직 디바이스, 이를 포함하는 클럭 생성기 및 클럭 생성기의 동작 방법 - Google Patents

네거티브 커패시턴스 로직 디바이스, 이를 포함하는 클럭 생성기 및 클럭 생성기의 동작 방법 Download PDF

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Abstract

네거티브 커패시턴스 로직 디바이스는 제1 전계 효과 트랜지스터(field effect transistor, 이하 FET) 및 제2 FET를 포함한다. 상기 제1 FET는 전원 전압과 출력 노드 사이에 연결되고, 네거티브 커패시턴스를 강유전체를 구비한다. 상기 제2 FET는 상기 출력 노드와 접지 전압 사이에 연결되고, 네거티브 커패시턴스를 갖는 강유전체를 구비한다. 상기 네거티브 커패시턴스 로직 디바이스는 입력 노드에 인가되는 입력 전압을 미분하여 상기 출력 노드로 출력 전압을 제공한다.

Description

네거티브 커패시턴스 로직 디바이스, 이를 포함하는 클럭 생성기 및 클럭 생성기의 동작 방법{Negative capacitance logic device, clock generator including the same and method of operating the clock generator}
본 발명은 강유전체를 이용하는 전계 효과 트랜지스터에 관한 것으로 보다 상세하게는 네거티브 커패시턴스 로직 디바이스, 이를 포함하는 클럭 생성기 및 클럭 생성기의 동작 방법에 관한 것이다.
전계 효과 트랜지스터의 제조 공정이 스케일링됨에 따라, 전계 효과 트랜지스터의 스위칭 동작에서 발생하는 열을 감소시키는 것이 매우 중요하다. 네거티브 커패시턴스를 이용하면 subthreshold swing이 한계치보다 작아져서 빠른 스피드와 높은(high) 온-상태(on-state) 전류를 얻음으로써 이는 저전압 소자에 유리하다. 이러한 종래의 전계 효과 트랜지스터를 대신하여 강유전체-게이트 전계 효과 트랜지스터가 메모리 분야에 적용되고 있다.
본 발명의 일 목적은 점유 면적을 감소시킬 수 있는 네거티브 커패시턴스 로직 디바이스를 제공하는데 있다.
본 발명의 일 목적은 상기 네거티브 커패시턴스 로직 디바이스를 포함하는 클럭 생성기를 제공하는데 있다.
본 발명의 일 목적은 상기 클럭 생성기의 동작 방법을 제공하는데 있다.
상기한 본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 네거티브 커패시턴스 로직 디바이스는 제1 전계 효과 트랜지스터(field effect transistor, 이하 FET) 및 제2 FET를 포함한다. 상기 제1 FET는 전원 전압과 출력 노드 사이에 연결되고, 네거티브 커패시턴스를 강유전체를 구비한다. 상기 제2 FET는 상기 출력 노드와 접지 전압 사이에 연결되고, 네거티브 커패시턴스를 갖는 강유전체를 구비한다. 상기 네거티브 커패시턴스 로직 디바이스는 입력 노드에 인가되는 입력 전압을 미분하여 상기 출력 노드로 출력 전압을 제공한다.
예시적인 실시예에 있어서, 상기 제1 FET는 상기 전원 전압에 연결되는 소스 영역, 상기 입력 노드에 연결되는 게이트 전극 및 상기 출력 노드에 연결되는 드레인 영역을 구비하는 p 채널 FET일 수 있다. 상기 제2 전계 효과 트랜지스터는 상기 출력 노드에 연결되는 드레인 영역, 상기 입력 노드에 연결되는 게이트 전극 및 상기 접지 전압에 연결되는 소스 영역을 구비하는 n 채널 FET일 수 있다.
상기 제1 FET와 상기 제2 FET 각각은 상기 게이트에 인가되는 전압의 변화에 대하여 히스테리시스 특성을 나타낼 수 있다.
예시적인 실시예에 있어서, 상기 제1 FET와 상기 제2 FET 각각은 상기 드레인 영역과 상기 소스 영역이 형성되는 기판 내에서 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역과 상기 게이트 전극 사이에 적어도 상기 강유전체를 구비하는 유전체 층을 포함하고, 상기 유전체 층은 상기 채널 영역과 상기 강유전체 사이에 순차적으로 개재되는 게이트 산화막과 금속층을 더 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제1 FET와 상기 제2 FET 각각은 상기 드레인 영역과 상기 소스 영역이 형성되는 기판 내에서 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역과 상기 게이트 전극 사이에 적어도 상기 강유전체를 구비하는 유전체 층을 포함하고, 상기 유전체 층은 상기 채널 영역과 상기 강유전체 사이에 개재되는 게이트 산화막을 더 포함할 수 있다.
예시적인 실시예에 있어서, 상기 네거티브 커패시턴스 로직 디바이스는 슈미트-트리거 인버터로서 동작할 수 있다.
상기한 본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 클럭 생성기는 스핀 토크 발진기 및 네거티브 커패시턴스 로직 디바이스를 포함한다. 상기 스핀 토크 발진기는 인가되는 직류 전류에 응답하여 일정한 주파수를 갖는 발진 신호를 출력한다. 상기 네거티브 커패시턴스 로직 디바이스는 상기 발진 신호에 응답하여 상기 일정한 주파수로 토글링하는 클럭 신호를 생성한다.
예시적인 실시예에 있어서, 상기 스핀 토크 발진기는 제1 자유층, 상기 제1 자유층 상에 비자성층 및 상기 비자성층 상에 상기 제1 자유층에 대응하는 제2 자유층을 포함할 수 있다.
상기 제1 자유층 및 상기 제2 자유층은 수직 자기이방성(perpendicular magnetic anisotropy)을 가질 수 있다.
상기 제1 자유층 및 상기 제2 자유층은 수평 자기이방성(in-plane magnetic anisotropy)을 가질 수 있다.
상기 비자성층은 도전층 또는 절연층이고 상기 제1 자유층은 동일한 두께를 가질 수 있다.
예시적인 실시예에 있어서, 상기 스핀 토크 발진기는 고정층, 상기 고정층 상에 터널층 및 상기 터널층 상에 자유층을 포함하는 자기 터널 접합(magnetic tunnel junction, MTJ) 구조를 가질 수 있다.
예시적인 실시예에 있어서, 상기 스핀 토크 발진기는 고정층, 상기 고정층 상에 비자성층 및 상기 비자성층 상에 자유층을 포함하는 GMR(giant magneto resistance) 구조를 가질 수 있다.
예시적인 실시예에 있어서, 상기 네거티브 커패시턴스 로직 디바이스는 전원 전압과 상기 클럭 신호가 제공되는 출력 노드 사이에 연결되고, 네거티브 커패시턴스를 강유전체를 구비하는 제1 전계 효과 트랜지스터(field effect transistor, 이하 FET) 및 상기 출력 노드와 접지 전압 사이에 연결되고, 네거티브 커패시턴스를 갖는 강유전체를 구비하는 제2 FET를 포함하고, 상기 스핀 토크 발진기에 연결되는 입력 노드에 인가되는 상기 발진 신호를 미분하여 상기 출력 노드로 상기 클럭 신호를 제공할 수 있다.
상기 제1 FET는 상기 전원 전압에 연결되는 소스 영역, 상기 입력 노드에 연결되는 게이트 전극 및 상기 출력 노드에 연결되는 드레인 영역을 구비하는 p 채널 FET이고, 상기 제2 전계 효과 트랜지스터는 상기 출력 노드에 연결되는 드레인 영역, 상기 입력 노드에 연결되는 게이트 전극 및 상기 접지 전압에 연결되는 소스 영역을 구비하는 n 채널 FET일 수 있다.
상기 제1 FET와 상기 제2 FET 각각은 상기 드레인 영역과 상기 소스 영역이 형성되는 기판 내에서 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역과 상기 게이트 전극 사이에 적어도 상기 강유전체를 구비하는 유전체 층을 포함할 수 있다.
상기한 본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 클럭 생성기의 동작 방법은 스핀 토크 발진기에 직류 전류를 인가하는 단계, 상기 직류 전류에 응답하는 상기 스핀 토크 발진기의 저항 변화를 검출하는 단계, 상기 저항 변화에 상응하는 발진 신호를 생성하는 단계 및 네거티브 커패시턴스 로직 디바이스에서 상기 발진 신호를 미분하여 일정한 주파수를 갖는 클럭 신호를 생성하는 단계를 포함한다.
따라서 본 발명의 실시예들에 따르면, 네거티브 커패시턴스를 갖는 강유전체를 구비하는 FET들로 로직 디바이스를 구성하여 회로 면적을 감소시킬 수 있고, 이를 이용하여 구성이 단순한 클럭 생성기를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 네거티브 커패시턴스 로직 디바이스의 구성을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1에서 제1 FET의 구성을 나타낸다.
도 3a는 본 발명의 실시예들에 따른 도 1에서 제1 FET의 구성을 나타낸다.
도 3b는 본 발명의 실시예들에 따른 도 1에서 제1 FET의 구성을 나타낸다.
도 4는 도 2의 제1 FET에서 강유전체층(235)에 인가되는 전기장에 따른 분극도를 나타내는 그래프이다.
도 5는 본 발명의 실시예들에 따른 도 1의 네거티브 커패시턴스 로직 디바이스에서 제1 FET와 제2 FET의 게이트 전압에 따른 드레인 전류를 나타내는 그래프이다.
도 6은 본 발명의 실시예들에 따른 도 1의 네거티브 커패시턴스 로직 디바이스에서 제1 FET와 제2 FET의 전압 연결 관계를 나타낸다.
도 7은 도 1의 네거티브 커패시턴스 로직 디바이스에서 입력 전압과 출력 전압을 나타내는 파형도이다.
도 8은 본 발명의 실시예들에 따른 클럭 생성기를 나타내는 블록도이다.
도 9a는 본 발명의 실시예들에 따른 도 8의 스핀 토크 발진기를 나타내는 단면도의 일 예이다.
도 9b는 본 발명의 실시예들에 따른 도 8의 스핀 토크 발진기를 나타내는 단면도의 일 예이다.
도 9c는 본 발명의 실시예들에 따른 도 8의 스핀 토크 발진기를 나타내는 단면도이다.
도 10은 도 9c의 스핀 토크 발진기의 동작을 나타낸다.
도 11은 도 10의 스핀 토크 발진기에 전류를 인가했을 때, 자유층들의 자화 방향이 어떻게 변화되는지 보여주는 그래프이다.
도 12는 도 10과 같이 스핀 토크 발진기에 전류를 인가했을 때, 시간에 따른 제1 및 제2 자유층 각각의 수직 성분 자화량(Mz)의 변화를 보여준다.
도 13은 도 10과 같이 스핀 토크 발진기에 전류를 인가했을 때, 시간에 따른 발진기의 저항 변화, 즉, 제1 및 제2 전극 사이의 저항 변화를 보여준다.
도 14는 본 발명의 실시예들에 따른 도 8의 클럭 생성기에서 클럭 신호를 나타낸다.
도 15는 본 발명의 실시예들에 따른 클럭 생성기의 동작 방법을 나타내는 흐름도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 네거티브 커패시턴스 로직 디바이스의 구성을 나타내는 블록도이다.
도 1을 참조하면, 네거티브 커패시턴스 로직 디바이스(100)는 제1 전계 효과 트랜지스터(field effect transistor, 이하 FET, 200) 및 제2 FET(300)를 포함하여 구성될 수 있다.
제1 FET(200)는 전원 전압(VDD)과 출력 노드(N2) 사이에 연결되고, 네거티브 커패시턴스를 강유전체를 구비할 수 있다. 제2 FET(300)는 출력 노드(N2)와 접지 전압(GND) 사이에 연결되고 네거티브 커패시턴스를 갖는 강유전체를 구비할 수 있다. 네거티브 커패시턴스 로직 디바이스(100)는 입력 노드(N1)에 인가되는 입력 전압(VIN)을 미분하여 출력 노드(N2)에서 출력 전압(VOUT)을 제공할 수 있다.
실시예에 있어서, 제1 FET(200)는 p-채널 FET일 수 있고, 제2 FET(300)는 n-채널 FET일 수 있다. 제1 FET(200)는 전원 전압(VDD)에 연결되는 소스, 입력 노드(N1)에 연결되는 게이트 전극 및 출력 노드(N2)에 연결되는 드레인을 구비할 수 있다. 제2 FET(300)는 출력 노드(N2)에 연결되는 드레인, 입력 노드(N1)에 연결되는 게이트 전극 및 접지 전압(GND)에 연결되는 소스를 구비할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1에서 제1 FET의 구성을 나타낸다.
도 2를 참조하면, 제1 FET(200a)는 기판(210) 내에 소자 분리막(213)이 형성되고, 불순물 영역들(221, 223)이 형성될 수 있다. 불순물 영역들(221, 223)은 각각 소스 영역과 드레인 영역으로 동작할 수 있다. 불순물 영역들(221, 223) 사이에는 채널 영역(225)이 형성될 수 있다. 채널 영역(225) 상에는 게이트 산화막(231), 양의 커패시턴스를 갖는 금속층(233), 네거티브 커패시턴스를 갖는 강유전체층(235) 및 게이트 전극(237)이 순차적으로 적층될 수 있다. 게이트 산화막(231), 금속층(233), 강유전체층(235) 및 게이트 전극(237)의 측면에는 채널 영역(225)을 한정하는 스페이서(240)가 형성될 수 있다. 게이트 산화막(231), 금속층(233), 강유전체층(235), 게이트 전극(237) 및 스페이서(240)는 게이트 구조물을 구성할 수 있다. 강유전체층(235)은 Peroveskite(BaTiO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, Lithium-niobate(LiNbO3), Manganites(YMnO3,ErMnO3)), layer-structure oxides(Bi2WO6, SrBi2Nb2O9), SrBi2Ta2O9, Potassium dihdrogen phosphate(KH2Po4),organic ferroelectric (PVDFTrFE) 그리고 Si, Al, Zr등이 도핑된 HfO2 타입의 강유전체 물질로 형성될 수 있다.
도 1에서 제2 FET(300)는 도 2의 제1 FET(200a)와 실질적으로 동일한 구성을 가질 수 있다.
도 3a는 본 발명의 실시예들에 따른 도 1에서 제1 FET의 구성을 나타낸다.
도 3a를 참조하면, 제1 FET(200b)는 기판(210) 내에 소자 분리막(213)이 형성되고, 불순물 영역들(221, 223)이 형성될 수 있다. 불순물 영역들(221, 223)은 각각 소스 영역과 드레인 영역으로 동작할 수 있다. 불순물 영역들(221, 223) 사이에는 채널 영역(225)이 형성될 수 있다. 채널 영역(225) 상에는 게이트 산화막(231), 네거티브 커패시턴스를 갖는 강유전체층(235) 및 게이트 전극(237)이 순차적으로 적층될 수 있다. 게이트 산화막(231), 강유전체층(235) 및 게이트 전극(237)의 측면에는 채널 영역(225)을 한정하는 스페이서(240)가 형성될 수 있다.
도 3b는 본 발명의 실시예들에 따른 도 1에서 제1 FET의 구성을 나타낸다.
도 3b를 참조하면, 제1 FET(200c)는 기판(210) 내에 소자 분리막(213)이 형성되고, 불순물 영역들(221, 223)이 형성될 수 있다. 불순물 영역들(221, 223)은 각각 소스 영역과 드레인 영역으로 동작할 수 있다. 불순물 영역들(221, 223) 사이에는 채널 영역(225)이 형성될 수 있다. 채널 영역(225) 상에는 네거티브 커패시턴스를 갖는 강유전체층(235) 및 게이트 전극(237)이 순차적으로 적층될 수 있다. 강유전체층(235) 및 게이트 전극(237)의 측면에는 채널 영역(225)을 한정하는 스페이서(240)가 형성될 수 있다.
도 1에서 제2 FET(300)는 도 3b의 제1 FET(200c)와 실질적으로 동일한 구성을 가질 수 있다.
도 4는 도 2의 제1 FET에서 강유전체층(235)에 인가되는 전기장에 따른 분극도를 나타내는 그래프이다.
도 4를 참조하면, 강유전체층(235)에 인가되는 전기장에 따라 강유전체층(235)의 분극도는 히스테리시스 특성을 나타내는 것을 알 수 있다. 강유전체층(235)이 이러한 히스테리시스 특성을 나타내는 분극도를 가짐에 따라 제1 FET(200)은 네거티브 커패시턴스를 가질 수 있다.
제1 FET(200)와 제2 FET(300)의 강유전체 물질의 네거티브 커패시턴스는 포지티드 피드백 관점에서 이해될 수 있다. 강유전체 층에 전압을 인가함으로써 도 4에서와 같이 분극도는 격자가 고정될 때까지 한계없이 증가할 수 있다. 인가된 전압(V)에 단위 면적당 커패시터(C) 상의 전하에 비례하는 피드백 전압(afQ)이 더해진 단자 전압을 바라보는 단위 면적당 커패시터(C0)를 가정하면, 단위 면적당 커패시터(C)는 다음의 [수학식 1]과 같이 나타낼 수 있다.
Figure pat00001
여기서, af는 포지티브 피드백 계수를 나타낸다.
수학식 1에 의하여 Q = CinsV(Cins는 강유전체 물질의 커패시턴스)이므로 하기의 수학식 2가 도출된다.
Figure pat00002
여기서 afC0>1 이면 강유전체 물질의 커패시턴스(Cins)는 음의 값을 갖게 된다.
도 5는 본 발명의 실시예들에 따른 도 1의 네거티브 커패시턴스 로직 디바이스에서 제1 FET와 제2 FET의 게이트 전압에 따른 드레인 전류를 나타내는 그래프이다.
도 1 및 도 5를 참조하면, 참조 번호(411)는 p 채널 FET인 제1 FET(200)의 게이트 전압(Vg)에 따른 드레인 전류(Id)를 나타내고, 참조 번호(413)는 n 채널 FET인 제2 FET(300)의 게이트 전압(Vg)에 따른 드레인 전류(Id)를 나타낸다. 도 5에서 알 수 있듯이, 제1 FET(200)와 제2 FET(300)는 게이트에 인가되는 게이트 전압(Vg)에 응답하여 히스테리시스 특성을 갖는 드레인 전류(Id)를 제공한다. 또한 제1 FET(200)와 제2 FET(300)는 드레인 전류(Id) 축에 대하여 서로 대칭인 히스테리시스 특성을 나타냄을 알 수 있다.
도 6은 본 발명의 실시예들에 따른 도 1의 네거티브 커패시턴스 로직 디바이스에서 제1 FET와 제2 FET의 전압 연결 관계를 나타낸다.
도 1 및 도 6을 참조하면, 제2 FET(300)는 기판(310) 내에 소자 분리막이 형성되고, 불순물 영역들(321, 323)이 형성될 수 있다. 불순물 영역들(321, 323)은 각각 소스 영역과 드레인 영역으로 동작할 수 있다. 불순물 영역들(321, 323) 사이에는 채널 영역(325)이 형성될 수 있다. 채널 영역(325) 상에는 게이트 산화막(331), 양의 커패시턴스를 갖는 금속층(333), 네거티브 커패시턴스를 갖는 강유전체층(335) 및 게이트 전극(337)이 순차적으로 적층될 수 있다. 게이트 산화막(331), 금속층(333), 강유전체층(335) 및 게이트 전극(337)의 측면에는 채널 영역(325)을 한정하는 스페이서(340)가 형성될 수 있다. 게이트 산화막(331), 금속층(333), 강유전체층(335), 게이트 전극(337) 및 스페이서(340)는 게이트 구조물을 구성할 수 있다. 강유전체층(335)은 Peroveskite(BaTiO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, Lithium-niobate(LiNbO3), Manganites(YMnO3,ErMnO3)), layer-structure oxides(Bi2WO6, SrBi2Nb2O9), SrBi2Ta2O9, Potassium dihdrogen phosphate(KH2Po4),organic ferroelectric (PVDFTrFE) 그리고 Si, Al, Zr등이 도핑된 HfO2 타입의 강유전체 물질로 형성될 수 있다.
제1 FET(200)의 소스 영역(221)에는 전원 전압(VDD)이 연결될 수 있다. 제1 FET(200)의 게이트 전극(237)과 제2 FET(300)의 게이트 전극(337)은 입력 전압(VIN)이 인가되는 입력 노드(N1)에 연결될 수 있다. 제1 FET(200)의 드레인 영역(223)과 제2 FET(300)의 드레인 영역(323)은 출력 전압(VOUT)을 제공하는 출력 노드(N2)에 연결될 수 있다. 제2 FET(300)의 소스 영역(323)은 접지 전압(GND)에 연결될 수 있다.
제1 FET(200)가 게이트에 인가되는 게이트 전압(Vg)에 대하여 참조 번호(411)와 같은 히스테리시스 특성을 가지는 드레인 전압(Id)을 제공하고, 제2 FET(300)가 게이트에 인가되는 게이트 전압(Vg)에 대하여 참조 번호(413)와 같은 히스테리시스 특성을 가지는 드레인 전압(Id)을 제공하기 때문에, 도 1의 네거티브 커패시턴스 로직 디바이스(100)는 입력 전압(VIN)을 미분하여 출력 전압(VOUT)으로 제공하는 미분기로서의 동작을 수행할 수 있다. 종래의 미분기는 연산 증폭기, 커패시터 및 저항으로 구성되었는데, 연산 증폭기가 다수의 트랜지스터들을 포함하여 구성되었다. 도 1의 네거티브 커패시턴스 로직 디바이스(100)로 미분기를 구성하면, 회로의 점유 면적을 대폭적으로 감소시킬 수 있다.
도 7은 도 1의 네거티브 커패시턴스 로직 디바이스에서 입력 전압과 출력 전압을 나타내는 파형도이다.
도 1 및 도 7을 참조하면, 입력 전압(VIN)이 삼각파인 경우에, 출력 전압(VOUT)은 삼각파가 미분된 사각파임을 알 수 있다.
상술한 바와 같이, 도 1의 네거티브 커패시턴스 로직 디바이스(100)는 히스테리시스 특성을 가지기 때문에 입력 전압에 대하여 상한과 하한을 가지는 인버터로서 동작하는 슈미트-트리거 회로로서도 채용될 수 있다. 이러한 경우에 슈미트-트리거 회로는 강유전체를 구비하는 두 개의 FET들로 구현되므로, 다수의 연산 증폭기와 다수의 트랜지스터들로 구성되는 종래의 슈미트-트리거 회로에 비하여 단순한 구성을 가질 수 있고, 회로가 차지하는 면적도 대폭적으로 감소될 수 있다.
도 8은 본 발명의 실시예들에 따른 클럭 생성기를 나타내는 블록도이다.
도 8을 참조하면, 클럭 생성기(500)는 스핀 토크 발진기(600) 및 강유전체를 구비하는 네거티브 커패시턴스 로직 디바이스(700)를 포함할 수 있다.
스핀 토크 발진기(600)는 직류 전류(I)에 응답하여 일정한 주파수로 발진하는 발진 신호(OSC)를 생성할 수 있다. 네거티브 커패시턴스 로직 디바이스(700)는 발진 신호(OSC)를 수신하고, 발진 신호(OSC)를 미분하여 일정한 주파수로 토글링하는 클럭 신호(CLK)를 출력할 수 있다. 네거티브 커패시턴스 로직 디바이스(700)는 도 1의 네거티브 커패시턴스 로직 디바이스(100)로 구현될 수 있다. 따라서 네거티브 커패시턴스 로직 디바이스(700)는 제1 FET 및 제2 FET를 포함하여 구성될 수 있다. 제1 FET는 전원 전압(VDD)과 출력 노드 사이에 연결되고, 네거티브 커패시턴스를 강유전체를 구비할 수 있다. 제2 FET는 출력 노드와 접지 전압(GND) 사이에 연결되고 네거티브 커패시턴스를 갖는 강유전체를 구비할 수 있다. 네거티브 커패시턴스 로직 디바이스(100)는 입력 노드에 인가되는 발진 신호(OSC)를 미분하여 출력 노드에서 클럭 신호(CLK)를 제공할 수 있다.
도 9a는 본 발명의 실시예들에 따른 도 8의 스핀 토크 발진기를 나타내는 단면도의 일 예이다.
도 9a를 참조하면, 스핀 토크 발진기(600a)는 자화 방향이 고정되어 있는 고정층(621), 고정층(621) 상에 터널층(623), 터널층(623) 상에 자유층(625)을 포함하는 자기 터널 접합(magnetic tunnel junction, MTJ) 구조로 구현될 수 있다. 고정층(621)과 자유층(625)은 강자성체 물질을 포함할 수 있다. 고정층(621)의 하면에 제1 전극(610)이 구비될 수 있고, 자유층(625)의 상면에 제2 전극(620)이 구비될 수 있다.
도 9b는 본 발명의 실시예들에 따른 도 8의 스핀 토크 발진기를 나타내는 단면도의 일 예이다.
도 9b를 참조하면, 스핀 토크 발진기(600b)는 자화 방향이 고정되어 있는 고정층(621), 고정층(621) 상에 비자성층(624), 비자성층(624) 상에 자유층(625)을 포함하는 GMR(giant magneto resistance) 구조로 구현될 수 있다. 고정층(621)과 자유층(625)은 강자성체 물질을 포함할 수 있다. 비자성층(624)은 구리와 같은 비자성 물질을 포함할 수 있다. 고정층(621)의 하면에 제1 전극(610)이 구비될 수 있고, 자유층(625)의 상면에 제2 전극(620)이 구비될 수 있다.
도 9c는 본 발명의 실시예들에 따른 도 8의 스핀 토크 발진기를 나타내는 단면도이다.
도 9c를 참조하면, 스핀 토크 발진기(600c)에서 비자성층(635)을 사이에 두고 서로 이격된 제1 및 제2 자유층(630, 640)이 구비될 수 있다. 제1 및 제2 자유층(630, 640)은 자화 방향이 변동 가능한 층으로서, 자화 방향이 고정된 고정층(pinned layer)에 대비될 수 있다. 제1 및 제2 자유층(630, 640)은 수직 자기이방성(perpendicular magnetic anisotropy) 또는 수평 자기이방성(in-plane magnetic anisotropy)을 가질 수 있다. 제1 및 제2 자유층(630, 640)이 수직 자기이방성을 갖는 경우, 제1 및 제2 자유층(630, 640)은, 예컨대, CoPt 및 CoCrPt 와 같이 Co를 포함하는 합금으로 형성된 합금층이거나, Co 및 Co 합금 중 적어도 하나를 포함하는 층과 Pt, Ni 및 Pd 중 적어도 하나를 포함하는 층이 교대로 적층된 다층구조일 수 있다. 제1 및 제2 자유층(630, 640)이 수평 자기이방성을 갖는 경우, 예컨대, CoFeB 및 NiFe와 같이 Co, Ni 및 Fe 중 적어도 하나를 포함하는 물질층일 수 있다. 제1 및 제2 자유층(630, 640)의 물질/구성은 여기서 예시한 바에 한정되지 않는다. 일반적인 자성소자에 적용되는 자유층 물질이면, 제1 및 제2 자유층(630, 640)의 물질로 적용될 수 있다. 제1 및 제2 자유층(630, 640)의 두께는 1∼10 nm 정도, 예컨대, 1∼5 nm 정도일 수 있다. 제1 및 제2 자유층(630, 640)의 두께는 서로 같을 수 있지만, 경우에 따라서는 다를 수도 있다.
제1 및 제2 자유층(630, 640) 사이에 구비된 비자성층(635)은 도전층 또는 절연층일 수 있다. 상기 도전층은, 예컨대, Cu, Al, Au, Ag 및 이들의 혼합물 중 적어도 하나의 금속을 포함하는 층일 수 있다. 상기 절연층은, 예컨대, MgO 및 AlOx 와 같은 산화물을 포함하는 층일 수 있다. 비자성층(635)의 두께는 1∼3 nm 정도일 수있다.
제1 자유층(630)의 하면에 제1 전극(610)이 구비될 수 있고, 제2 자유층(640)의 상면에 제2 전극(620)이 구비될 수 있다. 제1 및 제2 전극(610, 620)은 일반적인 전자소자에 사용되는 전극 물질로 구성될 수 있다. 제1 및 제2전극(610, 640)의 구조 및 사이즈는 도시된 바에 한정되지 않고, 다양하게 변형될 수 있다. 예컨대, 제1 및 제2 전극(610, 620)은 제1 및 제2 자유층(630, 640)과 동일한 폭으로 형성할 수도 있다. 제1 및 제2 자유층(630, 640)의 물질에 따라, 제1 및 제2 전극(610, 620)을 구비시키는 것은 선택적(optional)일 수 있다. 예컨대, 제1 및 제2
자유층(630, 640)의 전기 저항이 충분히 낮은 경우, 제1 및 제2 자유층(630, 640)자체를 전극으로 사용할 수 있으므로, 제1 및 제2 전극(610, 620)을 구비시키지 않을 수도 있다.
이하에서는, 도 10및 도 11을 참조하여, 도 9c의 구조를 갖는 스핀 토크 발진기의 동작 및 원리를 설명하도록 한다.
도 10을 참조하면, 도 9c의 구조를 갖는 발진기가 마련되어 있다. 여기서, 제1 및 제2 자유층(630, 640)은 수직 자기이방성을 가질 수 있다. 즉, 제1 및 제2 자유층(630, 640)의 자화 용이축(magnetization easy axis)은 Z축에 평행할 수 있다. 예컨대, 제1 및 제2 자유층(630, 640)은 Z축 방향으로 자화된 상태일 수 있다. 제1 및 제2 자유층(630, 640)에 도시된 화살표는 그의 자화 방향을 나타낸다. 이러한 발진기의 동작을 위해, 제1 및 제2 전극(610, 620) 중 어느 하나에서 다른 하나로 전류(I)를 인가할 수 있다. 예컨대, 제1 전극(610)에서 제2 전극(620)으로 전류(I)를 인가할 수 있다. 전류(I)는 직류 전류일 수 있다. 전류(I)의 방향과 전자(e-)의 방향은 반대이므로, 전자(e-)는 제2 전극(620)에서 제1 전극(610)으로 흐를 수 있다. 이와 같이, 전자(e-)가 제2 전극(620)에서 제2 자유층(640)과 제1 자유층(630)을 거쳐 제1 전극(630)으로 흐를 때, 제1 및 제2 자유층(630, 640)의 자화 방향은 소정의 시간 차를 두고 주기적으로 변화될 수 있다. 도 11은 도 10과 같이 전류(I)를 인가했을 때, 제1 및 제2 자유층(630, 640)의 자화 방향이 시간에 따라 어떻게 변화되는지 보여준다.
도 11을 참조하면, 초기 단계(이하, 제1 단계)(S1)에서 제1 및 제2 자유층(630, 640)은 Z축 방향으로 자화된 상태이다. 이때, 제1 및 제2 자유층(630, 640)은 평행(parallel) 상태이다. 전류(I)가 인가되면, 먼저 제2 자유층(640)의 자화 방향이 Z축의 역방향으로 스위칭될 수 있다. 이를 제2 단계(S2)라 한다. 제2 단계(S2)에서 제1 및 제2 자유층(630, 640)은 반평행(antiparallel) 상태이다. 다음, 제1 자유층(630)의 자화 방향이 Z축의 역방향으로 스위칭될 수 있다. 이를 제3 단계(S3)라 한다. 제3 단계(S3)에서 제1 및 제2 자유층(630, 640)은 평행 상태이다. 제4 단계(S4)에서 제2 자유층(640)의 자화 방향이 Z축 방향으로 스위칭될 수 있고, 제5 단계(S5)에서 제1 자유층(630)의 자화 방향이 Z축 방향으로 스위칭될 수 있다. 따라서, 제4 단계(S4)에서 제1 및 제2 자유층(630, 640)은 반평행 상태이고, 제5 단계(S5)에서 제1 및 제2 자유층(630, 640)은 평행 상태이다. 제5 단계(S5)는 제1 단계(S1)와 동일하다. 제5 단계(S5) 이후, 제2 내지 제5 단계(S2∼S5)가 반복될 수 있다. 이와 같이, 전류(I)에 의해 제1 및 제2 자유층(630, 640)의 자화 방향이 시간 차를 두고 주기적으로 변화될 수 있다. 따라서, 제1 자유층(630)의 자화 방향과 제2 자유층(640)의 자화 방향이 같아지는 평행 상태와 제1 자유층(630)의 자화 방향과 제2 자유층(640)의 자화 방향이 반대가 되는 반평행 상태가 주기적으로 반복될 수 있다.
제1 및 제2 자유층(630, 640)이 평행 상태에 있을 때, 발진기의 저항(즉, 제1 및 제2 전극 사이의 전기 저항)은 최소이고, 제1 및 제2 자유층(630, 640)이 반평행 상태에 있을 때, 발진기의 저항은 최대이다. 따라서, 스핀 토크 발진기(600)의 저항은 제1 단계(S1), 제2 단계(S2), 제3 단계(S3), 제4 단계(S4) 및 제5 단계(S5)에서 각각 최소(L), 최대(H), 최소(L), 최대(H) 및 최소(L)가 된다. 즉, 스핀 토크 발진기(600)기의 저항은 최소(L)와 최대(H)를 반복해서 오갈 수 있다. 그러므로 본 발명의 실시예에 따른 스핀 토크 발진기(600)는 높은 출력 전력(output power)을 갖고, 원하는 주파수 대역의 신호를 발진시킬 수 있다.
도 11은 제1 및 제2 자유층(630, 640)의 자화 방향이 어떻게 변화될 수 있는지, 그 일례를 보여주는 것이다. 제1 및 제2 자유층(630, 640)의 자화 방향이 변화되는 양상은 도 11에 도시된 바에 한정되지 않는다.
도 12는 도 10과 같이 스핀 토크 발진기에 전류(I)를 인가했을 때, 시간에 따른 제1 및 제2 자유층 각각의 수직 성분 자화량(Mz)의 변화를 보여준다.
이때, 제1 및 제2 자유층(630, 640)으로는 수직 자기이방성을 갖는 CoCrPt층을 사용하였다. 또한, 발진기의 평행 상태에서의 저항(Rp)과 자유층(630 또는 640)의 XY면 단면적(A)의 곱인 "Rp*A"는 0.2μΩㅇ㎠ 이었다. 자기저항비(magnetoresistance ratio)(%)는 6300% 로 가정하였다.
도 12를 참조하면, 제1 자유층(630)의 자화량(Mz)과 제2 자유층(640)의 자화량(Mz)은 약 -450 emu/cc 와 450emu/cc 사이에서, 일정한 시간 차를 두고 주기적으로 변화되는 것을 알 수 있다.
도 13은 도 10과 같이 스핀 토크 발진기에 전류(I)를 인가했을 때, 시간에 따른 발진기의 저항 변화, 즉, 제1 및 제2 전극 사이의 저항 변화를 보여준다.
도 13을 참조하면, 발진기의 저항이 일정한 주기를 갖고 반복해서 변화되는 것을 확인할 수 있다. 따라서, 특정 주파수 대역의 신호가 발진될 수 있다. 이때, 저항 변화량(ΔR)은 700Ω 정도이므로, 1MA/㎠ 의 전류를 사용한 경우, 출력 전력(output power)은 ∼2μW 정도로 높을 수 있다.
종래의 발진기는 통상 하나의 자유층과 그에 대응하는 고정층을 사용한다. 이 경우, 출력 전력(output power)이 ∼1nW 정도로 낮기 때문에, 다양한 분야에 유용하게 적용되기 어렵다. 특히, 상기 고정층과 자유층이 수평 자기 이방성을 갖는 경우, 발진기의 동작을 위해 전류(교류 전류)와 함께 자기장을 인가해야 하므로, 구성이 복잡해지고, 동작의 제어가 용이하지 않은 문제가 있다. 부가해서, 상기 고정층의 자화 방향을 고정하기 위해서는 반강자성층(anti-ferromagnetic layer)과 같은 추가적인 물질층들이 요구되므로, 그로 인해, 발진기의 구조가 복잡해지고, 사이즈가 커질 수 있다.
그러나 본 발명의 실시예에 따르면, 복수의 자유층을 사용하여 높은 출력 전력(output power)을 나타내는 스핀 토크 발진기를 구현할 수 있다. 이러한 스핀 토크 발진기는 고정층을 사용하지 않기 때문에, 그 구성이 단순할 수 있다. 또한, 직류전류를 인가하는 단순한 방법으로 동작이 가능할 수 있다.
도 9c에서는 발진기가 두 개의 자유층(630, 640)을 구비한 경우에 대해 도시하였지만, 다른 실시예에 따르면, 세 개 이상의 자유층이 사용될 수 있다.
도 14는 본 발명의 실시예들에 따른 도 8의 클럭 생성기에서 클럭 신호를 나타낸다.
도 13 및 도 14를 참조하면, 일정한 주파수로 발진하는 발진 신호(OSC)에 응답하여 일정한 주파수로 토글링하는 클럭 신호(CLK)가 네거티브 커패시턴스 로직 디바이스(700)에서 출력됨을 알 수 있다.
도 9에서 스핀 토크 발진기(600)가 어레이로 구성되는 경우에 클럭 신호(CLK)의 주파수는 어레이에 포함되는 스핀 토그 발진기들 중에서 선택되는 스핀 토크 발진기에 따라 가변될 수 있다.
도 15는 본 발명의 실시예들에 따른 클럭 생성기의 동작 방법을 나타내는 흐름도이다.
이하 도 8 내지 도 15를 참조하여, 본 발명의 실시예들에 따른 클럭 생성기(500)의 동작 방법을 상세히 설명한다.
도 8 내지 도 15를 참조하면, 스핀 토크 발진기(600)와 네거티브 커패시턴스 로직 디바이스(700)로 구성되는 클럭 생성기(500)의 동작 방법에서는 스핀 토크 발진기(600)에 동작 전류(I)를 인가한다(S110). 여기서 동작 전류(I)는 직류 전류일 수 있다. 예컨대, 도 9의 제1 및 제2 전극(610, 620) 사이에 상기 동작 전류(I)를 인가할 수 있다. 제1 및 제2 전극(610, 620)을 사용하지 않는 경우, 두 자유층(630, 640) 사이에 상기 전류(I)를 인가할 수 있다. 상기 전류에 의해 자유층(630, 640)의 자화 방향이 시간 차를 두고 반복해서 스위칭될 수 있다. 자유층(630, 640)의 자화 방향이 시간 차를 두고 반복해서 스위칭되는 동안, 스핀 토크 발진기(600)의 전기 저항의 변화를 검출할 수 있다(S120). 즉, 제1 및 제2 전극(610, 620) 사이의 전기 저항의 변화를 검출할 수 있다. 상기 전기 저항은 주기적으로 변화될 수 있다. 이에 대해서는 도 11 내지 도 13을 참조하여 설명한바, 여기서 반복하지 않는다. 이러한 전기 저항의 변화에 의해, 소정 주파수를 갖는 발진 신호(OSC)가 발생될 수 있다(S130). 상기 전류나 자유층(630, 640)의 크기, 모양, 물성 등을 조절함으로써 발진되는 주파수가 달라질 수 있다. 네거티브 커패시턴스를 가지는 강유전체를 구비하는 네거티브 커패시턴스 로직 디바이스(700)에서 발진 신호(OSC)를 미분하여 일정한 주파수로 토글링하는 클럭 신호(CLK)를 생성할 수 있다(S140).
본 발명의 실시예들은 다양한 로직 디바이스들 및 클럭 생성기에 적용될 수 있다. 즉 본 발명의 실시예들은 미분기, 슈미트-트리거 인버터 및 클럭 생성기등에 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (15)

  1. 전원 전압과 출력 노드 사이에 연결되고, 네거티브 커패시턴스를 강유전체를 구비하는 제1 전계 효과 트랜지스터(field effect transistor, 이하 FET); 및
    상기 출력 노드와 접지 전압 사이에 연결되고, 네거티브 커패시턴스를 갖는 강유전체를 구비하는 제2 FET를 포함하고,
    입력 노드에 인가되는 입력 전압을 미분하여 상기 출력 노드로 출력 전압을 제공하는 네거티브 커패시턴스 로직 디바이스.
  2. 제1항에 있어서,
    상기 제1 FET는 상기 전원 전압에 연결되는 소스 영역, 상기 입력 노드에 연결되는 게이트 전극 및 상기 출력 노드에 연결되는 드레인 영역을 구비하는 p 채널 FET이고,
    상기 제2 전계 효과 트랜지스터는 상기 출력 노드에 연결되는 드레인 영역, 상기 입력 노드에 연결되는 게이트 전극 및 상기 접지 전압에 연결되는 소스 영역을 구비하는 n 채널 FET인 것을 특징으로 하는 네거티브 커패시턴스 로직 디바이스.
  3. 제2항에 있어서,
    상기 제1 FET와 상기 제2 FET 각각은 상기 게이트에 인가되는 전압의 변화에 대하여 히스테리시스 특성을 나타내는 것을 특징으로 하는 네거티브 커패시턴스 로직 디바이스.
  4. 제1항에 있어서,
    상기 제1 FET와 상기 제2 FET 각각은 상기 드레인 영역과 상기 소스 영역이 형성되는 기판 내에서 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역과 상기 게이트 전극 사이에 적어도 상기 강유전체를 구비하는 유전체 층을 포함하고,
    상기 유전체 층은 상기 채널 영역과 상기 강유전체 사이에 순차적으로 개재되는 게이트 산화막과 금속층을 더 포함하는 것을 특징으로 하는 네거티브 커패시턴스 로직 디바이스.
  5. 제4항에 있어서,
    상기 제1 FET와 상기 제2 FET 각각은 상기 드레인 영역과 상기 소스 영역이 형성되는 기판 내에서 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역과 상기 게이트 전극 사이에 적어도 상기 강유전체를 구비하는 유전체 층을 포함하고,
    상기 유전체 층은 상기 채널 영역과 상기 강유전체 사이에 개재되는 게이트 산화막을 더 포함하는 것을 특징으로 하는 네거티브 커패시턴스 로직 디바이스.
  6. 제1항에 있어서,
    상기 네거티브 커패시턴스 로직 디바이스는 슈미트-트리거 인버터로서 동작하는 것을 특징으로 하는 네거티브 커패시턴스 로직 디바이스.
  7. 인가되는 직류 전류에 응답하여 일정한 주파수를 갖는 발진 신호를 출력하는 스핀 토크 발진기; 및
    상기 발진 신호에 응답하여 상기 일정한 주파수로 토글링하는 클럭 신호를 생성하는 네거티브 커패시턴스 로직 디바이스를 포함하는 클럭 생성기.
  8. 제7항에 있어서, 상기 스핀 토크 발진기는
    제1 자유층;
    상기 제1 자유층 상에 비자성층; 및
    상기 비자성층 상에 상기 제1 자유층에 대응하는 제2 자유층을 포함하고,
    상기 제1 자유층 및 상기 제2 자유층은 수직 자기이방성(perpendicular magnetic anisotropy)을 갖거나 수평 자기이방성(in-plane magnetic anisotropy)을 갖는 것을 특징으로 하는 클럭 생성기.
  9. 제8항에 있어서,
    상기 비자성층은 도전층 또는 절연층이고 상기 제1 자유층은 동일한 두께를 가지는 것을 특징으로 하는 클럭 생성기.
  10. 제7항에 있어서, 상기 스핀 토크 발진기는
    고정층;
    상기 고정층 상에 터널층; 및
    상기 터널층 상에 자유층을 포함하는 자기 터널 접합(magnetic tunnel junction, MTJ) 구조를 갖는 것을 특징으로 하는 클럭 생성기.
  11. 제7항에 있어서, 상기 스핀 토크 발진기는
    고정층;
    상기 고정층 상에 비자성층; 및
    상기 비자성층 상에 자유층을 포함하는 GMR(giant magneto resistance) 구조를 갖는 것을 특징으로 하는 클럭 생성기.
  12. 제7항에 있어서, 상기 네거티브 커패시턴스 로직 디바이스는
    전원 전압과 상기 클럭 신호가 제공되는 출력 노드 사이에 연결되고, 네거티브 커패시턴스를 강유전체를 구비하는 제1 전계 효과 트랜지스터(field effect transistor, 이하 FET); 및
    상기 출력 노드와 접지 전압 사이에 연결되고, 네거티브 커패시턴스를 갖는 강유전체를 구비하는 제2 FET를 포함하고,
    상기 스핀 토크 발진기에 연결되는 입력 노드에 인가되는 상기 발진 신호를 미분하여 상기 출력 노드로 상기 클럭 신호를 제공하는 것을 특징으로 하는 클럭 생성기.
  13. 제12항에 있어서,
    상기 제1 FET는 상기 전원 전압에 연결되는 소스 영역, 상기 입력 노드에 연결되는 게이트 전극 및 상기 출력 노드에 연결되는 드레인 영역을 구비하는 p 채널 FET이고,
    상기 제2 전계 효과 트랜지스터는 상기 출력 노드에 연결되는 드레인 영역, 상기 입력 노드에 연결되는 게이트 전극 및 상기 접지 전압에 연결되는 소스 영역을 구비하는 n 채널 FET인 것을 특징으로 하는 클럭 생성기.
  14. 제12항에 있어서,
    상기 제1 FET와 상기 제2 FET 각각은 상기 드레인 영역과 상기 소스 영역이 형성되는 기판 내에서 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역과 상기 게이트 전극 사이에 적어도 상기 강유전체를 구비하는 유전체 층을 포함하는 것을 특징으로 하는 클럭 생성기.
  15. 스핀 토크 발진기에 직류 전류를 인가하는 단계;
    상기 직류 전류에 응답하는 상기 스핀 토크 발진기의 저항 변화를 검출하는 단계;
    상기 저항 변화에 상응하는 발진 신호를 생성하는 단계; 및
    네거티브 커패시턴스 로직 디바이스에서 상기 발진 신호를 미분하여 일정한 주파수를 갖는 클럭 신호를 생성하는 단계를 포함하는 클럭 생성기의 동작 방법.

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