CN111969035B - 一种晶体管器件及其应用和制备 - Google Patents

一种晶体管器件及其应用和制备 Download PDF

Info

Publication number
CN111969035B
CN111969035B CN202010658629.0A CN202010658629A CN111969035B CN 111969035 B CN111969035 B CN 111969035B CN 202010658629 A CN202010658629 A CN 202010658629A CN 111969035 B CN111969035 B CN 111969035B
Authority
CN
China
Prior art keywords
transistor device
voltage
semiconductor material
quartz tube
ferroelectric semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010658629.0A
Other languages
English (en)
Other versions
CN111969035A (zh
Inventor
薛武红
许小红
杨瑞龙
吕宝华
次文娟
庞瑞雪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shaanxi Normal University
Original Assignee
Shaanxi Normal University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shaanxi Normal University filed Critical Shaanxi Normal University
Priority to CN202010658629.0A priority Critical patent/CN111969035B/zh
Publication of CN111969035A publication Critical patent/CN111969035A/zh
Application granted granted Critical
Publication of CN111969035B publication Critical patent/CN111969035B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明公开一种晶体管器件及其应用和制备。公开的晶体管器件包含一沟道，沟道与晶体管器件的源极和漏极连接，沟道由奇数层二维铁电半导体材料构成。还公开一种利用该晶体管器件实现室温下产生负微分效应的方法，以及该种晶体管器件的制备方法。应用该晶体管器件可在室温下稳定的产生负微分效应。

Description

一种晶体管器件及其应用和制备
技术领域
本发明涉及半导体电子器件技术领域，主要涉及一种晶体管器件，以及一种利用该晶体管器件在室温下产生负微分效应的方法。
背景技术
具有负微分(NDR)效应的电子器件在多重-数值逻辑电路、静态存储器件、高频放大器和振荡器中具有很大的应用。传统的NDR器件由重掺杂p-n结组成，利用了p-n结的量子隧穿原理工作，即电荷载流子从一个能带转移到另一个能带。这类器件存在结构复杂、不利于小型化、室温低功率操控难等问题。
二维(2D)铁电材料的出现，为解决以上问题带来了机遇。因为铁电材料的极化方向会随着电场方向的改变而发生反转，极化方向的反转将调控其与电极形成的界面势垒，从而导致器件电阻发生改变。另外，二维铁电材料在原子层依然具有稳定的室温铁电特性，非常适合器件小型化和室温稳定性的要求。
但实际应用中，二维铁电半导体材料作为沟道的场效应晶体管器件在室温下不能稳定的产生负微分效应。
发明内容
因此，本发明提供一种晶体管器件，以解决二维铁电半导体材料作为沟道的晶体管器件在室温下不能稳定产生负微分效应的问题。
本发明提供一种晶体管器件，包含一沟道，所述沟道与所述晶体管器件的源极和漏极连接，所述沟道由奇数层二维铁电半导体材料构成。
在本发明的一些实施例中，所述沟道层中相邻层具有相反的极化方向。
在本发明的一些实施例中，所述奇数层二维铁电半导体材料为2H堆垛结构。
在本发明的一些实施例中，所述二维铁电半导体材料为金属硫族化合物、过渡金属卤化物和铋氧硫族元素化物中的一种。
在本发明的一些实施例中，所述二维铁电半导体材料为三硒化二铟、三硫化二铟、三碲化二铟、三硫化二铝、三硒化二铝、三碲化二铝、三硫化二镓、三硒化二镓、三碲化二镓、硫化锗、硒化锗、碲化锗、硫化锡、硒化锡、碲化锡、碲化硅、碲化铅、三溴化铬、氧功能-碳化钪、硒氧铋、碲氧铋和硫氧铋中的一种。
在本发明的一些实施例中，所述晶体管器件的源极、漏极和栅极的材料为惰性导电材料；所述惰性导电材料为惰性金属导电材料或惰性非金属导电材料中的一种或两种以上的组合；其中，所述惰性导电材料为铂、金、铬、镍、钨、钼、钒、钛、钌、铱、铑、钽、石墨和重掺杂硅中的一种或两种以上的组合；所述介电层的材料为绝缘材料，所述绝缘材料为二氧化硅、氮化硼、二氧化铪和氧化铝中的一种。
本发明的晶体管体检的一种应用：使用如权利要求1所述的晶体管器件，在室温下产生负微分效应。包括以下步骤：a.在所述源极和所述漏极两端施加正电压/负电压，直至电压达到所述二维铁电半导体材料的矫顽电压；b.在所述源极和所述漏极两端施加负电压/正电压，直至电压达到所述二维铁电半导体材料的矫顽电压；循环以上步骤a-b。
在本发明的一些实施例中，所述步骤a和所述步骤b分别可选的包括以下步骤：在达到矫顽电压前，对所述栅极施加电压；或在达到矫顽电压前，对所述沟道施加光照。
本发明该提供一种上述晶体管器件的制备方法，包括以下步骤：在一套管结构内通过物理气相沉积法或化学气相沉积法或分子束外延的方法在基片上形成奇数层二维铁电半导体材料；采用干法或湿法辅助转移将所述奇数层二维铁电半导体材料转移到平整的衬底表面形成沟道；所述套管结构包括一第一石英管和一第二石英管，所述第一石英管直径大于所述第二石英管；所述第二石英管在所述第一石英管内与所述第一石英管平行设置，所述第二石英管一端开口一端封闭，所述开口朝向所述第一石英管出气方向；所述第二石英管内设置有源粉，所述基片设置于所述源粉正上方。
在本发明的一些实施例中，所述形成奇数层二维铁电半导体材料的步骤中：所述源粉质量为10mg；清洗管道气体为氮气，流量为100sccm，30min；反应中恒定氮气流量为30-50sccm，加热温度为750-800℃，反应时间为5-15min。
本发明技术方案，具有如下优点：
本发明提供的晶体管器件采用奇数层二维铁电半导体材料作为沟道，特别是相邻层的极化方向相反的，尤其是具有2H堆垛结构的二维铁电半导体材料作为沟道，可使晶体管器件在室温下稳定的产生负微分效应。同时，选择二维铁电半导体作为沟道，可以减小铁电极化的翻转电压(负微分效应中的矫顽电压)，从而降低能耗、可提高器件的可缩放性，有利于降低缺陷浓度，提高器件性能稳定性；并且对衬底没有选择性，容易异质集成(如与硅的集成)。利用该晶体管器件在室温下产生负微分效应的方法操作简易，且可通过电压和光照调控，具有良好的应用前景。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的晶体管器件的一种实施方式的结构示意图；
图2为本发明的晶体管器件的另一种实施方式的结构示意图；
图3a为本发明的室温下产生负微分效应的方法的一种实施例中电压-电流变化图；
图3b为本发明的室温下产生负微分效应的方法的一种实施例中器件中的电流示意图；
图3c为奇数层与偶数层铁电半导体材料在室温下产生负微分效应的对比图；
图4为本发明的晶体管器件在室温下产生负微分效应的方法的另一种实施例中电压-电流变化图；
图5为本发明的晶体管器件在室温下产生负微分效应的方法的又一种实施例中电压-电流变化图；
图6为本发明的晶体管器件的制备方法中在套管结构中生长二维铁电半导体材料步骤的示意图；
附图标记说明：
1-晶体管器件；
100-衬底
101-栅极
102-源极
103-漏极
104-介电层
105-沟道
a 第一石英管
b 第二石英管
c 基片
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例1：
参见图1，图1为本发明提供的的晶体管器件的一个实施例的结构示意图。如图1所示：晶体管器件1包含栅极101、源极102、漏极103、介电层104和沟道105；该实施例的晶体管器件1为背栅结构，自下向上结构依次为：栅极101，栅极101上方的介电层104、介电层104上方的沟道105，沟道105上方的源极102和漏极103。
其中，源极102、漏极103和栅极101的材料为惰性导电材料；介电层104的材料为绝缘材料；沟道105的材料为具有面内铁电的二维铁电半导体材料。
在本发明的一些实施例中，上述所述惰性导电材料可以为惰性金属导电材料或惰性非金属导电材料中的一种或两种及以上的组合。
在本发明的一些实施例中，上述惰性导电材料可以为铂、金、铬、镍、钨、钼、钒、钛、钌、铱、铑、钽、石墨和重掺杂硅中的一种或两种及以上的组合。
在本发明的一些实施例中，上述二维铁电半导体材料可以为金属硫族化合物、过渡金属卤化物和铋氧硫族元素化物中的一种。
在本发明的一些实施例中，上述二维铁电半导体材料可以为三硒化二铟、三硫化二铟、三碲化二铟、三硫化二铝、三硒化二铝、三碲化二铝、三硫化二镓、三硒化二镓、三碲化二镓、硫化锗、硒化锗、碲化锗、硫化锡、硒化锡、碲化锡、碲化硅、碲化铅、三溴化铬、氧功能-碳化钪、硒氧铋、碲氧铋和硫氧铋中的一种。
在本发明的一些实施例中，上述绝缘材料为二氧化硅、氮化硼、二氧化铪和氧化铝中的一种。
对于本发明提供的晶体管器件可在室温下稳定产生负微分效应的原理在于：二维铁电半导体材料具有多种结构相：2H堆垛、3R堆垛、1T/d1T堆垛、Td堆垛等等，其中2H堆垛结构的二维半铁电导体材料较容易发生负微分效应。对于13nm厚16μm长的沟道，以3R堆垛结构为例，需施加约5KV·cm-1的电场强度的电场方可测得负微分效应；对于2H堆垛结构的二维铁电半导体材料，特别是奇数层的2H堆垛，以上述13nm厚16μm长的沟道为例，仅需施加约1.625kV·cm-1的电场强度的电场即可测得负微分效应。说明2H堆垛的矫顽场比3R堆垛的小，即，相应的矫顽电压更小。因而2H堆垛结构在低电压下更容易出现负微分效应，器件的能耗会更低。
事实上，即使是2H堆垛的结构，偶数层时也是难以发生负微分效应的，仅有奇数层的2H堆垛易发生负微分效应。参见图3c，图3c为奇数层与偶数层铁电半导体在室温下产生负微分效应的对比图。例如对于二维铁电半导体材料α-In2Se3(α-三硒化二铟)，如图3c所示，通常为2H堆垛结构，这种结构第1层(图3c中自下向上第1层)由于正负电荷重心的不重合导致面内极化方向朝左或朝右，第2层(图3c中自下向上第2层)与第1层极化方向相反，第3层(图3c中自下向上第3层)又与第1层相同，因此沟道的二维铁电半导体材料总层数为奇数层时可以产生负微分效应；但对于总层数为偶数层时，例如仅有两层的情况(如图3C)，由于第2层(图3c中自下向上第2层)与第1层(图3c中自下向上第1层)极化方向相反导致该材料面内没有极化或极化很弱。因此不能产生负微分效应。
综上，具有奇数层二维铁电半导体材料，尤其是相邻层的极化方向相反的，特别是2H堆垛结构的奇数层二维铁电半导体材料构成沟道的晶体管器件可以稳定在室温下产生负微分效应。
本发明提供的晶体管器件，可稳定在室温下产生负微分效应。同时，选择二维铁电半导体作为沟道，可以减小铁电极化过程中翻转电压(即负微分效应中的矫顽电压)，从而降低能耗、可提高器件的可缩放性，提高器件性能稳定性；并且对衬底没有选择性，容易异质集成(如与硅的集成)。
实施例2：
参见图2，图2为本发明提供的的晶体管器件的另一个实施例的结构示意图。
如图1所示：晶体管器件1包含衬底100，栅极101、源极102、漏极103、介电层104和沟道105；自下向上结构依次为所述衬底100，衬底上方100的源极102和漏极103，衬底100上方位于源极102和漏极103之间的沟道105，沟道105上方位于源极102和漏极103之间的介电层104，介电层104上方的栅极101。
其中，衬底100的材料为绝缘材料，其余栅极101、源极102、漏极103、介电层104和沟道105的材料选择与上述实施例1相同，在此不再赘述。
实施例3
一种室温下产生负微分效应的方法：
采用实施例1的晶体管器件。
在源极102和漏极103两端施加正电压/负电压，直至电压达到二维铁电半导体材料的矫顽电压；之后在源极102和漏极103两端施加负电压/正电压，直至电压达到二维铁电半导体材料的矫顽电压。
循环以上步骤。
对于上述方法过程中的电学性能测试：
利用Keithley 4200半导体参数测量仪对二维铁电场效应晶体管器件进行电学性能的测试。在源极和漏极之间施加偏置电压，电压扫描范围为-3V至+3V。器件的输出特性参见图3a和图3b，图3a为本发明的室温下产生负微分效应的方法的一种实施例中电压-电流变化图，图3b为本发明的室温下产生负微分效应的方法的一种实施例中器件中的电流示意图。图3a中箭头表示电压扫描方向，电流变化过程用数字①-⑥表示。如图所示，正电压从0增加到2.6V时，由于前面的负扫电压导致负极化，器件是低电阻状态的(图3a中①，图3b中①)；当电压达到矫顽电压(2.6V)的时候，极化开始反转到正极化(图3a中②，图3b中②)，电流在2.6到3V之间突然减小并具有较高的电阻状态，产生负微分效应；正电压归零时，器件正处于正极化的高电阻状态，其极化方向与外部电场同向(图3a中③，图3b中③)；随着施加负电压，正极化方向便与外部电场反向，器件处于低阻态(图3a中④，图3b中④)。当电流从-2.6V增加到-3V时，正极化开始翻转(图3a中⑤，图3b中⑤)，电阻向高阻态转变，同时产生负微分效应。负电压降至零时，器件处于负极化的高阻态(图3a中⑥，图3b中⑥)。
经过多次测试，器件在施加适当的正负电压都可以在室温下产生稳定的负微分效应。
实施例4
本实施例提供室温下产生负微分效应的方法的另一实施例。
同样采用实施例1的晶体管器件。
主要步骤与实施例3基本相同。所不同的是：在对源极102和漏极103施加电压达到铁电半导体材料的矫顽电压过程中，对栅极101施加电压。以此实现对晶体管器件在室温下产生的负微分效应进行调控。
对于栅极电压的调控效果，同样利用Keithley 4200半导体参数测量仪对二维铁电场效应晶体管单元1进行电学性能的测试。在栅极101上施加不同的栅压(3V、10V、15V和35V)后，在源极102和漏极103之间施加偏置电压，电压扫描范围为-3V至3V，电压扫描方向与实施例3相同。器件的输出特性如图4所示。如图4所示，通过增加栅压至35V可获得高达7的峰谷电流比。结果说明本发明提供的室温下产生负微分效应的方法可以用栅电压进行调控。
实施例5
本实施例提供室温下产生负微分效应的方法的又一实施例。
同样采用实施例1的晶体管器件。
主要步骤与实施例3基本相同。所不同的是：在对源极102和漏极103施加电压达到铁电半导体材料的矫顽电压过程中，对沟道105施加光照，具体到本实施例中为施加白光。以此实现对晶体管器件在室温下产生的负微分效应进行调控。
对于光照的调控效果，同样利用Keithley 4200半导体参数测量仪对二维铁电场效应晶体管单元1进行电学性能的测试。在源极102和漏极103之间施加小的偏置电压的同时，用白光照射沟道105的表面。电压扫描范围为-1V至1V，电压扫描方向为从负到正。器件的输出特性如图5所示，经过白光照射后，器件的电流明显增加，这是由光生电子空穴对分离产生的光电流引起的，但器件的负微分效应仍然存在。当移走白光后，器件的输出特性又回到了原始的状态。结果说明本发明提供的在室温下产生负微分效应的方法可以用白光进行调控。
综合上述实施例3-5可见，利用该晶体管器件可稳定在室温下产生负微分效应的方法操作简易，且可通过电压和光照调控，具有良好的应用前景。
实施例6
晶体管器件的制备
制备如图1所示的晶体管器件，为简化工艺，选择导电衬底和介电层复合的基片，其中导电衬底(栅极)101为0.5毫米的重掺杂n型硅，介电层104为285纳米厚度的二氧化硅；沟道105采用厚度为13纳米(13层)的α-In2Se3铁电半导体纳米片；源极102和漏极103均采用惰性导电材料，厚度为50纳米的金薄膜；
上述晶体管器件，可以选用现有的制备、转移和镀膜工艺依次在导电衬底和介电层复合的基片上制备得到，其中的一种实施步骤具体如下：
导电衬底和介电层复合基片的选择
选用下层为0.5毫米的重掺杂n型硅和上层为285纳米厚度的二氧化硅的复合基片，用乙醇、丙酮和超纯水超声清洗干净备用；该基片由镀膜的方法在n型硅上形成纳米二氧化硅膜，即在衬底上形成介电层104。其中衬底在制备完成后成为晶体管器件的栅极101。
二维铁电半导体材料的制备及转移
在一套管结构内通过物理气相沉积法或化学气相沉积法或分子束外延的方法在基片上形成奇数层二维铁电半导体材料。参见图6，图6为本发明的晶体管器件的制备方法中在套管结构中生长二维铁电半导体材料步骤的示意图。套管结构包括一第一石英管a和一第二石英管b，第一石英管a直径大于第二石英管b。第二石英管b在第一石英管a内与第一石英管a平行设置。第二石英管b一端开口一端封闭，开口朝向第一石英管a出气方向(图中箭头为通气方向)。第二石英管b内设置有源粉，基片c设置于源粉正上方。
在本实施例中采用物理气相沉积法在套管结构内制备α-In2Se3纳米片的具体制备过程为：首先称取10mg的In2Se3源粉放于石英舟中心，将新鲜剥离的云母片(基片c)置于石英舟中源粉的正上方，将石英舟放于第二石英管b的中心位置，然后将第二石英管b置于第一石英管a的中心位置，此时源粉处于加热炉的中心位置。反应前，先用100sccm流量的氮气清洗管道30min以彻底除去管内的空气。随后恒定氮气的流量为30-50sccm，加热炉开始加热，加热温度为750-800℃，反应时间为5-15min。最后，制备的样品随炉温冷却。之后通过聚甲基丙烯酸甲酯(PMMA)辅助转移法将厚度为13纳米的α-In2Se3纳米片转移到基片Si/SiO2表面，然后用丙酮把PMMA去除干净。
源极和漏极制备
利用转移台将掩膜板置于目标2D铁电半导体材料的表面；采用热蒸发技术蒸镀50纳米的金薄膜。最后去掉掩膜板后露出沟道105，源极102和漏极103，完成晶体管器件的制备。
实施例7
制备如图2所示的(实施例2的)晶体管器件，采用以下步骤：
首先制备二维铁电半导体材料，具体的制备步骤与方法同实施例6。然后用干法或湿法转移技术将二维铁电半导体转移到干净的不导电衬底表面，去除辅助转移的转移物。再在二维铁电半导体表面采用原子层沉积法沉积介质层。之后在介电层上旋涂光刻胶后，刻蚀去除两端的光刻胶、介电层和二维铁电半导体形成源区和漏区，镀源漏电极后，去掉光刻胶。然后再次在介电层上旋涂光刻胶，曝光去掉介电层上部分光刻胶形成顶栅区，镀顶栅电极。最后去除光刻胶。
本发明所提供的方案已由实施例详细说明如上，相信本领域技术人员能够通过实施例了解本发明的技术方案。显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (10)

1.一种晶体管器件，其特征在于，包含：
一沟道，所述沟道与所述晶体管器件的源极和漏极连接，所述沟道由奇数层二维铁电半导体材料构成；所述沟道中相邻层具有相反的极化方向；
所述奇数层二维铁电半导体材料为2H堆垛结构。
2.根据权利要求1所述的晶体管器件，其特征在于，所述二维铁电半导体材料为金属硫族化合物、过渡金属卤化物和铋氧硫族元素化物中的一种。
3.根据权利要求2所述的晶体管器件，其特征在于，所述二维铁电半导体材料为三硒化二铟、三硫化二铟、三碲化二铟、三硫化二铝、三硒化二铝、三碲化二铝、三硫化二镓、三硒化二镓、三碲化二镓、硫化锗、硒化锗、碲化锗、硫化锡、硒化锡、碲化锡、碲化硅、碲化铅、三溴化铬、氧功能-碳化钪、硒氧铋、碲氧铋和硫氧铋中的一种。
4.根据权利要求1所述的晶体管器件，其特征在于，所述晶体管器件的源极、漏极和栅极的材料为惰性导电材料；所述惰性导电材料包括惰性金属导电材料和/或惰性非金属导电材料。
5.根据权利要求4所述的晶体管器件，其特征在于，所述惰性导电材料为铂、金、铬、镍、钨、钼、钒、钛、钌、铱、铑、钽、石墨和重掺杂硅中的一种或两种以上的组合。
6.根据权利要求4所述的晶体管器件，其特征在于，所述晶体管器件还包括介电层，所述介电层位于所述栅极的表面，且同时位于所述栅极与所述源极之间和所述栅极与所述漏极之间；所述介电层的材料为绝缘材料，所述绝缘材料为二氧化硅、氮化硼、二氧化铪和氧化铝中的一种。
7.一种室温下产生负微分效应的方法，其特征在于，使用如权利要求1所述的晶体管器件，包括以下步骤：
a.在所述源极和所述漏极两端施加正电压，直至电压达到所述二维铁电半导体材料的矫顽电压；
b.在所述源极和所述漏极两端施加负电压，直至电压达到所述二维铁电半导体材料的矫顽电压；
循环以上步骤a-b；
或者，包括以下步骤：
a.在所述源极和所述漏极两端施加负电压，直至电压达到所述二维铁电半导体材料的矫顽电压；
b.在所述源极和所述漏极两端施加正电压，直至电压达到所述二维铁电半导体材料的矫顽电压；
循环以上步骤a-b。
8.根据权利要求7所述的室温下产生负微分效应的方法，其特征在于，所述步骤a和所述步骤b分别包括以下步骤：
在达到矫顽电压前，对所述晶体管器件的栅极施加电压；
或者，
在达到矫顽电压前，对所述晶体管器件的沟道施加光照。
9.一种晶体管器件的制备方法，其特征在于，包括以下步骤：
在一套管结构内通过物理气相沉积法或化学气相沉积法或分子束外延的方法在基片上形成奇数层二维铁电半导体材料；
采用干法或湿法辅助转移将所述奇数层二维铁电半导体材料转移到平整的衬底表面形成沟道；所述沟道中相邻层具有相反的极化方向；所述奇数层二维铁电半导体材料为2H堆垛结构；
所述套管结构包括一第一石英管和一第二石英管，所述第一石英管直径大于所述第二石英管；
所述第二石英管在所述第一石英管内与所述第一石英管平行设置，所述第二石英管一端开口一端封闭，所述开口朝向所述第一石英管出气方向；
所述第二石英管内设置有源粉，所述基片设置于所述源粉正上方。
10.如权利要求9所述的制备方法，其特征在于，所述形成奇数层二维铁电半导体材料的步骤中：所述源粉质量为10mg；清洗管道气体为氮气，流量为100sccm，清洗时间为30min；反应中恒定氮气流量为30-50sccm，加热温度为750-800℃，反应时间为5-15min。
CN202010658629.0A 2020-07-09 2020-07-09 一种晶体管器件及其应用和制备 Active CN111969035B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010658629.0A CN111969035B (zh) 2020-07-09 2020-07-09 一种晶体管器件及其应用和制备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010658629.0A CN111969035B (zh) 2020-07-09 2020-07-09 一种晶体管器件及其应用和制备

Publications (2)

Publication Number Publication Date
CN111969035A CN111969035A (zh) 2020-11-20
CN111969035B true CN111969035B (zh) 2024-03-29

Family

ID=73362362

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010658629.0A Active CN111969035B (zh) 2020-07-09 2020-07-09 一种晶体管器件及其应用和制备

Country Status (1)

Country Link
CN (1) CN111969035B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113594259B (zh) * 2021-06-18 2024-05-10 国家纳米科学中心 场效应晶体管及制备方法、逻辑门操作实现方法
CN117727827B (zh) * 2024-02-07 2024-05-07 湖南大学 一种多功能二维滑移铁电复合元件及其制备方法和应用

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108206214A (zh) * 2016-12-16 2018-06-26 同济大学 一种基于金-黑磷烯的负微分电阻场效应晶体管及其制备

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101701145B1 (ko) * 2015-01-19 2017-02-01 한국과학기술원 네거티브 커패시턴스 로직 디바이스, 이를 포함하는 클럭 생성기 및 클럭 생성기의 동작 방법
EP3128534B1 (en) * 2015-08-07 2021-02-17 IMEC vzw Ferroelectric memory device and fabrication method thereof
US11239320B2 (en) * 2018-12-13 2022-02-01 The Board Of Trustees Of The University Of Illinois Classifier circuits with graphene transistors

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108206214A (zh) * 2016-12-16 2018-06-26 同济大学 一种基于金-黑磷烯的负微分电阻场效应晶体管及其制备

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"Negative Differential Resistance in Negative Capacitance FETs";Jiuren Zhou et al;《IEEE ELECTRON DEVICE LETTERS》;第622-625页 *

Also Published As

Publication number Publication date
CN111969035A (zh) 2020-11-20

Similar Documents

Publication Publication Date Title
US8778716B2 (en) Integrated circuits based on aligned nanotubes
KR101868305B1 (ko) 도핑된 버퍼 영역을 가진 전이 금속 산화물 저항성 스위칭 장치
CN111969035B (zh) 一种晶体管器件及其应用和制备
Li et al. Emergence of ferroelectricity in a nonferroelectric monolayer
Harshan et al. Influence of work-function of top electrodes on the photovoltaic characteristics of Pb0. 95La0. 05Zr0. 54Ti0. 46O3 thin film capacitors
KR20200126722A (ko) 2차원 반도체 물질을 포함하는 공명 터널링 소자 및 이를 이용한 물리적 특성의 검출방법
Li et al. Two‐Dimensional Metal Telluride Atomic Crystals: Preparation, Physical Properties, and Applications
Kim et al. Performance optimization in gate-tunable Schottky junction solar cells with a light transparent and electric-field permeable graphene mesh on n-Si
CN108417636A (zh) 一种二维相变场效应晶体管及其制备方法
Batra et al. Illumination effects on the ferroelectric and photovoltaic properties of Pb0. 95La0. 05Zr0. 54Ti0. 46O3 thin film based asymmetric MFM structure
KR100450825B1 (ko) 탄소나노튜브를 이용하는 메모리 소자 및 그 제조방법
Wang et al. All-van der Waals stacking ferroelectric field-effect transistor based on In2Se3 for high-density memory
Zeng et al. Electrical and optoelectronic properties of graphene Schottky contact on Si-nanowire arrays with and without H 2 O 2 treatment
US6331454B1 (en) Atomic-level electronic network and method of fabrication
Weerakkody Engineered high-k oxides
CN213905369U (zh) 一种铁电畴定义的串联二维光伏电池
CN114050200B (zh) 一种制备二维半导体器件的方法
WO2024048471A1 (ja) 熱電変換素子
Gudi Pulsed Laser Deposition of 2D Materials and Complex Perovskites
US20240107903A1 (en) Memory device and manufacturing method thereof
US20230309417A1 (en) Resonator with van der waals material
Patil Role of Trap States on Electronic and Optoelectronic Properties of Two-Dimensional (2D) Selenide-Based Materials
KR101948602B1 (ko) 전이금속 칼코겐 화합물 및 유기 화합물의 하이브리드 구조를 포함하는 나노소자 및 그것의 제조 방법
CN1262008C (zh) 具有单壁碳纳米管结构的“与”门逻辑器件及其制作方法
Yu et al. Room temperature current oscillations in naturally grown silicon nanocrystallites embedded in oxide films

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant