JP5201489B2

JP5201489B2 - 論理回路

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Publication number: JP5201489B2
Application number: JP2010505255A
Authority: JP
Inventors: 春雄川上; 泰史荻本
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2008-04-04
Filing date: 2008-08-25
Publication date: 2013-06-05
Anticipated expiration: 2028-08-25
Also published as: WO2009122598A1; US20100289525A1; JPWO2009122598A1; KR20110002000A; EP2264893A1; US7880502B2; KR101398303B1

Description

本発明は、メモリー性を有する２端子スイッチング素子、特に、トンネル磁気抵抗効果（TMR）または巨大磁気抵抗効果（GMR）を応用したスピンバルブ素子を用いた論理回路に関するものである。

近年、ナノエレクトロニクスの進展に伴って、微小サイズの磁性材料固有の物理現象を応用した製品の開発が進められ、特に、磁性材料の自由電子が持つスピンを利用するスピンエレクトロニクス分野が急速に発展している。

このスピンエレクトロニクス分野の中で、現在最も実用可能性が高いと見られているのは、強磁性層、絶縁層、強磁性層の積層構造において生じるトンネル磁気抵抗（TMR：Tunnel Magnetic Resistance）効果、または強磁性層、非磁性層（導電層）、強磁性層の積層構造において生じる巨大磁気抵抗（GMR：Giant Magnetic Resistance）効果を応用したスピンバルブ素子である。

これらのスピンバルブ素子は、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）への応用が最も注目を浴びている。これは、このスピンバルブ素子を応用した磁気ランダムアクセスメモリが、従来のＤＲＡＭ（Dynamic Random Access Memory）やＳＤＲＡＭ（Synchronous DRAM）の代替として期待されるからである。

また、これらのスピンバルブ素子は基本的に、印加される１つの電圧値に対し２つの安定な抵抗値を持つ双安定抵抗素子である。したがって、これらのスピンバルブ素子を用いてメモリー性のある論理回路を形成すれば、現在のシリコン素子を用いた論理回路に比して大幅に素子数が低減される可能性がある。そこで、集積度の向上等を図る上で、上記スピンバルブ素子を用いた論理回路の実現が望まれている。

しかしながら、スピンバルブ素子の特長を生かした具体的な論理回路の提案はほとんど為されていないのが現状である。すなわち、例えば、特許文献１は、スピントランジスタを用いてプログラマブルな論理回路を形成することを開示しているが、その回路は従来のＣＭＯＳ回路を踏襲したものであって、必ずしもスピンバルブ素子の特長である高集積性を活かしたものとはなっていない。
また、特許文献２は、スピンバルブ素子の磁性層に自身の電位を検出するための第３の電極を具備させる素子と、それを用いた論理回路を提案しているが、具体的な回路構成は開示していない。しかも、その論理回路は、使用されているスピンバルブ素子が３端子であるため、高集積化に適した構造を有していない。

論理回路のうち、特に順序論理回路に必要なフリップフロップ回路（双安定回路）をスピンバルブ素子により構成することについては具体的な提案がなされていない。ここで、順序論理回路は、その時点までの入力論理値の時系列で出力値が決まるものである。
特許文献３は、印加される１つの電圧値に対し２つの安定な抵抗値を持つ有機双安定抵抗素子を用いて構成した論理回路（双安定回路）を提案している。この論理回路の一例を図９に示す。

この論理回路は、有機双安定抵抗素子である２端子スイッチング素子１０１に抵抗素子１０３を直列に接続した構成を有し、次のように動作する。すなわち、２端子スイッチング素子１０１が低抵抗状態にあるときには、直流バイアス電圧Vtを印加した状態でリセット入力端子１０７に所定電圧のトリガパルスを入力することによって、２端子スイッチング素子１０１が高抵抗状態に遷移し、その結果、出力端子１０９の電位がVt-VonからVt-Voffへと変化する。ここで、Vonは低抵抗状態での素子１０１の端子電圧であり、Voff（＞Von）は高抵抗状態での素子１０１の端子電圧である。

一方、２端子スイッチング素子１０１が高抵抗状態にあるときには、直流バイアス電圧Vtを印加した状態でセット入力端子１０５に所定電圧のトリガパルスを入力することにより、２端子スイッチング素子１０１が低抵抗状態に遷移し、その結果、出力端子１０９の電位がVt-VoffからVt-Vonへと変化する。なお、入力端子１０５、１０７に同時にトリガパルスが入力された場合は、それらのパルスが打ち消し合うので、出力端子１０９の状態に変化はない。
したがって、この論理回路は、いわゆるＲＳフリップフロップとしての機能を有する。
特開２００６−３２９１５号公報特開２００７−１０３６６３号公報国際公開公報ＷＯ２００６／２２０１７

しかし、上記論理回路は、有機双安定抵抗素子からなる２端子スイッチング素子１０１がメモリー性を有していないことから、状態維持のためにバイアス電圧Vtを印加し続ける必要がある。このため、書込み入力パルスを印加する際に、バイアス電圧ラインに電流がリークするという欠点や無駄な電力を消費するという欠点を有する。

本発明は、上述の点に鑑み、メモリー性を有する２端子双安定スイッチング素子を用いた簡便な構成で電流効率の良い論理回路を提供することを目的とするものである。

本発明は、第１の閾値電圧以下の電圧が印加された場合に第１の抵抗値を持つ状態になり、前記第１の閾値電圧より大きい第２の閾値電圧以上の電圧が印加された場合に前記第１の抵抗値とは異なる第２の抵抗値を持つ状態になる特性、および非電圧印加下で前記の各状態を維持する特性を有した２端子双安定スイッチング素子と、前記２端子双安定スイッチング素子の一方の端子に一端が接続された第１のスイッチング素子と、前記２端子双安定スイッチング素子の他方の端子に抵抗素子を介して一端が接続された第２のスイッチング素子と、前記２端子双安定スイッチング素子の一方および他方の端子にそれぞれ接続された第１および第２のパルス入力端子と、を備え、前記第１のスイッチング素子の他端と、前記第２のスイッチング素子の他端との間にバイアス電圧が加えられ、前記第１および第２のパルス入力端子からトリガパルスが入力されることを特徴とする論理回路を提供する。

この論理回路は、前記２端子双安定スイッチング素子の一方および他方の端子にそれぞれ接続された第３および第４のスイッチング素子をさらに備えることができる。この場合、前記第３のスイッチング素子は、前記第２のパルス入力端子からトリガパルスが入力された場合に、前記２端子双安定スイッチング素子の一方の端子におけるインピーダンスを低下させるように作動され、前記第４のスイッチング素子は、前記第１のパルス入力端子からトリガパルスが入力された場合に、前記２端子双安定スイッチング素子の他方の端子におけるインピーダンスを低下させるように作動される。

前記２端子双安定スイッチング素子としては、例えば、少なくとも、絶縁体層もしくは非磁性層と、この絶縁体層もしくは非磁性層を挟む形態で設けられた相互に保磁力の異なる１対の強磁性層とを有するスピンバルブ素子や、絶縁体薄膜と、該絶縁体薄膜を挟む形態で設けられた一対の電極とを有する双安定抵抗素子を適用することができる。
また、前記２端子双安定スイッチング素子が、固体電解質電極と金属電極間の微小ギャップに電界を印加することによって、該ギャップにおける金属クラスターの形成と消滅を制御し、この制御によって固体電解質電極と金属電極間を電気的にオンオフするように構成された原子スイッチであっても良い。

本発明は、第１の閾値電圧以下の電圧が印加された場合に第１の抵抗値を持つ状態になり、前記第１の閾値電圧より大きい第２の閾値電圧以上の電圧が印加された場合に前記第１の抵抗値とは異なる第２の抵抗値を持つ状態になる特性と、非電圧印加下で前記の各状態を維持する特性とを有し、互いの極性が揃う形態で直列接続された第１および第２の２端子双安定スイッチング素子と、前記第１および第２の２端子双安定スイッチング素子の直列回路の一端および他端にそれぞれの一端が接続された第１および第２のスイッチング素子と、前記直列回路の一端と他端に接続された第１のパルス入力端子と、前記直列回路の中間点に接続された第２のパルス入力端子と、を備え、前記第１のスイッチング素子の他端と、前記第２のスイッチング素子の他端との間にバイアス電圧が加えられ、前記第１および第２のパルス入力端子からトリガパルスが入力されることを特徴とする論理回路も提供する。

この論理回路は、前記直列回路の一端、他端および中間点にそれぞれ接続された第３、第４および第５のスイッチング素子をさらに備えることができる。この場合、前記第３および第４のスイッチング素子は、前記第２のパルス入力端子からトリガパルスが入力された場合に、それぞれ前記直列回路の一端および他端におけるインピーダンスを低下させるように作動され、前記第５のスイッチング素子は、前記第１のパルス入力端子からトリガパルスが入力された場合に、前記直列回路の中点におけるインピーダンスを低下させるように作動される。

前記第１および第２の２端子双安定スイッチング素子の少なくとも一方として、例えば、少なくとも、絶縁体層もしくは非磁性層と、この絶縁体層もしくは非磁性層を挟む形態で設けられた相互に保磁力の異なる１対の強磁性層とを有するスピンバルブ素子や、絶縁体薄膜と、該絶縁体薄膜を挟む形態で設けられた一対の電極とを有する双安定抵抗素子を適用することができる。

また、前記第１および第２の２端子双安定スイッチング素子の少なくとも一方が、固体電解質電極と金属電極間の微小ギャップに電界を印加することによって、該ギャップにおける金属クラスターの形成と消滅を制御し、この制御によって固体電解質電極と金属電極間を電気的にオンオフするように構成された原子スイッチであっても良い。
なお、前記第１および第２のパルス入力端子は、必要に応じて、それぞれ整流素子を介して接続される。

本発明によれば、メモリー性（不揮発性）を有した２端子双安定スイッチング素子（スピンバルブ素子、原子スイッチ等）を用いるので、書込み入力パルスを印加する際に、バイアス電圧ラインに電流がリークするという欠点や無駄な電力を消費することがなく、その結果、簡便な構成で電流効率の良いフリップフロップ回路を構成することが可能になる。

本発明に係る論理回路の第１の実施形態を示す回路図である。 TMRを利用したスピンバルブ素子の基本構成部分を示す断面図である。 GMRを利用したスピンバルブ素子の基本構成部分を示す断面図である。スピンバルブ素子の電気特性の一例を示す説明図である。本発明に係る論理回路の第２の実施形態を示す回路図である。本発明に係る論理回路の第３の実施形態を示す回路図である。本発明に係る論理回路の第４の実施形態を示す回路図である。本発明に係る論理回路に増幅器を接続した場合の回路図である。従来の論理回路の構成例を示す説明図。

符号の説明

１、１'、２スピンバルブ素子
３基板
５絶縁体層
７強磁性層（固定層）
９強磁性層（フリー層）
１１、１３電極層
１５反強磁性層（ピン止め層）
１７キャッピング層
２３非磁性層
２５、２９スイッチング素子
２７抵抗素子
３１，３５、４７整流素子
３３セット入力端子
３７リセット入力端子
３９出力端子
４１、４３、５１、５３、５５スイッチング素子
５７増幅用トランジスタ

以下、本発明の実施の形態について説明する。
以下に説明する本発明の第１〜第４の実施形態においては、双安定素子としてスピンバルブ素子を使用している。そこで、まず、このピンバルブ素子について説明する。
図２は、トンネル磁気抵抗効果（TMR）を応用したスピンバルブ素子１の基本構成を示す。このスピンバルブ素子１は、基板３の上に構成された１層の絶縁体層５と、該絶縁体層５を挟む１対の強磁性層７（固定層）および９（フリー層）とを備え、必要に応じて、電極層１１、１３、反強磁性層（ピン止め層）１５、キャッピング層１７などが付加される。

強磁性層７の磁化の向きは、反強磁性層１５との磁気結合などにより固定されている。このスピンバルブ素子１に固定層７から電子を流すと、フリー層９のスピンには固定層７と平行となるようなトルクが働く。また、逆にフリー層９から固定層７に向かって電子を流すと、フリー層９のスピンには固定層７と反平行となるようなトルクが働く。この作用により、フリー層９の磁化方向を電流の向きにより制御することが可能となる（スピン注入磁化反転）。

なお、強磁性層７（固定層）、５（フリー層）の膜端部からの漏洩磁界による交換結合を抑制するため、絶縁体層５より上側の部分は基板側よりも充分小さくし、その周囲に絶縁膜１０を形成するのが一般的である。これらの構造を形成するには幾つかの方法があるが、その一例として、２から電極７までの積層膜を形成する工程と、ネガレジスト塗布とフォトリゾグラフ手法による露光処理工程と、イオンミリングにより絶縁体層５の上の部分を切り出す工程と、SiO₂被覆等により絶縁層１０を形成する工程と、リフトオフ後に配線１１を施す工程とを含む方法がある。

図３は、巨大磁気抵抗効果（GMR）を応用したスピンバルブ素子１'の基本構成部分を示す。このスピンバルブ素子は、図３に示す絶縁体層５が非磁性層２３に置き換わっている点を除き、構成および機能において上記トンネル磁気抵抗効果を応用したスピンバルブ素子１と基本的に同じである。

上記スピンバルブ素子１、１'は、一般に図４に示すような電気的特性を有する（ただし、電圧、電流の方向は、前記固定層７からフリー層９へと向かう方向をプラスとしている）。
すなわち、固定層７から電子を流すと（電圧、電流としてはマイナス方向となる）、フリー層９のスピンには固定層７と平行となるようなトルクが働く。その結果、ある閾値電圧-Vp以下では、フリー層９と固定層７のスピンが平行になってその電気抵抗が小さくなる（図４ではマイナス電圧に相当）。また逆に、フリー層９から固定層７に向かって電子を流すと、フリー層９のスピンには固定層７と反平行となるようなトルクが働く。その結果、別の閾値電圧Vap以上では、その電気抵抗が大きくなる。

図１は、本発明の第１の実施形態に係る論理回路の基本構成を示す。この実施形態では、メモリー機能を有した２端子双安定スイッチング素子として上記スピンバルブ素子１を使用しているが、もちろん、同様の機能を有する上記スピンバルブ素子１'や原子スイッチ等の他の２端子双安定スイッチング素子を使用しても良い。後述する他の実施形態においても同様である。

本実施形態の論理回路は、端子ａと接地端子ｃとの間に、スイッチング素子２５、上記スピンバルブ素子１、抵抗素子２７およびスイッチング素子２９を直列に接続した構成を有する。スイッチング素子２５が接続されたスピンバルブ素子１の一方の端子には、整流素子３１を介してセット入力端子（Ｓ端子）３３が接続され、また、抵抗素子２７が接続されたスピンバルブ素子１の他方の端子には、整流素子３５を介してリセット入力端子（Ｒ端子）３７が接続されるとともに、出力端子（Ｑ端子）３９が接続されている。

この論理回路は、次のように動作する。すなわち、スイッチング素子２５、２９をオフ状態にして、端子a、cの間に直流バイアス電圧Vtを印加すると、スピンバルブ素子１の現在の状態に応じた値の電圧がＱ端子３９から出力される。
ここで、上記直流バイアス電圧Vtは、スピンバルブ素子１の状態が変化しないように、具体的には、該スピンバルブ素子１に印加される電圧が図２に示す電圧Vp、Vapよりも充分小さくなるよう選択される。
スピンバルブ素子１の低抵抗状態での抵抗値をRon、高抵抗状態での抵抗値をRoffとすると、この低抵抗状態および高抵抗状態におけるＱ端子３９の電圧値VonおよびVoffは、それぞれ以下のように表される。
Von = Vt×Rs /(Rs + Ron)
Voff= Vt×Rs /(Rs + Roff)
ただし、Rsは抵抗素子２７の抵抗値

２つの動作点の切替えは、スイッチング素子２５、２９を共にオンさせた状態でスピンバルブ素子１に切替え電流を流すことによって制御することが可能である。すなわち、Ｓ端子３３からパルス電流を入力することによりＱ端子３９の電圧をVonにすることができ、また、Ｒ端子３７からパルス電流を入力することによりＱ端子３９の電圧をVoffにすることができる。
具体的には、図２に示す電圧Vp、Vapの大きい方の絶対値をVmとして、Ｓ端子３３およびＲ端子３７にVm以上の電圧パルスをトリガ信号として選択的に印加する。すなわち、Ｓ端子３３に上記電圧パルスを入力すれば、スピンバルブ素子１の固定層７からフリー層９に向かって電子が流れるので、該スピンバルブ素子１が低抵抗状態に遷移する。これにより、Ｑ端子３９の電位は、電流を流す前の状態に関わらずVon = Vt×Rs /(Rs + Ron)となる。同様に、Ｒ端子３７に上記電圧パルスを印加すれば、スピンバルブ素子１のフリー層９から固定層７に向かって電子が流れるので、該スピンバルブ素子１が高抵抗状態に遷移する。この結果、Ｑ端子３９の電位は、電流を流す前の状態に関わらずVoff = Vt×Rs /(Rs + Roff)となる。

なお、Ｓ端子３３、Ｒ端子３７への上記電圧パルスの入力タイミングとスイッチング素子２５、２９のオンオフタイミングとの同期は、例えばスイッチング素子２５、２９として電界効果トランジスタを用い、Ｓ端子３３、Ｒ端子３７への電圧パルスの入力タイミングとこれらの端子３３、３７に対応する上記各トランジスタへのゲート信号入力タイミングとを同期させるなどの手法により容易に実現することができる。

図５は、本発明の第２の実施形態に係る論理回路を示している。本実施形態に係る論理回路は、スイッチング素子４１、４３をさらに付加した点において上記第１の実施形態と相違する。スイッチング素子４１は、一端がスピンバルブ素子１の一方の端子に接続されるとともに、他端が接地されている。また、スイッチング素子４３は、一端がスピンバルブ素子１の他端に接続されるとともに、他端が接地されている。

この論理回路において、Ｓ端子３３に前記Vm以上の電圧パルスを印加すると同時に、スイッチング素子４１および４３をそれぞれオフ（遮断）動作およびオン（導通）動作させると、スピンバルブ素子１の固定層７からフリー層９に向かって電子が流れるので、該スピンバルブ素子１が低抵抗状態に遷移する。この結果、Ｑ端子の電位は電流を流す前の状態に関わらずVon = Vt×Rs /(Rs + Ron)となる。
一方、Ｒ端子３７にVm以上の電圧パルスを印加すると同時に、スイッチング素子４１および４３をそれぞれオン動作およびオフ動作させると、スピンバルブ素子１のフリー層９から固定層７に向かって電子が流れるので、該スピンバルブ素子１が高抵抗状態に遷移する。これによって、Ｑ端子の電位は電流を流す前の状態に関わらずVoff = Vt×Rs /(Rs + Roff)となる。

なお、Ｓ端子３３、Ｒ端子３７への上記電圧パルスの入力タイミングとスイッチング素子４１、４３のオンオフタイミングとの同期は、例えばスイッチング素子４１、４３として電界効果トランジスタを用い、Ｓ端子３３、Ｒ端子３７への電圧パルスの入力タイミングとこれらの端子３３、３７に対応する上記各トランジスタへのゲート信号入力タイミングとを同期させるなどの手法により実現することができる。

この第２の実施形態に係る論理回路によれば、Ｓ端子３３への電圧パルスの入力と同時にスイッチング素子４３を介して整流素子３５の接続部が接地され、また、Ｒ端子３７への電圧パルスの入力と同時にスイッチング素子４１を介して整流素子３１の接続部が接地されるので、Ｓ端子３３からの入力パルスがＲ端子３７側に回り込むこと、および、Ｒ端子３７からの入力パルスがＳ端子３３側に回り込むことが防止される。したがって、スピンバルブ素子１の一端からＳ端子３３側を見たインピーダンスおよびスピンバルブ素子１の他端からＲ端子３７側を見たインピーダンスに対する条件を考慮する必要が無くなるという利点が得られる。

上記第１、第２の実施形態に係る論理回路は、Ｓ端子３３とＲ端子３７のいずれにも電圧パルスが入力されない場合、状態の変化を生じない。また、Ｓ端子３３とＲ端子３７の双方に電圧パルスが同時に入力された場合、それらのパルスが打ち消し合うことになるので、やはり状態の変化を生じない。
また、スピンバルブ素子１は、メモリー性を有するので、スイッチング素子２５、２９がオフ状態であっても、つまり、バイアス電圧が印加されない状態であってもそのＱ出力端子３９の状態が維持され、また、Ｓ端子３３とＲ端子３７からのパルス電流が消失している状態でもＱ出力端子３９の状態が維持される。

したがって、上記第１、第２の実施形態に係る論理回路は、Ｓ端子３３、Ｒ端子３７に対するパルスの入力を１、非入力を０、現在のＱ端子３９の状態値をＱn、パルスが入力された次の段階での該Ｑ端子３９の状態値をＱn+1とすると、Ｓ端子３３、Ｒ端子３７に対するパルスの入力「１」と非入力「０」の組合せに応じて、Ｑ端子３９の状態値（電圧値）が下表のように変化することになる。
なお、上記の各実施形態では、Ｓ端子３３、Ｒ端子３７に同じ電圧値と時間幅を有するパルスを入力しているが、前述した条件を満たすものであれば、電圧値と時間幅が異なるパルスを入力パルスとして用いることが可能である。

フリップフロップ回路は、その機能によって、ＲＳ(Reset/set) フリップフロップ回路、ＪＫフリップフロップ回路、Ｔ(Trigger) フリップフロップ回路、Ｄ(Delay) フリップフロップ回路に分類される（例えば、宮田武雄著「速解論理回路」 89ページ、1998年、コロナ社参照）。
以下に、最も基本的なフリップフロップ回路である上記ＲＳフリップフロップ回路の論理表を示す。

表１に示すVon（= Vt×Rs /(Rs + Ron)）とVoff（= Vt×Rs /(Rs + Roff)）には、一般にVon > Voffという関係がある。そこで、Von 、Voffをそれぞれセット状態「１」、リセット状態「０」と定義すれば、上記第１、第２の実施形態に係る論理回路が表２の動作、つまり、ＲＳフリップフロップ回路としての動作をすることが理解される。この時、Ｓ＝Ｒ＝１の入力は禁止される。
なお、その他のタイプのフリップフロップ回路は、ＲＳフリップフロップ回路を元に、他種類の素子を併用して構成することが可能である（上記した文献「速解論理回路」を参照）。

図６は、本発明の第３の実施形態に係る論理回路を示している。本実施形態に係る論理回路は、図１に示した論理回路の抵抗素子２７をスピンバルブ素子２に置換し、２端子双安定スイッチング素子１、２の直列回路の一端および他端をそれぞれ整流素子３１および４７を介してＳ端子３９に接続するとともに、この直列回路の中間点を整流素子３５を介してＲ端子３７に接続した構成を有する。
スピンバルブ素子２は、スピンバルブ素子１と同等の構成および特性（図２参照）を有し、極性の向きがスピンバルブ素子１のそれと同じになる形態で該スピンバルブ素子１に直列接続されている。

この実施形態の論理回路において、スイッチング素子２５、２９をオン状態としてＳ端子３３にVm以上の電圧パルスを印加すると、スピンバルブ素子１においてはその固定層７からフリー層９に向かって電子が流れ、また、スピンバルブ素子２においてはそのフリー層９から固定層７に向かって電子が流れる。この結果、スピンバルブ素子１が低抵抗状態に遷移するとともに、スピンバルブ素子２が高抵抗状態に遷移する。
この状態でのＱ端子３９の電圧は、Von = Vt×Roff/(Ron+Roff)となる。ここで、RonおよびRoffは、それぞれスピンバルブ素子１、２の低抵抗状態および高抵抗状態での抵抗値である。

次に、Ｒ端子３７にVm以上の電圧パルスを印加すると、スピンバルブ素子１、２における電子の流れの向きが上記とは逆になるので、これらのスピンバルブ素子１、２の状態が逆転し、その結果、Ｑ端子３９の電圧がVoff = Vt×Ron/(Ron+Roff)となる。
前述したように、一般に、Von 、Voffには Von > Voffという関係がある。したがって、Von 、Voffをそれぞれセット状態「１」、リセット状態「０」と定義すれば、本実施形態の論理回路が上記表２の動作（ＲＳフリップフロップとしての動作）をしていることが理解される。

この第３の実施形態に係る論理回路は、セット、リセットのいずれの状態下においても、スピンバルブ素子１、２の内の一方が高抵抗状態におかれるので、バイアス電圧Vtを印加した時の電流値が減少されるという利点がある。

図７は、本発明の第４の実施形態に係る論理回路を示している。本実施形態に係る論理回路は、上記第３の実施形態に係る論理回路にスイッチング素子５１、５３および５５を付加した構成を有する。スイッチング素子５１および５３は、それぞれ２端子双安定スイッチング素子１、２の直列回路の一端および他端にその一端が接続され、また、スイッチング素子５２は、上記直列回路の中間点にその一端が接続されている。そして、スイッチング素子５１、５３および５５の他端は、いずれも接地されている。

この論理回路では、Ｓ端子３３に電圧パルスが印加されると同時に、スイッチング素子５１、５５がオフ動作され、また、スイッチング素子５３がオン動作される。これによって、スピンバルブ素子１が低抵抗状態に遷移する一方、スピンバルブ素子２が高抵抗状態に遷移する。
また、Ｒ端子３７に電圧パルスが印加されると同時に、スイッチング素子５１、５５およびスイッチング素子５３がそれぞれオン動作およびオフ動作され、これによってスピンバルブ素子１、２の状態が逆転する。

なお、Ｓ端子３３、Ｒ端子３７への上記電圧パルスの入力タイミングとスイッチング素子５１、５３、５５のオンオフタイミングとの同期は、例えばスイッチング素子５１、５３、５５として電界効果トランジスタを用い、Ｓ端子３３、Ｒ端子３７への電圧パルスの入力タイミングと上記各トランジスタへのゲート信号入力タイミングとを同期させるなどの手法により実現することができる。

この第４の実施形態に係る論理回路によれば、前記第３の実施形態に係る論理回路の利点に加えて、次のような利点が得られる。すなわち、Ｓ端子３３およびＲ端子３７からの入力パルスが、それぞれＲ端子３７およびＳ端子３３側に回り込むことが無くなるので、スイッチング素子２５とスピンバルブ素子１の結合部位からＳ端子３３側を見たインピーダンスおよびスピンバルブ素子１と抵抗素子２７の結合部位からＲ端子３７側を見たインピーダンスに対する条件を考慮する必要が無くなる。

上記第１〜第４の実施形態に係る論理回路は、メモリー性を持つことから、Ｓ端子３３およびＲ端子３７からのパルス入力によって論理演算が為された後、電源を切っても演算結果が記憶され、また、必要な時に再び通電することによって演算結果を読出すことができる。したがって、消費電力を低減することができるという利点も得られる。

なお、図１に示す整流素子３１、３５および図６に示す整流素子４７は、Ｓ端子３３やＲ端子３７のインピーダンスが充分高ければ省略することも可能である。
また、上記各実施形態に係る論理回路の後段に、必要に応じて増幅回路を付加することも可能である。図８には、１つのバイポーラトランジスタからなる増幅回路を用い、このバイポーラトランジスタのベース端子に上記論理回路のＱ端子３９を接続した例が示されている。

上記各実施形態において用いられているスピンバルブ素子の特長は、メモリー性を持つことの他、繰り返し寿命が長く、また高速動作が可能なことである。
前述のように、このスピンバルブ素子は、図２に示すTMRスピンバルブ素子１と図３に示すGMRスピンバルブ素子１'に大別される。

TMRスピンバルブ素子１の基板２としては、シリコン基板やガラス基板が使用される。また、電極層１１、１３の材料としてはTa、Pt、Cu、Auが、反強磁性層１５の材料としてはIrMn、PtMnが、強磁性層７（固定層）の材料としてはCo、CoFe、CoFeBが、絶縁体層５の材料としてはAl₂O₃、MgOが、強磁性層９（フリー層）の材料としてはCo、CoFe、CoFeB、NiFeが、キャッッピング層１７の材料としてはCu、Pdが代表例としてあげられるが、これに限定されるものではない。

スピンバルブ素子１の作成に際しては、上記の構成材料を積層した後に、各層の結晶性や固定層の磁気異方性を調整するため、磁場中アニールを施すことが有効である。
また、必要に応じて、強磁性層７（固定層）や強磁性層９（フリー層）を、例えばCoFeB/ Ru/ CoFeBなどからなる反強磁性結合膜とすることも可能である。なお、前記したように、GMRスピンバルブ素子１'は、TMRスピンバルブ素子１の絶縁体層５を非磁性層２３に置換したことを除き、該TMRスピンバルブ素子１と同様の構成を持つ。

上記スピンバルブ素子１、１'とは異なる他の２端子双安定スイッチング素子としては、１層の絶縁体薄膜と、この絶縁体薄膜を挟む電極からなる双安定抵抗素子が知られており、これも本発明に好適な素子である。
この双安定抵抗素子は、絶縁体の材料として、例えばFe₂O₃、NiO、CoO、Cu_xO、TiO₂、Ta₂O₅、Nb₂O₅、Al₂O₃、ZrO_x、各種ペロブスカイト型酸化物（Pr_1-xCa_xMnO₃、SrTiO₃等）を用いることができ、また、電極の材料としては、Pt、Ti、Ni、Cu、TiNを用いることができるが、それらに限定されるものでは無い。
この双安定抵抗素子は、上部電極と下部電極間に電圧パルスを印加することにより抵抗を可逆的に変化させることができる。この絶縁体薄膜からなる双安定抵抗素子は、メモリー性を持つという特長の他、２つの抵抗値の比率が大きく、かつ、高速動作が可能であるという特長を有する。

また、本発明における２端子双安定スイッチング素子として、原子スイッチを用いることも可能である。この原子スイッチは、金属電極とAgS、Cu₂Sなどからなる固体電解質電極との間の微小ギャップに電界を印加することによって、該ギャップにおける金属クラスターの形成と消滅を制御し、これによって固体電解質電極と金属電極間を電気的にオンオフするものである。
この原子スイッチは、オフ状態で電流がほとんど流れないため、２つの抵抗値の比率が大きいという特長を持つ。もちろん、メモリー性も有する。

なお、上記双安定抵抗素子、原子スイッチ等の他の２端子双安定スイッチング素子を図６および図7の実施形態に適用する場合には、素子１，２の少なくとも一方をこの他の２端子双安定スイッチング素子に置換することができる。そして、素子１，２の双方をこの他の２端子双安定スイッチング素子に置換する場合には、該素子１，２の一方を上記双安定抵抗素子に置換し、他方を上記原子スイッチに置換するようにしても良い。

実施例
「実施例１」
TMRスピンバルブ素子１を以下の手順で作製した。すなわち、スパッタ手法により、シリコンからなる基板３の上に電極層１１としてAu(5nm厚)/ Ta(5nm厚)を、反強磁性層１５としてNi₈₀Fe₂₀(5nm厚)/ IrMn(8nm厚)を、強磁性層７としてCo₇₀Fe_１０(2nm厚) / Ru(0.8nm厚)/ Co₄₀Fe₄₀B₂₀(6nm厚)を、絶縁体層５としてMgO(0.8nm厚)を、固定層９としてCo₄₀Fe₄₀B₂₀(2nm厚)/ Ta(5nm厚)/ Ru(5nm厚) を、キャッピング層１７としてCu(2nm厚)を、電極層１３としてAu(2nm厚)を順次積層した。さらに、ネガレジストを塗布した後、電子線照射によりパターニングを施し、イオンミリングにより100nm x 50nmの楕円形柱状のスピンバルブ素子を形成した。
つぎに、CVD法によりSiO₂膜を形成した後、スピンバルブ素子上のレジストをリフトオフにより除去し、ついで、4kOe程度の磁場中において、350℃でアニールを行った。
このようにして得られたスピンバルブ素子を用いて、図１に示すような回路を実施例１の試料として構成した。ここで、スイッチング素子２５、２７として、ON状態でのエミッタ・コレクタ間の電圧損失が0.2Vであるバイポーラトランジスタを用い、また、抵抗素子２７として、抵抗値Rsが2kΩのものを用いた。

「実施例２」
回路として図７に示すものを用いた。スイッチング素子５１、５３、５５として電界効果型トランジスタを用い、スピンバルブ素子１、２を実施例１と同様の手法で作成することによってこの実施例２の試料を得た。

「実施例３」
絶縁体薄膜を用いた双安定抵抗素子１'を以下の手順で作製した。すなわち、スパッタ手法により、シリコンからなる基板２の上に下部電極層１１としてCu(200nm厚)を成膜し、その後、通常の化学機械研磨により表面を平坦化した。次いで、熱酸化によりCu_xO膜（120nm厚）形成した後、 TiN(50nm厚)を形成して上部電極１３を作成した。さらに、ネガレジストを塗布した後、電子線照射によりパターニングを施し、イオンミリングにより200nm φの円形柱状の双安定抵抗素子を形成した。つぎに、CVD法によりSiO₂膜を形成した後、双安定抵抗素子上のレジストをリフトオフにより除去した。
このようにして得られた双安定抵抗素子を用いて、実施例２と同様に図６に示す回路を実施例３の試料として構成した。

試験例
上記の実施例１〜３で得られた各試料についての駆動条件とそれによる動作結果を表３にまとめた。入力パルス幅は、実施例１，２については20ns、実施例３については70nsとした。いずれの実施例においても良好な結果が得られ、RSフリップフロップ回路としての動作が確認された。

メモリー性（不揮発性）を有した２端子双安定スイッチング素子（スピンバルブ素子、原子スイッチ等）を用いるので、簡便な構成で電流効率の良い論理回路を提供することができる。

Claims

第１の閾値電圧以下の電圧が印加された場合に第１の抵抗値を持つ状態になり、前記第１の閾値電圧より大きい第２の閾値電圧以上の電圧が印加された場合に前記第１の抵抗値とは異なる第２の抵抗値を持つ状態になる特性、および非電圧印加下で前記の各状態を維持する特性を有した２端子双安定スイッチング素子と、
前記２端子双安定スイッチング素子の一方の端子に一端が接続された第１のスイッチング素子と、
前記２端子双安定スイッチング素子の他方の端子に抵抗素子を介して一端が接続された第２のスイッチング素子と、
前記２端子双安定スイッチング素子の一方および他方の端子にそれぞれ接続された第１および第２のパルス入力端子と、を備え、
前記第１のスイッチング素子の他端と、前記第２のスイッチング素子の他端との間にバイアス電圧が加えられ、前記第１および第２のパルス入力端子からトリガパルスが入力されることを特徴とする論理回路。
前記２端子双安定スイッチング素子の一方および他方の端子にそれぞれ接続された第３および第４のスイッチング素子をさらに備え、
前記第３のスイッチング素子は、前記第２のパルス入力端子からトリガパルスが入力された場合に、前記２端子双安定スイッチング素子の一方の端子におけるインピーダンスを低下させるように作動され、
前記第４のスイッチング素子は、前記第１のパルス入力端子からトリガパルスが入力された場合に、前記２端子双安定スイッチング素子の他方の端子におけるインピーダンスを低下させるように作動されることを特徴とする請求項１に記載の論理回路。
前記２端子双安定スイッチング素子が、少なくとも、絶縁体層もしくは非磁性層と、この絶縁体層もしくは非磁性層を挟む形態で設けられた相互に保磁力の異なる１対の強磁性層とを有するスピンバルブ素子であること特徴とする請求項１に記載の論理回路。
前記２端子双安定スイッチング素子が、絶縁体薄膜と、該絶縁体薄膜を挟む形態で設けられた一対の電極とを有する双安定抵抗素子であることを特徴とする請求項１に記載の論理回路。
前記２端子双安定スイッチング素子が、固体電解質電極と金属電極間の微小ギャップに電界を印加することによって、該ギャップにおける金属クラスターの形成と消滅を制御し、この制御によって固体電解質電極と金属電極間を電気的にオンオフするように構成された原子スイッチであることを特徴とする論理回路。
第１の閾値電圧以下の電圧が印加された場合に第１の抵抗値を持つ状態になり、前記第１の閾値電圧より大きい第２の閾値電圧以上の電圧が印加された場合に前記第１の抵抗値とは異なる第２の抵抗値を持つ状態になる特性と、非電圧印加下で前記の各状態を維持する特性とを有し、互いの極性が揃う形態で直列接続された第１および第２の２端子双安定スイッチング素子と、
前記第１および第２の２端子双安定スイッチング素子の直列回路の一端および他端にそれぞれの一端が接続された第１および第２のスイッチング素子と、
前記直列回路の一端と他端に接続された第１のパルス入力端子と、
前記直列回路の中間点に接続された第２のパルス入力端子と、を備え、
前記第１のスイッチング素子の他端と、前記第２のスイッチング素子の他端との間にバイアス電圧が加えられ、前記第１および第２のパルス入力端子からトリガパルスが入力されることを特徴とする論理回路。
前記直列回路の一端、他端および中間点にそれぞれ接続された第３、第４および第５のスイッチング素子をさらに備え、
前記第３および第４のスイッチング素子は、前記第２のパルス入力端子からトリガパルスが入力された場合に、それぞれ前記直列回路の一端および他端におけるインピーダンスを低下させるように作動され、
前記第５のスイッチング素子は、前記第１のパルス入力端子からトリガパルスが入力された場合に、前記直列回路の中点におけるインピーダンスを低下させるように作動されることを特徴とする請求項６に記載の論理回路。
前記第１および第２の２端子双安定スイッチング素子の少なくとも一方が、少なくとも、絶縁体層もしくは非磁性層と、この絶縁体層もしくは非磁性層を挟む形態で設けられた相互に保磁力の異なる１対の強磁性層とを有するスピンバルブ素子であること特徴とする請求項６に記載の論理回路。
前記第１および第２の２端子双安定スイッチング素子の少なくとも一方が、絶縁体薄膜と、該絶縁体薄膜を挟む形態で設けられた一対の電極とを有する双安定抵抗素子であることを特徴とする請求項６に記載の論理回路。
前記第１および第２の２端子双安定スイッチング素子の少なくとも一方が、固体電解質電極と金属電極間の微小ギャップに電界を印加することによって、該ギャップにおける金属クラスターの形成と消滅を制御し、この制御によって固体電解質電極と金属電極間を電気的にオンオフするように構成された原子スイッチであることを特徴とする請求項６に記載の論理回路。
前記第１および第２のパルス入力端子がそれぞれ整流素子を介して接続されることを特徴とする請求項１または６に記載の論理回路。