KR101398303B1 - 논리 회로 - Google Patents
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Abstract
간편한 구성으로 전류 효율이 좋은 논리 회로를 제공한다．상태를 유지하는 특성을 갖는 2단자 쌍안정 스위칭 소자(1)와, 2단자 쌍안정 스위칭 소자(1)의 한쪽의 단자에 일단이 접속된 제 1의 스위칭 소자(25)와, 2단자 쌍안정 스위칭 소자(1)의 다른쪽의 단자에 저항 소자(27)를 통하여 일단이 접속된 제 2의 스위칭 소자(29)와, 2단자 쌍안정 스위칭 소자(1)의 한쪽 및 다른쪽의 단자에 각각 접속된 제 1 및 제 2의 펄스 입력단자(33, 37)를 구비한다．제 1의 스위칭 소자(25)의 타단과, 제 2의 스위칭 소자(27)의 타단과의 사이에 바이어스 전압이 가하여지고, 제 1 및 제 2의 펄스 입력단자(33, 37)로부터 트리거 펄스가 입력된다．
Description
본 발명은, 메모리성을 갖는 2단자 스위칭 소자, 특히, 터널 자기 저항 효과(TMR) 또는 거대 자기 저항 효과(GMR)를 응용한 스핀 밸브 소자를 이용한 논리 회로에 관한 것이다.
근래, 나노 일렉트로닉스의 진전에 수반하여, 미소 사이즈의 자성 재료 고유의 물리 현상을 응용한 제품의 개발이 진행되고, 특히, 자성 재료의 자유 전자가 갖는 스핀을 이용하는 스핀 일렉트로닉스 분야가 급속하게 발전하고 있다.
이 스핀 일렉트로닉스 분야 중에서, 현재 가장 실용 가능성이 높다고 보여지고 있는 것은, 강자성층, 절연층, 강자성층의 적층 구조에서 생기는 터널 자기 저항(TMR : Tunneling Magneto Resistance) 효과, 또는 강자성층, 비자성층(도전층), 강자성층의 적층 구조에서 생기는 거대 자기 저항(GMR : Giant Magneto Resistance) 효과를 응용한 스핀 밸브 소자이다.
이들의 스핀 밸브 소자는, 자기 랜덤 액세스 메모리(MRAM : Magnetic Random Access Memory)에의 응용이 가장 주목을 받고 있다．이것은, 이 스핀 밸브 소자를 응용한 자기 랜덤 액세스 메모리가, 종래의 DRAM(Dynamic Random Access Memory)이나 SDRAM(Synchronous DRAM)의 대체로서 기대되기 때문이다.
또한, 이들의 스핀 밸브 소자는 기본적으로, 인가되는 하나의 전압치에 대해 2개의 안정한 저항치를 갖는 쌍안정 저항 소자이다．따라서 이들의 스핀 밸브 소자를 이용하여 메모리성이 있는 논리 회로를 형성하면, 현재의 실리콘 소자를 이용한 논리 회로에 비하여 대폭적으로 소자수가 저감될 가능성이 있다．그래서, 집적도의 향상 등을 도모하는데, 상기 스핀 밸브 소자를 이용한 논리 회로의 실현이 요망되고 있다.
그러나, 스핀 밸브 소자의 장점을 살린 구체적인 논리 회로의 제안은 거의 행해져 있지 않은 것이 현재의 상태이다．즉, 예를 들면, 특허 문헌 1은, 스핀 트랜지스터를 이용하여 프로그래머블한 논리 회로를 형성하는 것을 개시하고 있지만, 그 회로는 종래의 CMOS 회로를 답습한 것이고, 반드시 스핀 밸브 소자의 장점인 고집적성을 활용한 것으로는 되어 있지 않다．
또한, 특허 문헌 2는, 스핀 밸브 소자의 자성층에 자신의 전위를 검출하기 위한 제 3의 전극을 구비시키는 소자와, 그것을 이용한 논리 회로를 제안하고 있지만, 구체적인 회로 구성은 개시하고 있지 않다．게다가, 그 논리 회로는, 사용되고 있는 스핀 밸브 소자가 3단자이기 때문에, 고집적화에 적합한 구조를 갖고 있지 않다.
논리 회로중, 특히 순서 논리 회로에 필요한 플립플롭 회로(쌍안정 회로)를 스핀 밸브 소자에 의해 구성하는 것에 관해서는 구체적인 제안이 이루어져 있지 않다．여기서, 순서 논리 회로는, 그 시점까지의 입력 논리치의 시계열로 출력치가 정해지는 것이다．
특허 문헌 3은, 인가되는 하나의 전압치에 대해 2개의 안정한 저항치를 갖는 유기 쌍안정 저항 소자를 이용하여 구성한 논리 회로(쌍안정 회로)를 제안하고 있다．이 논리 회로의 한 예를 도 9에 도시한다.
이 논리 회로는, 유기 쌍안정 저항 소자인 2단자 스위칭 소자(101)에 저항 소자(103)를 직렬로 접속한 구성을 가지며, 다음과 같이 동작한다．즉, 2단자 스위칭 소자(101)가 저저항 상태에 있을 때는, 직류 바이어스 전압(Vt)을 인가한 상태에서 리셋 입력단자(107)에 소정 전압의 트리거 펄스를 입력함에 의해, 2단자 스위칭 소자(101)가 고저항 상태로 천이하고, 그 결과, 출력단자(109)의 전위가 Vt-Von로부터 Vt-Voff로 변화한다．여기서, Von은 저저항 상태에서의 소자(101)의 단자 전압이고, Voff(>Von)는 고저항 상태에서의 소자(101)의 단자 전압이다.
한편, 2단자 스위칭 소자(101)가 고저항 상태에 있을 때는, 직류 바이어스 전압(Vt)을 인가한 상태에서 세트 입력단자(105)에 소정 전압의 트리거 펄스를 입력함에 의해, 2단자 스위칭 소자(101)가 저저항 상태로 천이하고, 그 결과, 출력단자(109)의 전위가 Vt-Voff로부터 Vt-Von로 변화한다. 또한, 입력단자(105, 107)에 동시에 트리거 펄스가 입력된 경우는, 그러한 펄스가 서로 지워지기 때문에, 출력단자(109)의 상태에 변화는 없다． 따라서 이 논리 회로는, 이른바 RS 플립플롭으로서의 기능을 갖는다．
특허문헌 1 : 일본 특개2006-32915호 공보
특허문헌 2 : 일본 특개2007-103663호 공보
특허문헌 3 : 국제 공개 공보 WO2006/22017
그러나, 상기 논리 회로는, 유기 쌍안정 저항 소자로 이루어지는 2단자 스위칭 소자(101)가 메모리성을 갖고 있지 않기 때문에, 상태 유지를 위해 바이어스 전압(Vt)을 계속 인가할 필요가 있다．이 때문에, 기록 입력 펄스를 인가할 때에, 바이어스 전압 라인에 전류가 리크한다는 결점이나 필요없는 전력을 소비한다는 결점을 갖는다.
본 발명은, 상술한 점을 감안하여, 메모리성을 갖는 2단자 쌍안정 스위칭 소자를 이용한 간편한 구성으로 전류 효율이 좋은 논리 회로를 제공하는 것을 목적으로 하는 것이다.
본 발명은, 제 1의 임계치 전압 이하의 전압이 인가된 경우에 제 1의 저항치를 갖는 상태가 되고, 상기 제 1의 임계치 전압보다 큰 제 2의 임계치 전압 이상의 전압이 인가된 경우에 상기 제 1의 저항치와는 다른 제 2의 저항치를 갖는 상태가 되는 특성, 및 비전압 인가하에서 상기한 각 상태를 유지하는 특성을 갖는 2단자 쌍안정 스위칭 소자와, 상기 2단자 쌍안정 스위칭 소자의 한쪽의 단자에 일단이 접속된 제 1의 스위칭 소자와, 상기 2단자 쌍안정 스위칭 소자의 다른쪽의 단자에 저항 소자를 통하여 일단이 접속된 제 2의 스위칭 소자와, 상기 2단자 쌍안정 스위칭 소자의 한쪽 및 다른쪽의 단자에 각각 접속된 제 1 및 제 2의 펄스 입력단자를 구비하고, 상기 제 1의 스위칭 소자의 타단과, 상기 제 2의 스위칭 소자의 타단과의 사이에 바이어스 전압이 가하여지고, 상기 제 1 및 제 2의 펄스 입력단자로부터 트리거 펄스가 입력되는 것을 특징으로 하는 논리 회로를 제공한다.
이 논리 회로는, 상기 2단자 쌍안정 스위칭 소자의 한쪽 및 다른쪽의 단자에 각각 접속된 제 3 및 제 4의 스위칭 소자를 또한 구비할 수 있다．이 경우, 상기 제 3의 스위칭 소자는, 상기 제 2의 펄스 입력단자로부터 트리거 펄스가 입력된 경우에, 상기 2단자 쌍안정 스위칭 소자의 한쪽의 단자에서의 임피던스를 저하시키도록 작동되고, 상기 제 4의 스위칭 소자는, 상기 제 1의 펄스 입력단자로부터 트리거 펄스가 입력된 경우에, 상기 2단자 쌍안정 스위칭 소자의 다른쪽의 단자에서의 임피던스를 저하시키도록 작동된다.
상기 2단자 쌍안정 스위칭 소자로서는, 예를 들면, 적어도, 절연체층 또는 비자성층과, 이 절연체층 또는 비자성층을 끼우는 형태로 마련된 상호 보호자력이 다른 한 쌍의 강자성층을 갖는 스핀 밸브 소자나, 절연체 박막과, 해당 절연체 박막을 끼우는 형태로 마련된 한 쌍의 전극을 갖는 쌍안정 저항 소자를 적용할 수 있다．
또한, 상기 2단자 쌍안정 스위칭 소자가, 고체 전해질 전극과 금속 전극 사이의 미소 갭에 전계를 인가함에 의해, 해당 갭에서의 금속 클러스터의 형성과 소멸을 제어하고, 이 제어에 의해 고체 전해질 전극과 금속 전극 사이를 전기적으로 온 오프 하도록 구성된 원자 스위치라도 좋다.
본 발명은, 제 1의 임계치 전압 이하의 전압이 인가된 경우에 제 1의 저항치를 갖는 상태가 되고, 상기 제 1의 임계치 전압보다 큰 제 2의 임계치 전압 이상의 전압이 인가된 경우에 상기 제 1의 저항치와는 다른 제 2의 저항치를 갖는 상태가 되는 특성과, 비전압 인가하에서 상기한 각 상태를 유지하는 특성을 가지며, 서로의 극성이 정돈되는 형태로 직렬 접속된 제 1 및 제 2의 2단자 쌍안정 스위칭 소자와, 상기 제 1 및 제 2의 2단자 쌍안정 스위칭 소자의 직렬 회로의 일단 및 타단에 각각의 일단이 접속된 제 1 및 제 2의 스위칭 소자와, 상기 직렬 회로의 일단과 타단에 접속된 제 1의 펄스 입력단자와, 상기 직렬 회로의 중간점에 접속된 제 2의 펄스 입력단자를 구비하고, 상기 제 1의 스위칭 소자의 타단과, 상기 제 2의 스위칭 소자의 타단과의 사이에 바이어스 전압이 가하여지고, 상기 제 1 및 제 2의 펄스 입력단자로부터 트리거 펄스가 입력되는 것을 특징으로 하는 논리 회로도 제공한다.
이 논리 회로는, 상기 직렬 회로의 일단, 타단 및 중간점에 각각 접속된 제 3, 제 4 및 제 5의 스위칭 소자를 또한 구비할 수 있다．이 경우, 상기 제 3 및 제 4의 스위칭 소자는, 상기 제 2의 펄스 입력단자로부터 트리거 펄스가 입력된 경우에, 각각 상기 직렬 회로의 일단 및 타단에서의 임피던스를 저하시키도록 작동되고, 상기 제 5의 스위칭 소자는, 상기 제 1의 펄스 입력단자로부터 트리거 펄스가 입력된 경우에, 상기 직렬 회로의 중점에서의 임피던스를 저하시키도록 작동된다.
상기 제 1 및 제 2의 2단자 쌍안정 스위칭 소자의 적어도 한쪽으로서, 예를 들면, 적어도, 절연체층 또는 비자성층과, 이 절연체층 또는 비자성층을 끼우는 형태로 마련된 상호 보호자력이 다른 한 쌍의 강자성층을 갖는 스핀 밸브 소자나, 절연체 박막과, 해당 절연체 박막을 끼우는 형태로 마련된 한 쌍의 전극을 갖는 쌍안정 저항 소자를 적용할 수 있다.
또한, 상기 제 1 및 제 2의 2단자 쌍안정 스위칭 소자의 적어도 한쪽이, 고체 전해질 전극과 금속 전극 사이의 미소 갭에 전계를 인가함에 의해, 해당 갭에서의 금속 클러스터의 형성과 소멸을 제어하고, 이 제어에 의해 고체 전해질 전극과 금속 전극 사이를 전기적으로 온 오프 하도록 구성된 원자 스위치라도 좋다．
또한, 상기 제 1 및 제 2의 펄스 입력단자는, 필요에 응하여, 각각 정류 소자를 통하여 접속된다.
본 발명에 의하면, 메모리성(불휘발성)을 갖는 2단자 쌍안정 스위칭 소자(스핀 밸브 소자, 원자 스위치 등)를 이용하기 때문에, 기록 입력 펄스를 인가할 때에, 바이어스 전압 라인에 전류가 리크 한다는 결점이나 필요없는 전력을 소비하는 일이 없고, 그 결과, 간편한 구성으로 전류 효율이 좋은 플립플롭 회로를 구성하는 것이 가능해진다.
도 1은 본 발명에 관한 논리 회로의 제 1의 실시 형태를 도시하는 회로도.
도 2는 TMR을 이용한 스핀 밸브 소자의 기본 구성 부분을 도시하는 단면도．
도 3은 GMR을 이용한 스핀 밸브 소자의 기본 구성 부분을 도시하는 단면도．
도 4는 스핀 밸브 소자의 전기 특성의 한 예를 도시하는 설명도．
도 5는 본 발명에 관한 논리 회로의 제 2의 실시 형태를 도시하는 회로도．
도 6은 본 발명에 관한 논리 회로의 제 3의 실시 형태를 도시하는 회로도．
도 7은 본 발명에 관한 논리 회로의 제 4의 실시 형태를 도시하는 회로도．
도 8은 본 발명에 관한 논리 회로에 증폭기를 접속한 경우의 회로도．
도 9는 종래의 논리 회로의 구성예를 도시하는 설명도.
도 2는 TMR을 이용한 스핀 밸브 소자의 기본 구성 부분을 도시하는 단면도．
도 3은 GMR을 이용한 스핀 밸브 소자의 기본 구성 부분을 도시하는 단면도．
도 4는 스핀 밸브 소자의 전기 특성의 한 예를 도시하는 설명도．
도 5는 본 발명에 관한 논리 회로의 제 2의 실시 형태를 도시하는 회로도．
도 6은 본 발명에 관한 논리 회로의 제 3의 실시 형태를 도시하는 회로도．
도 7은 본 발명에 관한 논리 회로의 제 4의 실시 형태를 도시하는 회로도．
도 8은 본 발명에 관한 논리 회로에 증폭기를 접속한 경우의 회로도．
도 9는 종래의 논리 회로의 구성예를 도시하는 설명도.
이하, 본 발명의 실시의 형태에 관해 설명한다．
이하에 설명하는 본 발명의 제 1 내지 제 4의 실시 형태에서는, 쌍안정 소자로서 스핀 밸브 소자를 사용하고 있다．그래서, 우선, 이 핀 밸브 소자에 관해 설명한다．
도 2은, 터널 자기 저항 효과(TMR)를 응용한 스핀 밸브 소자(1)의 기본 구성을 나타낸다．이 스핀 밸브 소자(1)는, 기판(3)의 위에 구성된 1층의 절연체층(5)과, 그 절연체층(5)을 끼우는 한 쌍의 강자성층(7)(고정층) 및 9(프리층)을 구비하고, 필요에 따르고, 전극층 (11, 13), 반강자성층(핀 고정층)(15), 캡핑층(17) 등이 부가된다.
강자성층(7)의 자화 방향은, 반강자성층(15)과의 자기 결합 등에 의해 고정되어 있다．이 스핀 밸브 소자(1)에 고정층(7)으로부터 전자를 흘리면, 프리층(9)의 스핀에는 고정층(7)과 평행하게 되는 토오크가 작용한다．또한, 역으로 프리층(9)으로부터 고정층(7)을 향하여 전자를 흘리면, 프리층(9)의 스핀에는 고정층(7)과 반 평행하게 되는 토오크가 작용한다．이 작용에 의해, 프리층(9)의 자화 방향을 전류 방향에 의해 제어한 것이 가능해진다(스핀 주입 자화 반전).
또한, 강자성층(7)(고정층), 5(프리층)의 막 단부에서의 누설 자장에 의한 교환 결합을 억제하기 위해(때문에), 절연체층(5)보다 상측의 부분은 기판측보다도 충분히 작게 하고, 그 주위에 절연막(10)을 형성한 것이 일반적이다．이들의 구조를 형성한 짐은 몇개인가의 방법이 있지만, 그 한 예로서, 2로부터 전극(7)까지의 적층막을 형성한 공정과, 네가 레지스트 도포와 포토리소그래피 수법에 의한 노광 처리 공정과, 이온 밀링에 의해 절연체층(5)의 위의 부분을 반출한 공정과, SiO2 피복 등에 의해 절연층(10)을 형성한 공정과, 리프트 오프 후에 배선(11)을 행하는 공정을 포함하는 방법이 있다.
도 3은, 거대 자기 저항 효과(GMR)를 응용한 스핀 밸브 소자(1')의 기본 구성 부분을 나타낸다．이 스핀 밸브 소자는, 도 3에 도시하는 절연체층(5)이 비자성층(23)으로 옮겨지고 있는 점을 제외하고, 구성 및 기능에 있어서 상기 터널 자기 저항 효과를 응용한 스핀 밸브 소자(1)와 기본적으로 동일하다.
상기 스핀 밸브 소자(1, 1')는, 일반적으로 도 4에 도시하는 바와 같은 전기적 특성을 갖는다(단, 전압, 전류의 방향은, 상기 고정층(7)으로부터 프리층(9)으로 향하는 방향을 플러스로 하고 있다)．
즉, 고정층(7)으로부터 전자를 흘리면(전압, 전류로서는 마이너스 방향이 된다), 프리층(9)의 스핀에는 고정층(7)과 평행하게 되는 토오크가 작용한다．그 결과, 어느 임계치 전압(-Vp) 이하에서는, 프리층(9)과 고정층(7)의 스핀이 평행이 되어 그 전기 저항이 작아진다(도 4에서는 마이너스 전압에 상당)．또한 역으로, 프리층(9)으로부터 고정층(7)을 향하여 전자를 흘리면, 프리층(9)의 스핀에는 고정층(7)과 반평행하게 되는 토오크가 작용한다．그 결과, 다른 임계치 전압(Vap) 이상에서는, 그 전기 저항이 커진다.
도 1은, 본 발명의 제 1의 실시 형태에 관한 논리 회로의 기본 구성을 도시한다．이 실시 형태에서는, 메모리 기능을 갖는 2단자 쌍안정 스위칭 소자로서 상기 스핀 밸브 소자(1)를 사용하고 있지만, 물론, 같은 기능을 갖는 상기 스핀 밸브 소자(1')나 원자 스위치 등의 다른 2단자 쌍안정 스위칭 소자를 사용하여도 좋다．후술하는 다른 실시 형태에서도 마찬가지이다.
본 실시 형태의 논리 회로는, 단자 a와 접지 단자 c의 사이에, 스위칭 소자(25), 상기 스핀 밸브 소자(1), 저항 소자(27) 및 스위칭 소자(29)를 직렬로 접속한 구성을 갖는다．스위칭 소자(25)가 접속된 스핀 밸브 소자(1)의 한쪽의 단자에는, 정류 소자(31)를 통하여 세트 입력단자(S단자)(33)가 접속되고, 또한, 저항 소자(27)가 접속된 스핀 밸브 소자(1)의 다른쪽의 단자에는, 정류 소자(35)를 통하여 리셋 입력단자(R단자)(37)가 접속됨과 함께, 출력단자(Q단자)(39)가 접속되어 있다.
이 논리 회로는, 다음과 같이 동작한다．즉, 스위칭 소자(25, 29)를 오프 상태로 하여, 단자(a, c)의 사이에 직류 바이어스 전압(Vt)을 인가하면, 스핀 밸브 소자(1)의 현재의 상태에 응한 값의 전압이 Q단자(39)로부터 출력된다．
여기서, 상기 직류 바이어스 전압(Vt)은, 스핀 밸브 소자(1)의 상태가 변화하지 않도록, 구체적으로는, 해당 스핀 밸브 소자(1)에 인가되는 전압이 도 4에 도시하는 전압(Vp, Vap)보다도 충분히 작아지도록 선택된다．
스핀 밸브 소자(1)의 저저항 상태에서의 저항치를 Ron, 고저항 상태에서의 저항치를 Roff로 하면, 이 저저항 상태 및 고저항 상태에서의 Q단자(39)의 전압치(Von 및 Voff)는, 각각 이하와 같이 표시된다．
Von=Vt×Rs/(Rs+Ron)
Voff=Vt×Rs/(Rs+Roff)
단, Rs는 저항 소자(27)의 저항치
2개의 동작점의 전환은, 스위칭 소자(25, 29)를 함께 온 시킨 상태에서 스핀 밸브 소자(1)에 전환 전류를 흘림에 의해 제어하는 것이 가능하다．즉, S단자(33)로부터 펄스 전류를 입력함에 의해 Q단자(39)의 전압을 Von으로 할 수 있고, 또한, R단자(37)로부터 펄스 전류를 입력함에 의해 Q단자(39)의 전압을 Voff로 할 수 있다．
구체적으로는, 도 4에 도시하는 전압(Vp)과 전압(Vap)사이의 큰 쪽의 절대치를 Vm으로 하고, S단자(33) 및 R단자(37)에 Vm 이상의 전압 펄스를 트리거 신호로서 선택적으로 인가한다．즉, S단자(33)에 상기 전압 펄스를 입력하면, 스핀 밸브 소자(1)의 고정층(7)으로부터 프리층(9)을 향하여 전자가 흐르기 때문에, 해당 스핀 밸브 소자(1)가 저저항 상태로 천이한다．이에 의해, Q단자(39)의 전위는, 전류를 흘리기 전의 상태에 관계없이 Von=Vt×Rs/(Rs+Ron)가 된다．마찬가지로, R단자(37)에 상기 전압 펄스를 인가하면, 스핀 밸브 소자(1)의 프리층(9)으로부터 고정층(7)을 향하여 전자가 흐르기 때문에, 그 스핀 밸브 소자(1)가 고저항 상태로 천이한다．이 결과, Q단자(39)의 전위는, 전류를 흘리기 전의 상태에 관계없이 Voff=Vt×Rs/(Rs+Roff)가 된다.
또한, S단자(33), R단자(37)에의 상기 전압 펄스의 입력 타이밍과 스위칭 소자(25, 29)의 온 오프 타이밍과의 동기는, 예를 들면 스위칭 소자(25, 29)로서 전계 효과 트랜지스터를 이용하고, S단자(33), R단자(37)에의 전압 펄스의 입력 타이밍과 이들의 단자(33, 37)에 대응하는 상기 각 트랜지스터에의 게이트 신호 입력 타이밍을 동기시키는 등의 수법에 의해 용이하게 실현할 수 있다.
도 5은, 본 발명의 제 2의 실시 형태에 관한 논리 회로를 도시하고 있다．본 실시 형태에 관한 논리 회로는, 스위칭 소자(41, 43)를 더욱 부가한 점에 있어서 상기 제 1의 실시 형태와 상위하다．스위칭 소자(41)는, 일단이 스핀 밸브 소자(1)의 한쪽의 단자에 접속됨과 함께, 타단이 접지되어 있다．또한, 스위칭 소자(43)는, 일단이 스핀 밸브 소자(1)의 타단에 접속됨과 함께, 타단이 접지되어 있다.
이 논리 회로에 있어서, S단자(33)에 상기 Vm 이상의 전압 펄스를 인가하는 동시에, 스위칭 소자(41 및 43)를 각각 오프(차단) 동작 및 온(도통) 동작시키면, 스핀 밸브 소자(1)의 고정층(7)으로부터 프리층(9)을 향하여 전자가 흐르기 때문에, 해당 스핀 밸브 소자(1)가 저저항 상태로 천이한다．이 결과, Q단자의 전위는 전류를 흘리기 전의 상태에 관계없이 Von=Vt×Rs/(Rs+Ron)가 된다．
한편, R단자(37)에 Vm 이상의 전압 펄스를 인가하는 동시에, 스위칭 소자(41 및 43)를 각각 온 동작 및 오프 동작시키면, 스핀 밸브 소자(1)의 프리층(9)으로부터 고정층(7)을 향하여 전자가 흐르기 때문에, 그 스핀 밸브 소자(1)가 고저항 상태로 천이한다．이에 의해, Q단자의 전위는 전류를 흘리기 전의 상태에 관계없이 Voff=Vt×Rs/(Rs+Roff)가 된다.
또한, S단자(33), R단자(37)에의 상기 전압 펄스의 입력 타이밍과 스위칭 소자(41, 43)의 온 오프 타이밍과의 동기는, 예를 들면 스위칭 소자(41, 43)로서 전계 효과 트랜지스터를 이용하고, S단자(33), R단자(37)에의 전압 펄스의 입력 타이밍과 이들의 단자(33, 37)에 대응하는 상기 각 트랜지스터에의 게이트 신호 입력 타이밍을 동기시키는 등의 수법에 의해 실현할 수 있다.
이 제 2의 실시 형태에 관한 논리 회로에 의하면, S단자(33)에의 전압 펄스의 입력과 동시에 스위칭 소자(43)를 통하여 정류 소자(35)의 접속부가 접지되고, 또한, R단자(37)에의 전압 펄스의 입력과 동시에 스위칭 소자(41)를 통하여 정류 소자 31의 접속부가 접지되기 때문에, S단자(33)로부터의 입력 펄스가 R단자(37)측으로 돌아 들어오는 것, 및 , R단자(37)로부터의 입력 펄스가 S단자(33)측으로 돌아 들어오는 것이 방지된다．따라서 스핀 밸브 소자(1)의 일단에서 S단자(33)측을 본 임피던스 및 스핀 밸브 소자(1)의 타단에서 R단자(37)측을 본 임피던스에 대한 조건을 고려할 필요가 없어진다는 이점을 얻을 수 있다.
상기 제 1, 제 2의 실시 형태에 관한 논리 회로는, S단자(33)와 R단자(37)의 어느 것에도 전압 펄스가 입력되지 않는 경우, 상태의 변화가 생기지 않는다．또한, S단자(33)와 R단자(37)의 쌍방에 전압 펄스가 동시에 입력된 경우, 그들의 펄스가 서로 지우게 되기 때문에, 역시 상태의 변화가 생기지 않는다．
또한, 스핀 밸브 소자(1)는, 메모리성을 갖기 때문에, 스위칭 소자(25, 29)가 오프 상태라도, 즉, 바이어스 전압이 인가되지 않는 상태라도 그 Q 출력단자(39)의 상태가 유지되고, 또한, S단자(33)와 R단자(37)로부터의 펄스 전류가 소실하고 있는 상태에서도 Q 출력단자(39)의 상태가 유지된다.
따라서 상기 제 1, 제 2의 실시 형태에 관한 논리 회로는, S단자(33), R단자(37)에 대한 펄스의 입력을 1, 비입력을 0, 현재의 Q단자(39)의 상태치를 Qn, 펄스가 입력된 다음의 단계에서의 해당 Q단자(39)의 상태치를 Qn+1이라고 하면, S단자(33), R단자(37)에 대한 펄스의 입력「1」과 비입력「0」의 조합에 응하여, Q단자(39)의 상태치(전압치)가 아래 표와 같이 변화하게 된다．
또한, 상기한 각 실시 형태에서는, S단자(33), R단자(37)에 같은 전압치와 시간폭을 갖는 펄스를 입력하고 있지만, 전술한 조건을 충족시키는 것이면, 전압치와 시간폭이 다른 펄스를 입력 펄스로서 이용하는 것이 가능하다.
| S | R | Qn +1 | 비고 |
| 0 | 0 | Qn | 불변 |
| 1 | 0 | Von | 세트 |
| 0 | 1 | Voff | 리셋 |
| 1 | 1 | Qn | 불변 |
플립플롭 회로는, 그 기능에 의해, RS(Reset/set) 플립플롭 회로, JK 플립플롭 회로, T(Trigger) 플립플롭 회로, D(Delay) 플립플롭 회로로 분류된다(예를 들면, 미야다 다케오 저 「속해 논리 회로」 89 페이지, 1998년, 코로나사 참조)．
이하에, 가장 기본적인 플립플롭 회로인 상기 RS 플립플롭 회로의 논리표를 표시한다.
| S | R | Qn +1 | 비고 |
| 0 | 0 | Qn | 불변 |
| 1 | 0 | 1 | 세트 |
| 0 | 1 | 0 | 리셋 |
| 1 | 1 | - | 금지 |
표 1에 표시하는 Von(=Vt×Rs/(Rs+Ron))와 Voff(=Vt×Rs/(Rs+Roff))에는, 일반적으로 Von>Voff라는 관계가 있다．그래서, Von, Voff를 각각 세트 상태「1」, 리셋 상태「0」라고 정의하면, 상기 제 1, 제 2의 실시 형태에 관한 논리 회로가 표 2의 동작, 즉, RS 플립플롭 회로로서의 동작을 하는 것이 이해된다．이 때, S=R=1의 입력은 금지된다．
또한, 그 밖의 타입의 플립플롭 회로는, RS 플립플롭 회로를 기초로, 타종류의 소자를 병용하여 구성하는 것이 가능하다(상기한 문헌 「속해 논리 회로」를 참조).
도 6은, 본 발명의 제 3의 실시 형태에 관한 논리 회로를 도시하고 있다．본 실시 형태에 관한 논리 회로는, 도 1에 도시한 논리 회로의 저항 소자(27)를 스핀 밸브 소자(2)로 치환하고, 2단자 쌍안정 스위칭 소자(1, 2)의 직렬 회로의 일단 및 타단을 각각 정류 소자(31 및 47)를 통하여 S단자(39)에 접속함과 함께, 이 직렬 회로의 중간점을 정류 소자(35)를 통하여 R단자(37)에 접속한 구성을 갖는다．
스핀 밸브 소자(2)는, 스핀 밸브 소자(1)와 동등한 구성 및 특성(도 2 참조)을 가지며, 극성 방향이 스핀 밸브 소자(1)의 그것과 같게 되는 형태로 해당 스핀 밸브 소자(1)에 직렬 접속되어 있다.
이 실시 형태의 논리 회로에 있어서, 스위칭 소자(25, 29)를 온 상태로 하여 S단자(33)에 Vm 이상의 전압 펄스를 인가하면, 스핀 밸브 소자(1)에서는 그 고정층(7)으로부터 프리층(9)을 향하여 전자가 흐르고, 또한, 스핀 밸브 소자(2)에서는 그 프리층(9)부터 고정층(7)을 향하여 전자가 흐른다．이 결과, 스핀 밸브 소자(1)가 저저항 상태로 천이함과 함께, 스핀 밸브 소자(2)가 고저항 상태로 천이한다．
이 상태에서의 Q단자(39)의 전압은, Von=Vt×Roff/(Ron+Roff)가 된다．여기서, Ron 및 Roff는, 각각 스핀 밸브 소자(1, 2)의 저저항 상태 및 고저항 상태에서의 저항치이다.
다음에, R단자(37)에 Vm 이상의 전압 펄스를 인가하면, 스핀 밸브 소자(1, 2)에서의 전자의 흐름 방향이 상기와는 역이 되기 때문에, 이들의 스핀 밸브 소자(1, 2)의 상태가 역전하고, 그 결과, Q단자(39)의 전압이 Voff=Vt×Ron/(Ron+Roff)가 된다．
전술한 바와 같이, 일반적으로, Von, Voff에는 Von>Voff라는 관계가 있다．따라서 Von, Voff를 각각 세트 상태「1」, 리셋 상태「0」라고 정의하면, 본 실시 형태의 논리 회로가 상기 표 2의 동작(RS 플립플롭으로서의 동작)을 하고 있는 것이 이해된다.
이 제 3의 실시 형태에 관한 논리 회로는, 세트, 리셋의 어느 상태하에서도, 스핀 밸브 소자(1, 2)중의 한쪽이 고저항 상태에 놓여지기 때문에, 바이어스 전압(Vt)을 인가한 때의 전류치가 감소된다는 이점이 있다.
도 7은, 본 발명의 제 4의 실시 형태에 관한 논리 회로를 도시하고 있다．본 실시 형태에 관한 논리 회로는, 상기 제 3의 실시 형태에 관한 논리 회로에 스위칭 소자(51, 53 및 55)를 부가한 구성을 갖는다．스위칭 소자(51 및 55)는, 각각 2단자 쌍안정 스위칭 소자(1, 2)의 직렬 회로의 일단 및 타단에 그 일단이 접속되고, 또한, 스위칭 소자(53)는, 상기 직렬 회로의 중간점에 그 일단이 접속되어 있다．그리고, 스위칭 소자(51, 53 및 55)의 타단은, 모두 접지되어 있다.
이 논리 회로에서는, S단자(33)에 전압 펄스가 인가되는 동시에, 스위칭 소자(51, 55)가 오프 동작되고, 또한, 스위칭 소자(53)가 온 동작된다．이에 의해, 스핀 밸브 소자(1)가 저저항 상태로 천이하는 한편, 스핀 밸브 소자(2)가 고저항 상태로 천이한다．
또한, R단자(37)에 전압 펄스가 인가되는 동시에, 스위칭 소자(51, 55) 및 스위칭 소자(53)가 각각 온 동작 및 오프 동작되고, 이에 의해 스핀 밸브 소자(1, 2)의 상태가 역전한다.
또한, S단자(33), R단자(37)에의 상기 전압 펄스의 입력 타이밍과 스위칭 소자(51, 53, 55)의 온 오프 타이밍과의 동기는, 예를 들면 스위칭 소자(51, 53, 55)로서 전계 효과 트랜지스터를 이용하고, S단자(33), R단자(37)에의 전압 펄스의 입력 타이밍과 상기 각 트랜지스터에의 게이트 신호 입력 타이밍을 동기시키는 등의 수법에 의해 실현할 수 있다.
이 제 4의 실시 형태에 관한 논리 회로에 의하면, 상기 제 3의 실시 형태에 관한 논리 회로의 이점에 더하여, 다음과 같은 이점을 얻을 수 있다．즉, S단자(33) 및 R단자(37)로부터의 입력 펄스가, 각각 R단자(37) 및 S단자(33)측으로 돌아 들어오는 것이 없어지기 때문에, 스위칭 소자(25)와 스핀 밸브 소자(1)의 결합 부위로부터 S단자(33)측을 본 임피던스 및 스핀 밸브 소자(1)와 저항 소자(27)의 결합 부위로부터 R단자(37)측을 본 임피던스에 대한 조건을 고려할 필요가 없어진다.
상기 제 1 내지 제 4의 실시 형태에 관한 논리 회로는, 메모리성을 갖기 때문에, S단자(33) 및 R단자(37)로부터의 펄스 입력에 의해 논리 연산이 된 후, 전원을 끊어도 연산 결과가 기억되고, 또한, 필요한 때에 재차 통전함에 의해 연산 결과를 판독할 수 있다．따라서 소비 전력을 저감할 수 있다는 이점도 얻어진다.
또한, 도 1에 도시하는 정류 소자(31, 35) 및 도 6에 도시하는 정류 소자(47)는, S단자(33)나 R단자(37)의 임피던스가 충분히 높으면 생략하는 것도 가능하다．
또한, 상기 각 실시 형태에 관한 논리 회로의 후단에, 필요에 응하여 증폭 회로를 부가하는 것도 가능하다．도 8에는, 하나의 바이폴러 트랜지스터로 이루어지는 증폭 회로를 이용하고, 이 바이폴러 트랜지스터의 베이스 단자에 상기 논리 회로의 Q단자(39)를 접속한 예가 도시되어 있다.
상기 각 실시 형태에서 이용되고 있는 스핀 밸브 소자의 장점은, 메모리성을 갖는 것 외에, 반복 수명이 길고, 또한 고속 동작이 가능한 것이다．
전술한 바와 같이, 이 스핀 밸브 소자는, 도 2에 도시하는 TMR 스핀 밸브 소자(1)와 도 3에 도시하는 GMR 스핀 밸브 소자(1')로 대별된다.
TMR 스핀 밸브 소자(1)의 기판(2)으로서는, 실리콘 기판이나 유리 기판이 사용된다．또한, 전극층 (11, 13)의 재료로서는 Ta, Pt, Cu, Au가, 반강자성층(15)의 재료로서는 IrMn, PtMn이, 강자성층(7)(고정층)의 재료로서는 Co, CoFe, CoFeB가, 절연체층(5)의 재료로서는 Al2O3, MgO가, 강자성층(9)(프리층)의 재료로서는 Co, CoFe, CoFeB, NiFe가, 캐핑층(17)의 재료로서는 Cu, Pd가 대표예로서 언급되지만, 이것으로 한정되는 것이 아니다.
스핀 밸브 소자(1)의 작성에 즈음하여서는, 상기한 구성 재료를 적층한 후에, 각 층의 결정성이나 고정층의 자기 이방성을 조정하기 위해, 자장중 어닐을 시행하는 것이 유효하다．
또한, 필요에 응하여, 강자성층(7)(고정층)이나 강자성층(9)(프리층)을, 예를 들면 CoFeB/Ru/CoFeB 등으로 이루어지는 반강자성 결합막으로 하는 것도 가능하다. 또한, 상기한 바와 같이, GMR 스핀 밸브 소자(1')는, TMR 스핀 밸브 소자(1)의 절연체층(5)을 비자성층(23)으로 치환한 것을 제외하고, 해당 TMR 스핀 밸브 소자(1)와 같은 구성을 갖는다.
상기 스핀 밸브 소자(1, 1')와는 다른 기타의 2단자 쌍안정 스위칭 소자로서는, 1층의 절연체 박막과, 이 절연체 박막을 끼우는 전극으로 이루어지는 쌍안정 저항 소자가 알려지고 있고, 이것도 본 발명에 알맞는 소자이다．
이 쌍안정 저항 소자는, 절연체의 재료로서, 예를 들면 Fe2O3, NiO, CoO, CuxO, TiO2, Ta2O5, Nb2O5, Al2O3, ZrOx, 각종 페로브스카이트형 산화물(Pr1 - xCaxMnO3, SrTiO3 등)을 사용할 수 있고, 또한, 전극의 재료로서는, Pt, Ti, Ni, Cu, TiN을 사용할 수 있지만, 그들로 한정되는 것이 아니다．
이 쌍안정 저항 소자는, 상부 전극과 하부 전극 사이에 전압 펄스를 인가함에 의해 저항을 가역적으로 변화시킬 수 있다．이 절연체 박막으로 이루어지는 쌍안정 저항 소자는, 메모리성을 갖는다는 장점 외에, 2개의 저항치의 비율이 크고, 또한, 고속 동작이 가능하다는 장점을 갖는다.
또한, 본 발명에서의 2단자 쌍안정 스위칭 소자로서, 원자 스위치를 이용하는 것도 가능하다．이 원자 스위치는, 금속 전극과 AgS, Cu2S 등으로 이루어지는 고체 전해질 전극 사이의 미소 갭에 전계를 인가함에 의해, 해당 갭에서의 금속 클러스터의 형성과 소멸을 제어하고, 이에 의해 고체 전해질 전극과 금속 전극 사이를 전기적으로 온 오프 하는 것이다．
이 원자 스위치는, 오프 상태에서 전류가 거의 흐르지 않기 때문에, 2개의 저항치의 비율이 크다는 장점을 갖는다. 물론, 메모리성도 갖는다.
또한, 상기 쌍안정 저항 소자, 원자 스위치 등의 기타의 2단자 쌍안정 스위칭 소자를 도 6 및 도 7의 실시 형태에 적용하는 경우에는, 소자(1, 2)의 적어도 한쪽을 이 기타의 2단자 쌍안정 스위칭 소자로 치환할 수 있다．그리고, 소자(1, 2)의 쌍방을 이 기타의 2단자 쌍안정 스위칭 소자로 치환하는 경우에는, 해당 소자(1, 2)의 한쪽을 상기 쌍안정 저항 소자로 치환하고, 다른쪽을 상기 원자 스위치로 치환하도록 하여도 좋다.
실시예
「실시예 1」
TMR 스핀 밸브 소자(1)를 이하의 순서로 제작하였다．즉, 스퍼터 수법에 의해, 실리콘으로 이루어지는 기판(3)의 위에 전극층(11)으로서 Au(5㎚ 두께)/Ta(5㎚ 두께)를, 반강자성층(15)으로서 Ni80Fe20(5㎚ 두께)/IrMn(8㎚ 두께)을, 강자성층(7)으로서 Co70Fe30(2㎚ 두께)/Ru(0.8㎚ 두께)/Co40Fe40B20(6㎚ 두께)를, 절연체층(5)으로서 MgO(0.8㎚ 두께)를, 자유층(9)으로서 Co40Fe40B20(2㎚ 두께)/Ta(5㎚ 두께)/Ru(5㎚ 두께)를, 캡핑층(17)으로서 Cu(2㎚ 두께)를, 전극층(13)으로서 Au(2㎚ 두께)를 순차적으로 적층하였다. 또한, 네가 레지스트를 도포한 후, 전자선 조사에 의해 패터닝을 시행하고, 이온 밀링에 의해 100㎚x50㎚의 타원형 주상의 스핀 밸브 소자를 형성하였다．
다음에, CVD법에 의해 SiO2막을 형성한 후, 스핀 밸브 소자상의 레지스트를 리프트 오프에 의해 제거하고, 계속하여, 4kOe 정도의 자장중에서, 350℃로 어닐을 행하였다．
이와 같이 하여 얻어진 스핀 밸브 소자를 이용하여, 도 1에 도시하는 바와 같은 회로를 실시예 1의 시료로서 구성하였다．여기서, 스위칭 소자(25, 27)로서, ON 상태에서의 이미터·컬렉터 사이의 전압 손실이 0.2V인 바이폴러 트랜지스터를 이용하고, 또한, 저항 소자(27)로서, 저항치Rs가 2kΩ의 것을 이용하였다.
「실시예 2」
회로로서 도 7에 도시하는 것을 이용하였다．스위칭 소자(51, 53, 55)로서 전계 효과형 트랜지스터를 이용하고, 스핀 밸브 소자(1, 2)를 실시예 1와 같은 수법으로 작성함에 의해 이 실시예 2의 시료를 얻었다.
「실시예 3」
절연체 박막을 이용한 쌍안정 저항 소자(1')를 이하의 순서로 제작하였다．즉, 스퍼터 수법에 의해, 실리콘으로 이루어지는 기판(2)의 위에 하부 전극층(11)으로서 Cu(200㎚ 두께)를 성막하고, 그 후, 통상의 화학 기계 연마에 의해 표면을 평탄화하였다．뒤이어, 열산화에 의해 CuxO막(120㎚ 두께) 형성한 후, TiN(50㎚ 두께)을 형성하여 상부 전극(13)을 작성하였다. 한, 네가 레지스트를 도포한 후, 전자선 조사에 의해 패터닝을 시행하고, 이온 밀링에 의해 200㎚φ의 원형 주상의 쌍안정 저항 소자를 형성하였다．다음에, CVD법에 의해 SiO2막을 형성한 후, 쌍안정 저항 소자상의 레지스트를 리프트 오프에 의해 제거하였다．
이와 같이 하여 얻어진 쌍안정 저항 소자를 이용하여, 실시예 2과 마찬가지로 도 6에 도시하는 회로를 실시예 3의 시료로서 구성하였다.
시험예
상기한 실시예 1 내지 3에서 얻어진 각 시료에 관한 구동 조건과 그에 의한 동작 결과를 표 3에 정리하였다．입력 펄스 폭은, 실시예 1, 2에 관해서는 20㎱, 실시예 3에 관해서는 70㎱로 하였다．어느 실시예에서도 양호한 결과가 얻어지고, RS 플립플롭 회로로서의 동작이 확인되었다.
| Vp(V) | Vap(V) | Vm(V) | Ron(Ω) | Roff(Ω) | Rs(Ω) | Vt(V) | Von(V) | Voff(V) | |
| 실시예 1 | 0.7 | 0.4 | 0.9 | 2.1 | 4.5 | 2.0 | 0.9 | 0.44 | 0.35 |
| 실시예 2 | 0.7 | 0.4 | 0.9 | 2.1 | 4.5 | - | 0.9 | 0.54 | 0.36 |
| 실시예 3 | 2.3 | 1.2 | 2.5 | 5.0E+04 | 6.7E+06 | - | 1.4 | 1.19 | 0.21 |
메모리성(불휘발성)을 갖는 2단자 쌍안정 스위칭 소자(스핀 밸브 소자, 원자 스위치 등)를 이용하기 때문에, 간편한 구성으로 전류 효율이 좋은 논리 회로를 제공할 수 있다.
1, 1', 2 : 스핀 밸브 소자
3 : 기판
5 : 절연체층
7 : 강자성층(고정층)
9 : 강자성층(프리층)
11, 13 : 전극층
15 : 반강자성층(핀 고정층)
17 : 캡핑층
23 : 비자성층
25, 29 : 스위칭 소자
27 : 저항 소자
31, 35, 47 : 정류 소자
33 : 세트 입력단자
37 : 리셋 입력단자
39 : 출력단자
41, 43, 51, 53, 55 : 스위칭 소자
57 : 증폭용 트랜지스터
3 : 기판
5 : 절연체층
7 : 강자성층(고정층)
9 : 강자성층(프리층)
11, 13 : 전극층
15 : 반강자성층(핀 고정층)
17 : 캡핑층
23 : 비자성층
25, 29 : 스위칭 소자
27 : 저항 소자
31, 35, 47 : 정류 소자
33 : 세트 입력단자
37 : 리셋 입력단자
39 : 출력단자
41, 43, 51, 53, 55 : 스위칭 소자
57 : 증폭용 트랜지스터
Claims (11)
- 제 1의 임계치 전압 이하의 전압이 인가된 경우에 제 1의 저항치를 갖는 상태가 되고, 상기 제 1의 임계치 전압보다 큰 제 2의 임계치 전압 이상의 전압이 인가된 경우에 상기 제 1의 저항치와는 다른 제 2의 저항치를 갖는 상태가 되는 특성, 및 비전압 인가하에서 상기한 각 상태를 유지하는 특성을 갖는 2단자 쌍안정 스위칭 소자와,
상기 2단자 쌍안정 스위칭 소자의 한쪽의 단자에 일단이 접속된 제 1의 스위칭 소자와,
상기 2단자 쌍안정 스위칭 소자의 다른쪽의 단자에 저항 소자를 통하여 일단이 접속된 제 2의 스위칭 소자와,
상기 2단자 쌍안정 스위칭 소자의 한쪽 및 다른쪽의 단자에 각각 접속된 제 1 및 제 2의 펄스 입력단자를 구비하고,
상기 제 1의 스위칭 소자의 타단과, 상기 제 2의 스위칭 소자의 타단과의 사이에 바이어스 전압이 가하여지고, 상기 제 1 및 제 2의 펄스 입력단자로부터 트리거 펄스가 입력되는 것을 특징으로 하는 논리 회로. - 제 1항에 있어서,
상기 2단자 쌍안정 스위칭 소자의 한쪽 및 다른쪽의 단자에 각각 접속된 제 3 및 제 4의 스위칭 소자를 또한 구비하고,
상기 제 3의 스위칭 소자는, 상기 제 2의 펄스 입력단자로부터 트리거 펄스가 입력된 경우에, 상기 2단자 쌍안정 스위칭 소자의 한쪽의 단자에서의 임피던스를 저하시키도록 작동되고,
상기 제 4의 스위칭 소자는, 상기 제 1의 펄스 입력단자로부터 트리거 펄스가 입력된 경우에, 상기 2단자 쌍안정 스위칭 소자의 다른쪽의 단자에서의 임피던스를 저하시키도록 작동되는 것을 특징으로 하는 논리 회로. - 제 1항에 있어서,
상기 2단자 쌍안정 스위칭 소자가, 적어도, 절연체층 또는 비자성층과, 이 절연체층 또는 비자성층을 끼우는 형태로 마련된 상호 보호자력이 다른 한 쌍의 강자성층을 갖는 스핀 밸브 소자인 것 특징으로 하는 논리 회로. - 제 1항에 있어서,
상기 2단자 쌍안정 스위칭 소자가, 절연체 박막과, 해당 절연체 박막을 끼우는 형태로 마련된 한 쌍의 전극을 갖는 쌍안정 저항 소자인 것을 특징으로 하는 논리 회로. - 제 1항에 있어서,
상기 2단자 쌍안정 스위칭 소자가, 고체 전해질 전극과 금속 전극 사이의 미소 갭에 전계를 인가함에 의해, 해당 갭에서의 금속 클러스터의 형성과 소멸을 제어하고, 이 제어에 의해 고체 전해질 전극과 금속 전극 사이를 전기적으로 온 오프 하도록 구성된 원자 스위치인 것을 특징으로 하는 논리 회로. - 제 1의 임계치 전압 이하의 전압이 인가된 경우에 제 1의 저항치를 갖는 상태가 되고, 상기 제 1의 임계치 전압보다 큰 제 2의 임계치 전압 이상의 전압이 인가된 경우에 상기 제 1의 저항치와는 다른 제 2의 저항치를 갖는 상태가 되는 특성과, 비전압 인가하에서 상기한 각 상태를 유지하는 특성을 가지며, 서로의 극성이 정돈되는 형태로 직렬 접속된 제 1 및 제 2의 2단자 쌍안정 스위칭 소자와,
상기 제 1 및 제 2의 2단자 쌍안정 스위칭 소자의 직렬 회로의 일단 및 타단에 각각의 일단이 접속된 제 1 및 제 2의 스위칭 소자와,
상기 직렬 회로의 일단과 타단에 접속된 제 1의 펄스 입력단자와,
상기 직렬 회로의 중간점에 접속된 제 2의 펄스 입력단자를 구비하고,
상기 제 1의 스위칭 소자의 타단과, 상기 제 2의 스위칭 소자의 타단의 사이에 바이어스 전압이 가하여지고, 상기 제 1 및 제 2의 펄스 입력단자로부터 트리거 펄스가 입력되는 것을 특징으로 하는 논리 회로. - 제 6항에 있어서,
상기 직렬 회로의 일단, 타단 및 중간점에 각각 접속된 제 3, 제 4 및 제 5의 스위칭 소자를 또한 구비하고,
상기 제 3 및 제 4의 스위칭 소자는, 상기 제 2의 펄스 입력단자로부터 트리거 펄스가 입력된 경우에, 각각 상기 직렬 회로의 일단 및 타단에서의 임피던스를 저하시키도록 작동되고,
상기 제 5의 스위칭 소자는, 상기 제 1의 펄스 입력단자로부터 트리거 펄스가 입력된 경우에, 상기 직렬 회로의 중점에서의 임피던스를 저하시키도록 작동되는 것을 특징으로 하는 논리 회로. - 제 6항에 있어서,
상기 제 1 및 제 2의 2단자 쌍안정 스위칭 소자의 적어도 한쪽이, 적어도, 절연체층 또는 비자성층과, 이 절연체층 또는 비자성층을 끼우는 형태로 마련된 상호 보호자력이 다른 한 쌍의 강자성층을 갖는 스핀 밸브 소자인 것 특징으로 하는 논리 회로. - 제 6항에 있어서,
상기 제 1 및 제 2의 2단자 쌍안정 스위칭 소자의 적어도 한쪽이, 절연체 박막과, 해당 절연체 박막을 끼우는 형태로 마련된 한 쌍의 전극을 갖는 쌍안정 저항 소자인 것을 특징으로 하는 논리 회로. - 제 6항에 있어서,
상기 제 1 및 제 2의 2단자 쌍안정 스위칭 소자의 적어도 한쪽이, 고체 전해질 전극과 금속 전극 사이의 미소 갭에 전계를 인가함에 의해, 해당 갭에서의 금속 클러스터의 형성과 소멸을 제어하고, 이 제어에 의해 고체 전해질 전극과 금속 전극 사이를 전기적으로 온 오프 하도록 구성된 원자 스위치인 것을 특징으로 하는 논리 회로. - 제 1항 또는 제 6항에 있어서,
상기 제 1 및 제 2의 펄스 입력단자가 각각 정류 소자를 통하여 접속되는 것을 특징으로 하는 논리 회로.
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