CN112837724B

CN112837724B - 反相器和存储器件

Info

Publication number: CN112837724B
Application number: CN202110012411.2A
Authority: CN
Inventors: 黄伟兴; 朱慧珑
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2021-01-06
Filing date: 2021-01-06
Publication date: 2023-03-17
Anticipated expiration: 2041-01-06
Also published as: CN112837724A

Abstract

本申请公开了一种反相器和一种存储器件。该反相器包括串联连接的负电容晶体管，其被配置为：分别响应于接收表示逻辑值1的第一输入电平、表示逻辑值1/2的第二输入电平和表示逻辑值0的第三输入电平，输出表示逻辑值0的第一输出电平、表示逻辑值1/2的第二输出电平和表示逻辑值1的第三输出电平。

Description

反相器和存储器件

技术领域

本申请涉及半导体技术领域，具体地，涉及一种三逻辑值反相器和一种三逻辑值存储器件。

背景技术

通过微缩器件尺寸，CMOS技术已经发展多年。然而，随着器件密度的增加，互连线的寄生电容和电阻导致功耗的增加，互连线的总长度和复杂度随着每一个新技术节点的增加而增加。这些都成为限制CMOS技术进一步发展的瓶颈。

发明内容

有鉴于此，本申请的目的至少部分地在于提供一种能够以较少的器件和互连来实现同样功能的三逻辑值反相器和三逻辑值存储器件。

根据本申请的第一方面，提供了一种反相器，包括串联连接的负电容晶体管，配置为：分别响应于接收表示逻辑值1的第一输入电平、表示逻辑值1/2的第二输入电平和表示逻辑值0的第三输入电平，输出表示逻辑值0的第一输出电平、表示逻辑值1/2的第二输出电平和表示逻辑值1的第三输出电平。

在一些实施例中，负电容晶体管包括第一晶体管和第二晶体管，所述第一晶体管为P型晶体管，所述第一晶体管的栅极作为反相器的输入端，所述第一晶体管的第一极与第一电源连接，所述第一晶体管的第二极作为反相器的输出端；所述第二晶体管为N型晶体管，所述第二晶体管的栅极与所述第一晶体管的栅极连接，所述第二晶体管的第一极与所述第一晶体管的第二极连接，所述第二晶体管的第二极与地连接。

在一些实施例中，负电容晶体管包括基准晶体管和负电容，所述负电容与所述基准晶体管的栅极串联连接，且所述负电容与所述基准晶体管的栅电容相匹配。

在一些实施例中，基准晶体管包括平面型金属氧化物半导体场效应晶体管MOSFET、鳍式场效应晶体管FinFET、纳米线或纳米片场效应晶体管。

在一些实施例中，负电容的绝对值大于所述基准晶体管的栅电容。

在一些实施例中，负电容与所述基准晶体管的栅电容满足：

其中，C_FE为所述负电容，C_MOS为所述基准晶体管的栅电容。

在一些实施例中，负电容由负电容材料通过极化而形成。

在一些实施例中，负电容材料包括铁电材料，所述铁电材料包括含铪、锆和/或硅的氧化物。

根据本申请的第二方面，提供了一种存储器件，包括存储体阵列，所述存储体阵列包括由上述任一实施例所述的反相器构成的存储体。

在一些实施例中，存储体包括第一反相器和第二反相器，所述第一反相器和所述第二反相器并联连接在第二电源和地之间，并且其中，所述第一反相器的输入端与所述第二反相器的输出端连接，作为存储体的第二输出端；所述第二反相器的输入端与所述第一反相器的输出端连接，作为存储体的第一输出端。

根据本申请的实施例，采用负电容晶体管来形成能够输出三逻辑值的反相器，以及利用该反相器形成能够存储三种状态(数据)的存储器件，可以显著地降低器件密度，同时减少器件之间的互连线，进而降低由于互连线而导致的寄生电容和电阻，由此降低了器件的功耗，可以增加系统的稳定性，并提升系统的整体性能。

附图说明

通过以下参照附图对本申请实施例的描述，本申请的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示意性示出了根据本申请实施例的反相器的电路图；

图2示意性示出了根据本申请实施例的反相器的电压传输特性曲线；

图3示意性示出了根据本申请实施例的反相器所包括的负电容晶体管的等效电路图；

图4A和图4B示意性示出了图3所示负电容晶体管的电压电流特性曲线；

图4C示意性示出了根据本申请实施例的反相器的负载线；

图5A至图5D示意性示出了根据本申请实施例的对反相器的参数进行调整的示例；

图6A至图6F示意性示出了制作根据本申请实施例的反相器所包括的负电容晶体管的示例过程；

图7示意性示出了根据本申请实施例的存储器件所包括的存储体的电路图；

图8示意性示出了根据本申请实施例的存储器件的写操作波形；以及

图9A至图9C示意性示出了根据本申请其他实施例的存储器件所包括的存储体的电路图。

贯穿附图，相同或相似的附图标记表示相同或相似的部件。

具体实施方式

以下，将参照附图来描述本申请的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本申请的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本申请的概念。

在附图中示出了根据本申请实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本申请的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

图1示意性示出了根据本申请实施例的反相器100的电路图。如图1所示，反相器100包括串联连接的两个负电容晶体管，分别为第一晶体管M1和第二晶体管M2。根据实施例，第一晶体管M1为P型晶体管，第二晶体管M2为N型晶体管。

如图1所示，第一晶体管M1的栅极与第二晶体管M2的栅极连接在一起，作为反相器100的输入端Vin。第一晶体管M1的第二极与第二晶体管M2的第一极连接在一起，作为反相器100的输出端Vout。第一晶体管M1的第一极与第一电源VDD1连接，第二晶体管M2的第二极与地连接。根据实施例，第一晶体管M1和第二晶体管M2均用作开关晶体管。因此，第一晶体管M1的第一极可以是晶体管的源极或漏极，第一晶体管M1的第二极可以是晶体管的漏极或源极。第二晶体管M2的第一极可以是晶体管的源极或漏极，第二晶体管M2的第二极可以是晶体管的漏极或源极。

根据实施例，反相器100可以被配置为响应于在输入端Vin接收表示逻辑值1的第一输入电平，在输出端Vout输出输出表示逻辑值0的第一输出电平；响应于在输入端Vin接收表示逻辑值1/2的第二输入电平，在输出端Vout输出表示逻辑值1/2的第二输出电平；响应于在输入端Vin接收表示逻辑值0的第三输入电平，在输出端Vout输出表示逻辑值1的第三输出电平。

图2示意性示出了根据本申请实施例的反相器100的电压传输特性曲线。在图2所示的电压传输特性曲线中，横轴表示反相器100的输入电压，仍以Vin表示输入电压的值，纵轴表示反相器100的输出电压，仍以Vout表示输出电压是值。如图2所示，电压输出特性曲线包括高态NM_H、中态NM_M和低态NM_L。其中，高态NM_H和低态NM_L的输出特性曲线为大致水平线。如图2所示，在输入电压值Vin为0V时，输出电压值Vout为第一电源的电压值(仍以VDD1表示)，以0V作为高态NM_H的输入电压值Vin噪声容限的下限。输入电压值Vin从0V开始增加，在输出电压值Vout下降到90％*VDD1时，将90％*VDD1所对应的输入电压值Vin作为高态NM_H的输入电压值Vin噪声容限的上限。类似地，可以确定低态NM_L的输入电压值Vin的噪声容限。如图2所示，中态NM_M的输出特性曲线是具有斜率的大致直线段，其输入电压值Vin的噪声容限可以根据测试得到。如图2所示，在输入电压值Vin为0.3V≤Vin≤0.4V时，输出电压值Vout大致为0.21V≤Vin≤0.39V，可以将该电压范围内的输出定义为中态NM_M。需要说明的是，图2中所示出的电压输出特性曲线仅为示例，可以通过调整反相器的参数来将中态NM_M所对应的输出特性曲线调整为大致水平线，将在下面结合具体的实施例详细说明。

相比于现有反相器，根据本申请实施例的反相器能够根据输入来输出不同于高态NM_H、中态NM_M和低态NM_L的中态NM_M。并且相比于现有反相器，根据本申请实施例的反相器的电路结构并没有采用更多的CMOS器件，也没有增加更多的互连线。因为多值逻辑器件具有较高的功能性，可以用较少的器件和互连实现一个相同功能的系统，因此，多值逻辑电路被认为是解决互连问题的一种方法。根据本申请实施例的反相器无需增加CMOS器件和互连线，以简单的电路结构实现了多值逻辑器件的功能，可以以更少的器件实现系统的功能，可以增加系统的稳定性，并提升系统的整体性能。

图3示意性示出了根据本申请实施例的反相器100所包括的负电容晶体管300的等效电路图。如图3所示，以N型晶体管，即第二晶体管M2为例进行说明，可以理解的是，P型晶体管，即第一晶体管M1也具有类似的性质。

如图3所示，负电容晶体管300包括基准晶体管M₀和负电容C_FE，负电容C_FE与基准晶体管M₀的栅极串联连接。根据实施例，负电容C_FE与基准晶体管M₀的栅电容C_MOS相匹配。如图3所示，负电容C_FE的一端与基准晶体管M₀的栅极连接，负电容C_FE的另一端作为所形成的负电容晶体管300的栅极(G)。基准晶体管M₀的漏极和源极分别作为负电容晶体管300的漏极(D)和源极(S)。

基准晶体管M₀可以为各种形式。根据实施例，基准晶体管M₀可以包括平面型金属氧化物半导体场效应晶体管(MOSFET)、鳍式场效应晶体管(FinFET)、纳米线或纳米片场效应晶体管等。根据实施例，负电容C_FE由负电容材料通过极化而形成。负电容材料可以包括铁电材料。铁电材料一般处在两种极化状态中的一种，例如向上极化或向下极化之中的一种。但在一些特殊条件下，例如负电容C_FE与基准晶体管M₀的栅电容C_MOS相匹配，铁电材料可以稳定在两种极化状态之间，由此形成负电容状态，并且可以将铁电材料称作负电容材料。根据实施例，铁电材料包括含铪(Hf)、锆(Zr)和/或硅(Si)的氧化物。例如，在一个具体的实施例中，铁电材料可以是HfZrO。

根据实施例，负电容C_FE的绝对值应该大于基准晶体管M₀的栅电容C_MOS，以通过负电容C_FE的放大效应来调整基准晶体管M₀的输出。根据实施例，负电容C_FE与基准晶体管M₀的栅电容C_MOS满足如下表达式(1)：

图4A和图4B示意性示出了图3所示负电容晶体管的电压电流特性曲线。图4A示出的是流过负电容晶体管的电流与施加于负电容晶体管的栅极和源极之间的电压的关系曲线。如图4A所示，横轴表示施加于负电容晶体管的栅源电压V_GS，纵轴表示负电容晶体管的漏极电流I_D。图4A中负电容晶体管的仿真参数为：铁电电容介质层厚度T_FE＝8nm，剩余极化强度Pr＝16.01μC/cm²，校顽场场强Ec＝1.96MV/cm。如图4A所示，曲线1表示未添加负电容C_FE的基准晶体管M₀的I_D-V_GS关系曲线，曲线2表示串联有负电容C_FE的基准晶体管M₀的I_D-V_GS关系曲线。可以看出，由于负电容的电压放大作用，使得负电容晶体管使晶体管的输出电流显著增加。图4B示出的是负电容晶体管内部各电压之间的关系曲线。如图4B所示，横轴表示施加于负电容晶体管的栅源电压V_GS。图4B中的曲线1表示测得的基准晶体管M₀的栅极与源极之间的电压V_IS，曲线2表示测得的负电容两端的电压的电压V_FE。可以看出，负电容具有电压放大作用，可以将施加到基准晶体管栅极的电压放大为大于施加在负电容晶体管的栅极(即施加在负电容另一端与基准晶体管的源极之间)的电压。根据电容之间的串联连接关系可知，电压V_GS满足V_GS＝V_IS+V_FE，即如图4B中的曲线3所示。

图4C示意性示出了根据本申请实施例的反相器的负载线。如图4C所示，曲线1-1、1-2、1-3和1-4分别示出反相器所包括的P型晶体管，即第一晶体管在反相器输入电压Vin分别为不同电压值时的输出负载线，曲线2-1、2-2、2-3和2-4分别示出反相器所包括的N型晶体管，即第二晶体管在反相器输入电压Vin分别为不同电压值时的输出负载线。根据第一晶体管和第二晶体管之间的连接关系可知，输入电压Vin相同的第一晶体管的输出负载线和第二晶体管的输出负载线的交点表示反相器的工作点。如图4C所示，由于负电容的电压放大作用，使得第一晶体管和第二晶体管的输出负载线在输入电压Vin中间部分增加了交点，即增加了能够使反相器正常工作的工作点。例如，如图4C所示，Vin＝0.3V的输出负载线1-2和2-2相较于点Q₁，该Q₁点的输出电流I_D为1.8mA/μm，输出电压Vout为0.38V。Vin＝0.4V的输出负载线1-3和2-3相较于点Q₂，该Q₂点的输出电流I_D为1.7mA/μm，输出电压Vout为0.27V。当Q₁点和Q₂点的输出电压和输出电流的波动范围在指定范围内时，可以认为是一种介于高态NM_H和低态NM_L之间的中间状态NM_M。

根据实施例，如果Q₁点和Q₂点的输出电压和输出电流的波动范围不在指定范围内，则可以通过调整铁电电容介质层厚度、剩余极化强度、校顽场场强等参数来将其调整到指定范围内。图5A至图5D示意性示出了根据本申请实施例的对反相器的参数进行调整的示例。

图5A和图5B示出了调整铁电电容介质层厚度的示例。如图5A所示，曲线1、2和3分别表示铁电电容介质层厚度T_FE分别为8nm、9nm和10nm时输入电压与输出电压的关系曲线。从图5A中可以看出，铁电电容介质层厚度T_FE的值越大，中态NM_M的输出电压的波动越小。在T_FE＝10nm时，中态NM_M的输出电压曲线大致为水平线。如图5B所示，在调整铁电电容介质层厚度T_FE时，输入电压的噪声容限也会发生变化。根据实施例，可以通过权衡输出电压的波动范围和输入电压的噪声容限来确定铁电电容介质层厚度T_FE。

图5C和图5D示出了调整剩余极化强度和校顽场场强的示例。如图5C所示，曲线1是剩余极化强度随铁电材料退火温度变化的曲线，曲线2是校顽场场强随铁电材料退火温度变化的曲线，通过调整温度同时调整剩余极化强度和校顽场场强。如图5D所示，在铁电电容介质层厚度T_FE为T_FE＝8nm的情况下，在温度小于600℃时，输出电压具有较大的波动范围(如图5D中的曲线1、2和3所示，其中，曲线1为温度为500℃时的曲线，曲线2为温度为550℃时的曲线，曲线3为温度为600℃时的曲线)。在温度为650℃时，输出电压具有较小的波动范围，如图5D中的曲线4所示，中态NM_M的输出电压曲线大致为水平线。

图6A至图6F示意性示出了制作根据本申请实施例的反相器所包括的负电容晶体管的示例过程。

如图6A所示，首先提供已经制作完成的基准晶体管。根据实施例，基准晶体管可以为各种形式。例如，基准晶体管可以包括平面型金属氧化物半导体场效应晶体管(MOSFET)、鳍式场效应晶体管(FinFET)、纳米线或纳米片场效应晶体管等。并且，对形成基准晶体管的工艺不做限定。在图6A的示例中，所提供的基准晶体管包括硅衬底601、在硅衬底601中形成的源/漏扩展区602、在硅衬底601上形成的栅极介质603、在栅极介质603上形成的栅极604、围绕栅极604形成的侧墙605和围绕硅衬底601的一部分形成的STI隔离606。

接下来，如图6B所示，在硅衬底601和STI隔离606上形成覆盖硅衬底601和STI隔离606的顶部表面的氧化物层607，并在氧化物层607中分别形成栅极接触点608、源极接触点609和漏极接触点610。可以采用常规工艺来形成栅极接触点608、源极接触点609和漏极接触点610。

接下来，如图6C所示，在氧化物层607上沉积SiN层611。在具体的实施例中，SiN层611的厚度可以约为20～150nm。然后，在所形成的SiN层611上涂覆光刻胶612，并通过对光刻胶612进行图案化来形成开口613。如图6C所示，开口613位于栅极接触点608上方，在开口613的底部可以完全显露栅极接触点608，以便在开口613中形成与基准晶体管的栅极串联链接的负电容。在具体的实施例中，可以通过反应离子刻蚀(RIE)SiN层611，并停止刻蚀于栅极接触点608和氧化物层607的顶部表面处的工艺来形成开口613。

接下来，如图6D所示，去除光刻胶，并在SiN层611的顶部表面以及开口613的侧壁和底部表面上沉积第一导电金属层614。根据实施例，所沉积的金属材料可以是钨(W)、钴(Co)、钌(Ru)、锡(Tin)中的一种或几种。根据实施例，第一导电金属层614可以包括多个金属层，以优化膜层的电阻以及电容的特性。根据实施例，可以采用原子层沉积ALD工艺来形成第一导电金属层614。然后，在形成的第一导电金属层614上沉积负电容材料或铁电材料，以在第一导电金属层614的表面上保形地形成负电容材料层615。在具体的实施例中，负电容材料层615可以是厚度约为1～20nm的HfZrO层，但本申请的实施例不限于此。然后，在形成的负电容材料层615上沉积第二导电金属层616。根据实施例，所沉积的金属材料可以是钨(W)、钴(Co)、钌(Ru)、锡(Tin)中的一种或几种。根据实施例，第二导电金属层616可以包括多个金属层，以优化膜层的电阻以及电容的特性。然后，回蚀所形成的第二导电金属层616，以去除位于SiN层611顶部表面上的第二导电金属层616的部分和位于开口613中的第二导电金属层616的一部分。在具体的实施例中，优选采用原子层刻蚀(ALE)的工艺来对第二导电金属层616进行回蚀，以便更准确地控制刻蚀的深度，以控制所形成的负电容的大小。

接下来，如图6E所示，在开口613中沉积氧化物层617，并通过回蚀去除SiN层611顶部表面上的负电容材料层615和第一导电金属层614。对显露SiN层611、氧化物层617、负电容材料层615和第一导电金属层614的顶部表面进行抛光(CMP)处理。由开口613中的第二导电金属层616的剩余部分与负电容材料层615和第一导电金属层614一起形成所需的负电容。

接下来，如图6F所示，在氧化物层617和SiN层611中分别形成栅极接触点618、源极接触点619和漏极接触点620。可以采用常规工艺来形成栅极接触点618、源极接触点619和漏极接触点620。如图6F所示，栅极接触点618与第二导电金属层616连接，源极接触点619和漏极接触点620分别与源极接触点609和漏极接触点610连接。

可以根据上述图6A至图6F所示工艺过程，分别形成P型负电容晶体管(第一晶体管)和N型负电容晶体管(第二晶体管)，并通过互连线链接所形成的第一晶体管和第二晶体管的栅极，以及第一晶体管的第二极和第二晶体管的第一极，以形成根据本申请实施例的三逻辑值反相器。

根据本申请的实施例，还提供了一种存储器件，该存储器件包括存储体阵列。存储体阵列由前述实施例的反相器构成。下面结合静态随机存储器SRAM的示例进行说明，但本申请不限于此。

图7示意性示出了根据本申请实施例的存储器件所包括的存储体700的电路图。如图7所示，存储体700包括第一反相器701和第二反相器702。第一反相器701和第二反相器702并联连接在第二电源VDD2和地之间。第一反相器701的输入端与第二反相器702的输出端连接，作为存储体700的第二输出端QB。第二反相器702的输入端与第一反相器701的输出端连接，作为存储体700的第一输出端Q。如图7所示，还示出了用于控制向存储体700中存储数据的写控制信号线WL和WLB和用于控制数据传输的两个传输门TGL。传输门TGL的输出端分别与存储体700的第一输出端Q和第二输出端QB连接。传输门TGL的输入端分别连接位线BL和位线BLB。写控制信号线WL和WLB分别连接在两个传输门TGL的正负控制端。

图8示意性示出了根据本申请实施例的存储器件的写操作波形。如图8所示，在写控制信号线WL和WLB中分别输入正负控制信号(图8中仅示出了写控制信号线WL中的信号的波形)，在每个写控制信号脉冲作用期间维持位线BL和位线BLB上的数据输入信号(图8中仅示出了位线BL中的信号的波形)有效，则在写控制信号脉冲和有效数据输入信号的作用下，在存储体中写入对应的数据。如图8所示，可以在存储体中分别写入“1”、“1/2”和“0”三种逻辑值。

在本申请的实施例中，利用第一反相器701和第二反相器702构成基本RS触发器，一位存储体可以存储具有三种逻辑值的数据。一位存储体仅包括四个负电容晶体管，与现有技术中的基本RS触发器所使用的器件数量相同。因此，基于本申请的实施例所构成的存储器件结构简单，并且能够存储更多的数据，用于实现多值逻辑系统，从而提升系统的整体性能。

在图8所示的存储体示例中，构成第一反相器701和第二反相器702的晶体管为负电容晶体管。构成传输门TGL的晶体管可以使用负电容晶体管，也可以使用常规的MOSFET，均可以实现根据本申请实施例的三值存储器件。

图9A至图9C示意性示出了根据本申请其他实施例的存储器件所包括的存储体的电路图。在图9A至图9C中所示的存储体示例中，构成第一反相器701和第二反相器702的晶体管为负电容晶体管。构成传输门TGL的晶体管可以使用负电容晶体管，也可以使用常规的MOSFET。在图9A中，仅在存储体的第一输出端Q设置传输门TGL，传输门TGL的连接方式与图7所示的示例相同。由于仅在第一输出端Q设置传输门TGL，因此进一步减少了所使用的器件的数量，有利于进一步降低器件的功耗。在图9B中，采用了选通晶体管AXR和AXL来分别代替两个传输门TGL。相比于传输门TGL，选通晶体管AXR和AXL仅使用了减半数量的晶体管，也能够减少所使用的器件的数量，有利于进一步降低器件的功耗。在图9C中，仅在存储体的第一输出端Q设置选通晶体管AX。容易理解，图9C中的示例能够进一步减少所使用的器件的数量，并进一步降低器件的功耗。

根据本申请实施例的存储器件，可以显著地降低器件密度，同时减少器件之间的互连线，进而降低由于互连线而导致的寄生电容和电阻，由此降低了器件的功耗，可以增加系统的稳定性，并提升系统的整体性能。

根据本申请实施例的存储器件可以应用于各种电子设备。例如，通过集成多个这样的存储器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本申请还提供了一种包括上述存储器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本申请的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本申请的范围。本申请的范围由所附的权利要求及其等价物限定。不脱离本申请的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本申请的范围之内。

Claims

1.一种反相器，包括串联连接的负电容晶体管，配置为：

分别响应于接收表示逻辑值1的第一输入电平、表示逻辑值1/2的第二输入电平和表示逻辑值0的第三输入电平，输出表示逻辑值0的第一输出电平、表示逻辑值1/2的第二输出电平和表示逻辑值1的第三输出电平；

其中，所述负电容晶体管包括基准晶体管和负电容，所述负电容与所述基准晶体管的栅极串联连接，且所述负电容与所述基准晶体管的栅电容相匹配，所述负电容与所述基准晶体管的栅电容满足：

其中，C_FE为所述负电容，C_MOS为所述基准晶体管的栅电容；

其中，所述反相器并配置为：

通过调整预设参数将所述反相器输出电压和输出电流的波动范围调整到指定范围内；所述预设参数包括：铁电电容介质层厚度、剩余极化强度、校顽场场强；以及

所述反相器与另一反相器并联连接，构成存储体，并且其中，

所述反相器的输入端与所述另一反相器的输出端连接，作为所述存储体的第二输出端；所述另一反相器的输入端与所述反相器的输出端连接，作为所述存储体的第一输出端，所述另一反相器的结构与所述反相器结构相同。

2.根据权利要求1所述的反相器，其中，所述负电容晶体管包括第一晶体管和第二晶体管，

所述第一晶体管为P型晶体管，所述第一晶体管的栅极作为反相器的输入端，所述第一晶体管的第一极与第一电源连接，所述第一晶体管的第二极作为反相器的输出端；

所述第二晶体管为N型晶体管，所述第二晶体管的栅极与所述第一晶体管的栅极连接，所述第二晶体管的第一极与所述第一晶体管的第二极连接，所述第二晶体管的第二极与地连接。

3.根据权利要求1所述的反相器，其中，所述基准晶体管是平面型金属氧化物半导体场效应晶体管MOSFET、鳍式场效应晶体管FinFET、纳米线或纳米片场效应晶体管。

4.根据权利要求1所述的反相器，其中，所述负电容由负电容材料通过极化而形成。

5.根据权利要求4所述的反相器，其中，所述负电容材料包括铁电材料，所述铁电材料包括含铪、锆和/或硅的氧化物。

6.一种存储器件，包括存储体阵列，所述存储体阵列包括由权利要求1至5中任一项所述的反相器构成的存储体。

7.根据权利要求6所述的存储器件，其中，所述存储体包括第一反相器和第二反相器，所述第一反相器和所述第二反相器并联连接在第二电源和地之间，并且其中，

所述第一反相器的输入端与所述第二反相器的输出端连接，作为存储体的第二输出端；所述第二反相器的输入端与所述第一反相器的输出端连接，作为存储体的第一输出端。