CN117352031A - 随机存取存储器电路、存储器、存储阵列及数据操作方法 - Google Patents

随机存取存储器电路、存储器、存储阵列及数据操作方法 Download PDF

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Abstract

本发明公开了一种随机存取存储器电路、存储器、存储阵列及数据操作方法，涉及电子技术领域，包括：第一晶体管和第二晶体管均包括源极、漏极、栅极和沟道电极；每个晶体管的沟道电极与栅极露出的沟道区电接触；第一晶体管的栅极与第二晶体管的沟道电极连接，第二晶体管的栅极与第一晶体管的沟道电极连接，每个晶体管可实现传统两个晶体管构成的非门，且第一晶体管和第二晶体管构成互耦反相器；还包括读写单元，其中包括控制开关和位线组，控制开关与存储单元和位线组连接。本发明用四个晶体管即能够具备存储器的存储读写功能，电路面积和体积大大减小，电路集成度更高，可实现高效的存储功能、同时具备多态存储的特性，调控扩展为多维度。

Description

随机存取存储器电路、存储器、存储阵列及数据操作方法
技术领域
本发明涉及电子技术领域，特别涉及一种随机存取存储器电路、存储器、存储阵列及数据操作方法。
背景技术
随机存取存储器(Random Access Memory，RAM)可以随时读写，而且速度很快，通常作为操作系统或其他正在运行中的程序的临时数据存储介质。随机存取存储器工作时可以随时从任何一个指定的地址写入(存入)或读出(取出)信息。当前技术中的随机存取存储器电路单元一般由六个晶体管连接组成，其中四个晶体管用于存储，两个晶体管用于控制读写，由于使用的晶体管数量多，导致相同的存储容量下，存储单元占用的体积较大，集成度低，且制造工艺复杂，另外，晶体管数量多实际工作过程中功耗也大。
发明内容
为解决现有技术中静态随机存取存储器存储单元占用体积大、集成度低的技术问题，本发明一方面公开了一种随机存取存储器电路，包括：
存储单元，包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管均包括源极、漏极、栅极和沟道电极；每个晶体管的所述沟道电极与所述晶体管的所述栅极露出的沟道区电接触；
所述第一晶体管的栅极与所述第二晶体管的沟道电极连接，所述第二晶体管的栅极与所述第一晶体管的沟道电极连接，以使所述第一晶体管和所述第二晶体管构成互耦反相器；
读写单元，包括控制开关和位线组，所述控制开关与所述存储单元和所述位线组连接。
可选地，所述控制开关包括第三晶体管和第四晶体管，所述第三晶体管的源极与所述第一晶体管的沟道电极连接，所述第四晶体管的源极与所述第二晶体管的沟道电极连接。
可选地，还包括字线，所述第三晶体管的栅极和所述第四晶体管的栅极均与字线连接，其中，
所述字线的电平信号为低电平时，所述随机存取存储器电路在保持阶段，所述第三晶体管和所述第四晶体管处于截止状态；
所述字线的电平信号为高电平时，所述随机存取存储器电路在读写阶段，所述第三晶体管和所述第四晶体管处于导通状态。
可选地，所述位线组包括第一位线和第二位线，所述第三晶体管的漏极与所述第一位线连接，所述第四晶体管的漏极与所述第二位线连接。
可选地，所述第三晶体管的漏极所连接的第一位线和所述第四晶体管的漏极所连接的第二位线相反。
可选地，所述第一晶体管的源极和所述第二晶体管的源极连接数字地端，所述第一晶体管的漏极和所述第二晶体管的漏极连接电源电压。
可选地，对于所述第一晶体管和所述第二晶体管，每个晶体管的所述沟道区均包括多个侧面，每个晶体管的所述栅极露出至少一个所述侧面的部分或全部，用于设置所述沟道电极。
可选地，所述第一晶体管的栅极与所述第二晶体管的栅极均包括一个或多个分离的子栅极；
所述第一晶体管的沟道电极与所述第二晶体管的沟道电极均包括一个或多个分离的子沟道电极。
所述存储单元，铁电材料、磁电材料、相变材料、量子效应材料、阻变效应材料、存储效应材料、半导体材料、超导材料、导体材料、绝缘材料、介质材料、二维材料、一维材料、三维材料、钙钛矿材料、氧化物、硫化物、氰化物、氢化物、硅化物中的一种或几种作为绝缘层添加层、绝缘层材料、绝缘层添加材料、半导体层材料、半导体沟道材料、或者沟道电极材料。
所述沟道电极通过掺杂工艺、或/和沉积工艺、或/和外延工艺、或/和自组装工艺、或/和旋涂工艺、或/和自组装工艺、或/和Roll-to-Roll工艺、或/和水热法工艺、或/和压印工艺、或/和滚压工艺、或/和打印工艺、或/和蒸镀工艺加工。
另一方面，公开了一种存储器，包括如上所述的随机存取存储器电路。
另一方面，公开了一种存储阵列，包括：
多个如上所述的存储器，多个所述存储器沿行和列方向呈阵列排布；
多条字线，多个所述存储器中位于同一行中的存储器的栅极导体连接至同一条字线；
多条第一位线，多个所述存储器中位于同一行或同一列中的存储器的沟道控制区连接至同一条第一位线；
多条第二位线，多个所述存储器中位于同一列中的存储器的漏区连接至同一条第二位线；
其中，多个所述存储器的源区连接至固定电位，所述多条第一位线用于在写入操作中施加控制区电压，所述多条第二位线用于在写入操作和读取操作中施加漏极电压，以及在读取操作中用于检测漏极电流，所述漏极电流用于表征所述存储器的存储状态。
另一方面，公开了一种存储阵列的数据操作方法，应用于如上所述的存储阵列，所述方法包括：
在写入操作中，经由所述多条字线中的选定字线施加栅极电压，以及，经由所述多条第二位线中的选定第二位线施加漏极电压，以使选定存储晶体管处于导通状态，以及，经由所述多条第一位线中的选定第一位线向所述选定存储器施加控制区电压，以改变所述选定存储器的存储状态；
在读取操作中，经由所述多条字线中的选定字线施加栅极电压，以及，经由所述多条第二位线中的选定第二位线施加漏极电压，以使选定存储器处于导通状态，以及，经由所述多条第二位线中的选定第二位线检测所述选定存储晶体管的漏极电流以获得所述选定存储器的存储状态、或读取沟道电极的电压以读取所述选定结构的逻辑状态。
可选地，在所述读取操作中，所述多条第一位线断开或连接至固定电位、或者用于提取电压来读取选定结构的逻辑状态。
可选地，所述存储器包括多个沟道控制区，在写入操作中分别对所述多个沟道控制区施加相应的控制区电压以写入多比特的数字值，在所述读取操作中检测所述多个沟道控制区共同调制的漏极电流以读取所述多比特的数字值、或读取沟道电极的电压以读取所述多比特的数字值。
采用上述技术方案，本发明具有如下有益效果：
本发明对第一晶体管和第二晶体管的沟道区中引出沟道电极，沟道电极作为输出端，能够实现逻辑非功能，将输入信号取反并输出。沟道电极与沟道区形成结电容，从而使晶体管具备了存储电荷的能力，能够进行充放电，实现多态存储，比既有SRAM两态更进步。一个改进后的晶体管可等效于原本两个晶体管构成的反相器，两个改进的晶体管为互耦的反相器形成互锁结构，可实现存储，另外设有控制开关和位线组控制读写，也就是说，本发明所公开的随机存取存储器电路基本单元用四个晶体管代替原来的六个晶体管同样能够具备原有的存储读写功能，但电路面积和体积大大减小，电路集成度更高，降低功耗，电路集成度更高，可实现高效的存储功能、同时具备多态存储的特性，调控扩展为多维度。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中一种随机存取存储器电路结构示意图；
图2为本发明实施例的一种随机存取存储器电路结构示意图；
图3a为本发明实施例的一种随机存取存储器电路中第一晶体管的平面结构示意图；
图3b为本发明实施例的一种随机存取存储器电路中第一晶体管的可选截面示意图；
图4为现有技术中一种反相器结构示意图；
图5为本发明实施例的一种随机存取存储器电路中反相器结构示意图；
图6为本发明实施例的一种第一晶体管多输入端示意图；
图7为本发明实施例提供的一种随机存取存储测试结果示意图；
图8为本发明实施例提供的另一种随机存取存储测试结果示意图；
图9为本发明实施例提供的另一种随机存取存储测试结果示意图；
图10为本发明实施例提供的一种添加沟道电极晶体管的工艺制备流程示意图；
图11为本发明实施列提供的一种存储阵列。
图12为本发明的具有沟道电极的晶体管平面结构示意图。
图13为本发明的具有沟道电极的晶体管三维结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
此处所称的“一个实施例”或“实施例”是指可包含于本申请至少一个实现方式中的特定特征、结构或特性。在本申请的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含的包括一个或者更多个该特征。而且，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。
为了下面的详细描述的目的，应当理解，本发明可采用各种替代的变化和步骤顺序，除非明确规定相反。此外，除了在任何操作实例中，或者以其他方式指出的情况下，表示例如说明书和权利要求中使用的成分的量的所有数字应被理解为在所有情况下被术语“约”修饰。因此，除非相反指出，否则在以下说明书和所附权利要求中阐述的数值参数是根据本发明所要获得的期望性能而变化的近似值。至少并不是试图将等同原则的适用限制在权利要求的范围内，每个数值参数至少应该根据报告的有效数字的个数并通过应用普通舍入技术来解释。
尽管阐述本发明的广泛范围的数值范围和参数是近似值，但是具体实例中列出的数值尽可能精确地报告。然而，任何数值固有地包含由其各自测试测量中发现的标准偏差必然产生的某些误差。当本文中公开一个数值范围时，上述范围视为连续，且包括该范围的最小值及最大值，以及这种最小值与最大值之间的每一个值。进一步地，当范围是指整数时，包括该范围的最小值与最大值之间的每一个整数。此外，当提供多个范围描述特征或特性时，可以合并该范围。换言之，除非另有指明，否则本文中所公开之所有范围应理解为包括其中所归入的任何及所有的子范围。例如，从“1至10”的指定范围应视为包括最小值1与最大值10之间的任何及所有的子范围。范围1至10的示例性子范围包括但不限于1至6.1、3.5至7.8、5.5至10等。
本发明的随机存取存储器电路可以用于静态随机存取存储器或动态随机存取存储器，以静态随机存取存储器为例，静态随机存取存储器(Static Random-Access Memory，SRAM)是随机存取存储器的一种，由存储器单元、输入输出单元、控制单元、驱动器单元以及其他功能单元组成，利用晶体管来存储数据，参考图1所示，一个SRAM单元通常由6个晶体管M1,M2,M3,M4,M5,M6构成，包括2个P型MOSFET晶体管M2,M4和4个N型MOSFET晶体管M1,M3,M5,M6，2个P型MOSFET晶体管为上拉晶体管，4个N型MOSFET晶体管中2个晶体管为下拉晶体管，每个上拉晶体管和每个下拉晶体管形成一个反相器，比如M1,M2形成一个反相器，M3,M4形成一个反相器，两个反相器形成互锁结构，通过这样的特性来实现数据的保存。其中上拉晶体管的功能是实现节点的高电位也就是1的状态，下拉晶体管的功能是实现节点的低电位也就是0的状态，这样一个SRAM单元中的两个节点高低电位互换，就能实现0和1两种状态的存储，另外2个N型MOSFET晶体管M5,M6为控制读写功能的控制开关，M5,M6的栅极连接字线，漏极连接位线和位线BL，以实现读写功能。
静态随机存取存储器SRAM不需要刷新电路即能保存其内部存储的数据，因此相对于动态随机存取存储器(Dynamic Random Access Memory，DRAM)具有较高的性能，但是SRAM也有集成度较低，功耗较大等缺点，相同容量的DRAM内存可以设计为较小的体积，但是SRAM却需要很大的体积，因此保证存储性能的同时减小SRAM电路的体积，提高其集成度是有必要的。
那么可以考虑对SRAM中所用到的MOSFET晶体管进行改进，现有技术中的MOSFET晶体管包含NPN型和PNP型，NPN型通常称为N沟道型，PNP型也叫P沟道型。对于N沟道型晶体管其源极和漏极接在N型半导体上，同样对于P沟道型晶体管其源极和漏极接在P型半导体上。制备N沟道型MOSFET晶体管的过程通常是在衬底(半导体或化合物半导体)上通过离子注入制作两个高掺杂浓度的N+区，形成源区和漏区，并引出两个电极，分别作漏极和源极，在漏极和源极以外的衬底表面覆盖一层绝缘层，在绝缘层上再引出一个电极,作为栅极，源区和漏区之间的薄半导体层为沟道区，沟道区可以为P型掺杂；制备P沟道型MOSFET晶体管的形成过程通常是在衬底(半导体或化合物半导体)上通过离子注入制作两个高掺杂浓度的P+区，形成源区和漏区，并引出两个电极，分别作漏极和源极，在漏极和源极以外的半导体衬底表面覆盖一层绝缘层，在漏——源极绝缘层上再引出一个电极,作为栅极，源区和漏区之间的薄半导体层为沟道区，沟道区可以为N型掺杂。
本发明实施例将在MOSFET晶体管的沟道区中引出沟道电极，也就是说本发明的随机存取存储器电路中的晶体管包括源极、漏极、栅极和沟道电极，沟道电极作为输出端，能够实现逻辑非功能，将输入信号取反并输出。沟道电极与沟道区形成结电容，从而使晶体管具备了存储电荷的能力，能够进行充放电，从而实现多态寄存。在电路中可以作输入电极也可以作输出电极，一个改进后的晶体管可等效于原本两个晶体管构成的反相器，两个改进的晶体管为互耦的反相器形成互锁结构，可实现存储，也就是说，本发明所公开的随机存取存储器电路基本单元用四个晶体管代替原来的六个晶体管同样能够具备原有的存储读写功能，电路面积能够明显减小，集成度更高。下面具体介绍本发明实施例中的随机存取存储器电路。
参考图2，本发明一方面公开了一种随机存取存储器电路，包括：
存储单元，包括第一晶体管T1和第二晶体管T2，所述第一晶体管T1和所述第二晶体管T2均包括源极、漏极、栅极和沟道电极；每个晶体管的所述沟道电极与所述晶体管的所述栅极露出的沟道区电接触，每个晶体管的所述沟道电极与所述晶体管的所述沟道区形成结电容；
具体的，本发明实施例中的第一晶体管T1和第二晶体管T2均包括源极、漏极、栅极和沟道电极，参考图2所示，所述第一晶体管T1的栅极与所述第二晶体管T2的沟道电极连接，所述第二晶体管T2的栅极与所述第一晶体管T1的沟道电极连接，以使所述第一晶体管T1和所述第二晶体管T2构成互耦反相器。在一种可能的实施方式中，所述第一晶体管T1的源极和所述第二晶体管T2的源极连接数字地端，所述第一晶体管T1的漏极和所述第二晶体管T2的漏极连接电源电压。
具体的，本发明实施例中，第一晶体管T1和第二晶体管T2为对称设置，每个晶体管相当于现有技术中两个晶体管(N型MOSFET晶体管和P型MOSFET晶体管，以下简称NMOS管和PMOS管)组成的反相器，下面会具体介绍第一晶体管T1和第二晶体管T2作为反相器的原理。
反相器(非门)是逻辑电路的基本单元，现有技术中的反相器有一个输入端和一个输出端。当其输入端为高电平(逻辑1)时输出端为低电平(逻辑0)，当其输入端为低电平时输出端为高电平。也就是说，输入端和输出端的电平状态总是反相的。参考图4，两个晶体管的栅极相连作为输入端Input，两个晶体管的漏极相连作为输出端Output；NMOS管的源极接地，PMOS管的源极接电源。NMOS管的栅极开启电压为正值，PMOS管的栅极开启电压是负值，为了使电路能正常工作，电源电压VDD(Voltage Drain Drain)需要大于NMOS管开启电压和PMOS管开启电压的绝对值的和。当输入电压Ui＝0V时，NMOS管截止，PMOS管导通，输出电压Uo约等于电源电压VDD为高电平；当输入电压Ui＝电源电压VDD时，NMOS管导通，PMOS管截止，输出电压Uo≈0V为低电平，因此实现了逻辑非的功能。
而本发明实施例中的第一晶体管T1，参考图5，栅极作为输入端Input，沟道电极作为输出端Output，漏极接电源电压VDD，源极接数字地端，当输入电压Ui＝0V时，第一晶体管T1的栅极-源极-沟道电极截止，相当于反相器中的NMOS管；栅极-漏极-沟道电极导通，相当于反相器中的PMOS管，输出电压Uo约等于电源电压VDD为高电平；当输入电压Ui＝电源电压VDD时，第一晶体管T1的栅极-源极-沟道电极导通，栅极-漏极-沟道电极截止，输出电压Uo≈0V为低电平，因此第一晶体管T1实现了逻辑非的功能。
类似的，本发明实施例中的第二晶体管T2，栅极作为输入端Input，沟道电极作为输出端Output，漏极接电源电压VDD，源极接数字地端，当输入电压Ui＝0V时，第一晶体管T1的栅极-源极-沟道电极截止，相当于反相器中的NMOS管；栅极-漏极-沟道电极导通，相当于反相器中的PMOS管，输出电压Uo约等于电源电压VDD为高电平；当输入电压Ui＝电源电压VDD时，第一晶体管T1的栅极-源极-沟道电极导通，栅极-漏极-沟道电极截止，输出电压Uo≈0V为低电平，因此第二晶体管T2也实现了逻辑非的功能。
第一晶体管T1的栅极与第二晶体管T2的沟道电极连接，第二晶体管T2的栅极与第一晶体管T1的沟道电极连接，以使所述第一晶体管T1和所述第二晶体管T2构成互耦反相器，即第一晶体管T1的输出端连接第二晶体管T2的输入端，第二晶体管T2的输出端连接第一晶体管T1的输入端，这样一个存储单元中的两个节点高低电位互换，就能实现0和1两种状态的存储。通过上述实施方式可知，本发明所提供的随机存取存储器电路中存储基本单元用两个晶体管代替原来的四个晶体管同样能够具备原有的存储功能，减小电路面积，集成度更高。
下面介绍本发明实施例中所采用的第一晶体管T1与第二晶体管T2的具体结构。
对于第一晶体管T1，参考图3a所示的第一晶体管T1的平面结构图，选取半导体材料或者绝缘材料作为第一晶体管T1的衬底1，其中半导体材料可以为硅、硅的化合物、锗、锗的化合物、或砷化镓等半导体材料，半导体材料还可以为光电材料，如碳基材料，或是仿生材料，如氧化物材料，或是(加了导电剂的)高分子材料等；绝缘材料可以为ITO玻璃、PDMS或高分子材料等。
本发明实施例中，衬底1选用半导体材料，在第一晶体管T1的衬底1上掺杂离子形成源区3和漏区4。在源区3和漏区4之间的半导体衬底设置沟道区2，所述沟道区2包括多个侧面，比如参考图3b所示，第一晶体管的沟道区12在垂直于延伸方向(从源区3延伸至漏区4)上的截面是矩形为例，沟道区2包含相对的第一侧面21和第二侧面22，相对的第三侧面23和第四侧面24。
本发明实施例中，第一晶体管T1中的沟道区2的材料可以为电学或者光电材料，如碳基材料、新型碳材料、氧化物、氧化物组合、二维材料(如二维过渡金属硫化物等)、一维材料(如氧化物纳米线等)、0维材料(如碳量子点等)、钙钛矿、石墨烯、碳纳米管、高分子材料、一元氧化物、或二元氧化物或三元氧化物、四元氧化物或四元以上氧化物(如铟镓锌氧化物(IGZO)、氧化铟锶锌(ISZO)、氧化铟锶(ISO)和氧化铟锌(IZO)等)等半导体材料、导体材料中的任一种或多种。接下来设置第一晶体管T1的源极，漏极和栅极。在衬底1的表面覆盖绝缘层5，材料可以为二氧化硅等氧化物或者高K材料等，在一个可能的实施例中绝缘层5的材料选用二氧化硅绝缘层。绝缘层5可以包围覆盖衬底1的一个或多个侧面，以制作栅极，具体根据栅极的数量而定。另外为了引出源极31和漏极41，对绝缘层5进行刻蚀，以暴露出源区3和漏区4相对应的部分，在源区3背离衬底1的表面设置源极31，在漏区4背离衬底1的表面设置漏极41。
在源极31和漏极41之间的绝缘层5引出电极作栅极51，栅极51与源极31和第一漏极41电绝缘。栅极51与沟道区2相对的区域之间均具有5，由于沟道区2包括多个侧面，栅极51包围部分沟道区2，即栅极51包围沟道区2的一个侧面或多个侧面，栅极51露出至少沟道区2一个侧面的部分或全部。沟道电极6设置于沟道区2中被栅极51露出的一个侧面的部分或全部。比如栅极51包围沟道区2的一个侧面，那么沟道电极6可以设置于沟道区2另外三个露出的侧面。参考图3b所示，栅极51包围沟道区2的第一侧面21，露出沟道区2的第二侧面22、第三侧面23和第四侧面24，那么沟道电极6可以设置于沟道区2的第二侧面22、第三侧面23和第四侧面24中的一个侧面，图3b中所示的实施例是将沟道电极6设置于沟道区2的第三侧面23，与沟道区2的第三侧面23电接触，即沟道电极6与第三侧面23在沟道区2的延伸方向上(从第一源区3延伸至第一漏区4)有交叠部分。
在一种可能的实施方式中，第一晶体管T1的沟道电极6与栅极51隔绝绝缘。即所述沟道电极6与所述栅极51在物理结构上隔绝，没有直接接触，在电学上各自相互独立隔绝，无电学连接。
沟道电极6与所述沟道区2形成结电容。结电容在半导体领域中是指PN结所产生的电容，将P型半导体与N型半导体制作在同一块半导体衬底上，在它们的交界面就形成空间电荷区称为PN结，该空间电荷区具有电容的特性，成为结电容。由于本发明实施例中设置沟道电极6，栅极51-源极31-沟道电极6的区域与栅极51-漏极41-沟道电极6的区域等效于P型半导体与N型半导体，因此上述两者之间也就是在沟道电极6与所述沟道区2形成结电容，用于存储电荷，具备充放电能力；第一晶体管T1的栅极51和沟道电极6在随机存取存储器电路中作输入或输出控制电极。
对于沟道电极6的具体设置方式，可以将沟道电极6直接设于衬底1内，或者通过离子注入的方式形成沟道电极6。比如在衬底1内形成凹槽，在凹槽内形成沟道电极6；或者对衬底1进行离子植入，直接在衬底1内形成沟道电极6，沟道电极6的厚度不超过沟道区2的厚度。
沟道电极6的材料可以为新型碳材料、氧化物、氧化物组合、二维材料(如二维过渡金属硫化物等)、氧化物纳米线、钙钛矿、石墨烯、碳纳米管、铟镓锌氧化物(IGZO)、氧化铟锶锌(ISZO)、氧化铟锶(ISO)和氧化铟锌(IZO)等半导体材料中的任一种或多种。具体的，沟道电极6的材料可以为一元氧化物、二元氧化物、三元氧化物、四元氧化物、四元以上氧化物、高分子材料、电学或者光电材料，如碳基材料、新型碳材料、氧化物、氧化物组合、二维材料(如二维过渡金属硫化物等)、一维材料(如氧化物纳米线等)、0维材料(如碳量子点等)、钙钛矿、石墨烯、碳纳米管、铟镓锌氧化物(IGZO)、氧化铟锶锌(ISZO)、氧化铟锶(ISO)、氧化铟锌(IZO)和金属材料、半导体材料中的任一种或多种。沟道电极的目的是为了提取沟道电压、电流、控制沟道与沟道形成结电容。
对于第二晶体管T2，同样的，选取半导体材料或者绝缘材料作为第二晶体管T2的衬底，其中半导体材料可以为硅、硅的化合物、锗、锗的化合物、或砷化镓等半导体材料，半导体材料还可以为光电材料，如碳基材料，或是仿生材料，如氧化物材料，或是(加了导电剂的)高分子材料等；绝缘材料可以为ITO玻璃、PDMS、或高分子材料等。
本发明实施例中，衬底1选用半导体材料，在第二晶体管T2的衬底上掺杂离子形成源区和漏区，在第二晶体管T2的源区和漏区之间的半导体衬底设置第二晶体管T2的沟道区，所述沟道区包括多个侧面，比如在一个实施例中，以第二晶体管T2的沟道区在垂直于延伸方向上的截面是矩形为例，沟道区包含相对的第一侧面和第二侧面，相对的第三侧面和第四侧面。本发明实施例中，第二晶体管T2的沟道区可以为电学或者光电材料，具体材料的选取可以参考上述第一晶体管T1的沟道区材料介绍。
接下来设置第二晶体管T2的源极，漏极和栅极。在第二晶体管T2的源区背离衬底的表面设置源极，在漏区背离衬底的表面设置漏极，栅极与源极和漏极电绝缘。
具体的，在第二晶体管T2衬底的表面覆盖绝缘层，材料可以为二氧化硅等氧化物或者高K材料等绝缘材料、介质层材料、铁电材料、相变材料、磁电材料，在一个可能的实施例中绝缘层的材料选用二氧化硅绝缘层。为了引出源极和漏极，对绝缘层刻蚀出第二晶体管T2的源区和漏区相对应的部分，在第二晶体管T2的源区背离衬底的表面设置源极，在第二晶体管T2的漏区背离衬底的表面设置漏极。在源极和漏极之间的绝缘层引出电极作第二晶体管T2的栅极，栅极与源极和漏极电绝缘。
第二晶体管T2栅极与沟道区相对的区域之间均具有绝缘层，由于沟道区包括多个侧面，栅极包围部分沟道区，即栅极包围沟道区的一个侧面或多个侧面，其中栅极包围沟道区的一个侧面可以为一个侧面的部分或者全部，栅极露出至少沟道区一个侧面的部分或全部，用于设置第二晶体管T2的沟道电极。
比如在一个实施例中，栅极包围沟道区的三个侧面，露出沟道区的一个侧面，沟道电极与沟道区露出的侧面电接触，即沟道电极与该侧面在沟道区的延伸方向上有交叠部分。参考图3b所示的实施例，栅极51包围沟道区2的第一侧面21，露出沟道区2的第二侧面22、第三侧面23和第四侧面24，那么沟道电极6可以设置于沟道区2的第二侧面22、第三侧面23和第四侧面24中的一个侧面，图3b中所示的实施例是将沟道电极6设置于沟道区2的第三侧面23。
在一种可能的实施方式中，第二晶体管T2的沟道电极与所述栅极隔绝绝缘。即第二晶体管T2的沟道电极与所述栅极在物理结构上隔绝，没有直接接触，在电学上各自相互独立隔绝，无电学连接。
第二晶体管T2的沟道电极与沟道区同样形成结电容，沟道电极与沟道区形成结电容，用于存储电荷；本发明实施例中，第二晶体管T2的栅极和沟道电极在随机存取存储器电路中同样可以作输入或输出控制电极。
本发明实施例中，第二晶体管T2的沟道电极的材料也可以为新型碳材料、氧化物、氧化物组合、二维材料(如二维过渡金属硫化物等)、氧化物纳米线、钙钛矿、石墨烯、碳纳米管、铟镓锌氧化物(IGZO)、氧化铟锶锌(ISZO)、氧化铟锶(ISO)和氧化铟锌(IZO)等半导体材料中的任一种或多种，具体材料的选取可以参考上述第一晶体管T1中沟道电极的材料介绍。第一晶体管T1的结构和第二晶体管T2的结构可以参考图3a和图3b所示，由于第一晶体管T1的结构和第二晶体管T2的结构一致，故第二晶体管T2的结构可参考图3a所示的第一晶体管T1平面结构图和图3b所示的横截面图，在此不再赘述。同样的，第二晶体管T2的栅极和沟道电极在随机存取存储器电路中作输入或输出控制电极。
继续参考图2，本发明的随机存取存储器电路还包括读写单元，所述读写单元包括控制开关和位线组，所述控制开关与所述存储单元和所述位线组连接。
在一种可能的实施方式中，所述控制开关包括第三晶体管T3和第四晶体管T4，所述第三晶体管T3的源极与第一晶体管T1的沟道电极连接，所述第四晶体管T4的源极与第二晶体管T2的沟道电极连接。具体的，第三晶体管T3和第四晶体管T4为NMOS管，包括栅极、源极和漏极，第三晶体管T3和第四晶体管T4的源极分别与存储单元中的第一晶体管T1和第二晶体管T2连接。
在一种可能的实施方式中，所述位线组包括第一位线和第二位线，所述第三晶体管T3的漏极与所述第一位线连接，所述第四晶体管T4的漏极与所述第二位线连接。进一步的，第一位线与第二位线的输出信号相反。在一个实施例中，第一位线为BitLine(BL)，第二位线为在另一个实施例中，第一位线为/>第二位线为BitLine(BL)，第一位线和第二位线用于读或写第一晶体管T1和第二晶体管T2的保存状态，且取反的第一位线和第二位线有助于改善噪声容限。
在一种可能的实施方式中，所述位线组包括第一位线和第二位线，所述第三晶体管T3的漏极与所述第一位线连接，所述第四晶体管T4的漏极与所述第二位线连接。进一步的，第一位线与第二位线的输出信号相同。在一个实施例中，第一位线为BitLine(BL)，第二位线为在另一个实施例中，第一位线为/>第二位线为BitLine(BL)，第一位线和第二位线用于读或写第一晶体管T1和第二晶体管T2的保存状态，且互锁的第一位线和第二位线有助于改善噪声容限。
例如在逻辑门非门从0到1的转移区并不是瞬态而是逐渐的，有可能输入0.5时输出0.5，这时候两晶体管互锁住的状态是0.5，这在四管互锁时不太好控制，在双管互锁时，多态锁住比较可以实现。如图7所示，低电流对应输出高态、高电流对应输出低态。输入0.2V时对应晶体管电流很小、对应输出电压为高态1，但是当存储状态变化后电流添加、对应输出电压为低态、输出状态为低态0.2V等同于输入低态0.2V，双晶体管互锁，0.2V状态保存。同理，低电流对应输出高态、高电流对应输出低态。输入0.4V时对应晶体管电流很小、对应输出电压为高态1，但是当存储状态变化后电流添加、对应输出电压为低态、输出状态为低态0.4V等同于输入低态0.4V，双晶体管互锁，0.4V状态保存。如图8所示，基于存储特性，两个晶体管的电流可以在同一电压下实现高低电流，对应低高输出的调控变化，因此可以实现多种逻辑状态的输出、同时可以提供所种逻辑状态的互锁。
在一种可能的实施方式中，随机存取存储器电路还包括字线WL，所述第三晶体管T3的栅极和所述第四晶体管T4的栅极均与字线WL连接，其中，所述字线WL的电平信号为低电平时，所述随机存取存储器电路在保持阶段，所述第三晶体管T3和所述第四晶体管T4处于截止状态；所述字线WL的电平信号为高电平时，所述随机存取存储器电路在读写阶段，所述第三晶体管T3和所述第四晶体管T4处于导通状态。
下面介绍本发明实施例中的随机存取存储器电路如何进行读写和保持操作。在读写操作中，第三晶体管T3和第四晶体管T4导通。
首先对于读操作，假设存储单元中的数据为0和1，存储数据为1时，对应SNL＝1，SNR＝0。存储数据为0，SNL＝0，SNR＝1。在读取的时候对BL，进行预充电，对应的测试条件如下：/>WL＝1。在此条件下，SNL＝0处于低电位，SNR＝1处于高电位，第一晶体管T1的栅极-漏极-沟道电极截断，栅极-源极-沟道电极导通，第二晶体管T2的栅极-源极-沟道电极导通，栅极-漏极-沟道电极截断。/>保持电压不变，BL的电位下降。初始时/>BL电位下降之后，BL和/>会出现电压差，这个信号会通过外围放大电路输出，读操作完成。
对于写操作，假设目前存储单元中的数据为0，对应SNL＝0，SNR＝1。写操作就是将随机存取存储器电路中SNL和SNR的电位反转，以此达到写入的目的。在写入的时候对BL，进行预充电，对应的测试条件如下：BL＝1，/>WL＝1。此时第一晶体管T1的状态与读取时相同，而右侧由于/>SNR的电位会逐渐下降，导致第一晶体管T1中栅极-漏极-沟道电极导通，栅极-源极-沟道电极截断，SNL电位会逐步抬升到1，第二晶体管T2的栅极-源极-沟道电极导通，栅极-漏极-沟道电极截断，写操作完成。
对于保持操作，WL＝0，第三晶体管T3和第四晶体管T4截断，BL和/>不能对存储单元中保持的数据进行修改。
通过上述实施方式，本发明对第一晶体管和第二晶体管的沟道区中引出沟道电极，沟道电极与沟道区形成结电容，从而使晶体管具备了存储电荷的能力，能够进行充放电，一个改进后的晶体管可等效于原本两个晶体管构成的反相器，两个改进的晶体管为互耦的反相器形成互锁结构，可实现存储，另外设有控制开关和位线组控制读写，也就是说，本发明所公开的随机存取存储器电路基本单元用四个晶体管代替原来的六个晶体管同样能够具备原有的存储读写功能，但电路面积和体积大大减小，电路集成度更高。
在上述实施方式的基础上，可以通过对第一晶体管T1和第二晶体管T2的栅极设置多个子栅极实现多个输入端，或者对沟道电极设置多个子沟道电极实现多个输出端。
在一种可能的实施方式中，所述第一晶体管T1的栅极与所述第二晶体管T2的栅极均包括一个或多个分离的子栅极；所述第一晶体管T1的沟道电极与所述第二晶体管T2的沟道电极均包括一个或多个分离的子沟道电极。
具体的，对于第一晶体管T1，分别在沟道区的不同侧面设置子栅极，以实现多个子栅极的分离。在一个实施例中，第一晶体管T1的栅极包括一个子栅极，所述子栅极至少覆盖沟道区一个侧面的部分或全部，比如如图3b所示的结构，所述子栅极覆盖沟道区第一侧面21的全部。在另一个实施例中，第一晶体管T1的栅极包括三个子栅极，第一晶体管T1的沟道区包括相对的第一侧面与第三侧面以及相对的第二侧面和第四侧面，三个第一子栅极分别至少覆盖沟道区的三个侧面的部分或全部，比如每个子栅极分别至少覆盖沟道区第一侧面的部分、第二侧面的部分以及第四侧面的部分。对应同一沟道区，可以基于需求设置子栅极的数量，设置一个或是多个子栅极，多个子栅极作为多个输入电极。
对于第一子沟道电极的设置，第一晶体管T1的沟道电极包括多个子沟道电极，当具有多个子沟道电极时，多个子沟道电极可以位于沟道区的同一侧面或是不同侧面。在一个实施例中，第一晶体管T1的沟道电极包括一个子沟道电极，所述子沟道电极位于被栅极露出的沟道区的一个侧面，比如参考图3b所示，所述子沟道电极位于沟道区的第三侧面23；在另一个实施例中，沟道电极包括两个子沟道电极，将所述两个子沟道电极以预设距离设于沟道区的一个侧面，使得两个子沟道电极互不接触，比如所述两个子沟道电极以预设距离均设于沟道区的第三侧面且不接触。对应同一沟道区，可以基于需求设置子沟道电极的数量，设置一个或是多个子沟道电极，多个子沟道电极可以作为多个输入电极。
对于第二晶体管T2，设置子栅极与子沟道电极的方式与第一晶体管T1同理，在此不作赘述。
通过上述实施方式，对第一晶体管T1和第二晶体管T2分别设置多个子沟道电极和多个子栅极，参考图6，能够实现多个输入端和多个输出端，除了实现本发明实施例所提到的随机存取存储器电路，基于新结构的第一晶体管T1和第二晶体管T2还能够实现多种逻辑门的功能，包括但不限于以下逻辑门：1.非门、或非门、与非门；2.与或非门、或与非门；3.三态门、传输门4.多路选择器；5.异或门、同或门，同样能够减小电路的面积和体积，提高集成度，简化电路工艺，且减少功耗。
铁电材料、磁电材料、相变材料、量子效应材料、阻变效应材料、存储效应材料等作为绝缘层添加层、绝缘层材料、绝缘层添加材料、半导体层材料、半导体沟道材料、或者沟道电极材料。可以实现逻辑多态、存储多态。
位于栅电介质、半导体层、半导体沟道中的铁电材料、相变材料或磁电材料；
可选的，所述铁电材料为H3S、NbN、LaH10、BaTiO3、PbZrxTi1-xO3、BiFeO3、CIPS(CuInxP(3-x)Sy，例如CuInP2S6)、HZO(HfZrOx)、MoTe2、ZrTiO4、PbTiO3、Ba(Zr,Ti)O3、SrTiO3、BaWO4、BaFe12O19、YBCO(YBa2Cu3O7-x，例如YBa2Cu3O7)，BFMO(BiFe1-xMnxO3,例如BiFe0.9Mn0.1O3)，PCMO(Pr1-xCaxMnO3，例如Pr0.7Ca0.3MnO3)，LBCO(La2-xBaxCuO4，例如La1.9Ba0.1CuO4)，SmFeAsO1-xFx(例如SmFeAsO0.85F0.15)，CaK(Fe1-xMx)4As4(例如CaKFe4As4)，NdFe1-xMxAsO0.85(例如NdFeAsO0.85)中的一种或几种。
可选的，所述超导材料为H2S、CeCu2Si、CeTIn5、CePt3Si、Ba0.6K0.4Fe2As2、LaNiC2、LaNiGa2、CaPtAs、Y3Fe5O12/Al、2H-MX2(M＝transition metals；X＝chalcogenides)、2H-NbSe2、(magic-angle twisted trilayer graphene)(MATTG).、2H-WS2、2HeTaS2、1Td-MoTe2、W2N3、1T-PdTe2、Pb10-xCux(PO4)6、(Li,Fe)OHFeSe、CuInCo2Te4中的一种或几种。
可选的，所述相变材料为VO2、Ge15Sb85、Ga36Sb64、Fe3O4、NbO2、PEG((C2H4O)n)、铟(In)和锡(Sn)的合金、C60、C70等；RMS(RexMo1-xS2)、GST((GeTe)x(Sb2Te3)y，AIST((Ag1-xInx)(Sb1- xTex)2，例如Ag5In5Sb60Te30)，GSST(例如Ge2Sb2Se1Te4,Ge2Sb2Se4Te1)，Gd5(Si1Ge1-X)4(例如Gd5Si2Ge2)，LaFe13-xSix(例如LaFe12Si)，La0.5Pr0.5Fe11.5-xCoxSi1.5C0.2(例如La0.5Pr0.5Fe10.7Co0.8Si1.5C0.2(例如Ge2Sb2Te5)、Sb2Te3、GSB((GeSn)x(Sb)y(例如GeSnSb)、AST((AlSb2)x(Te)y，例如Al1.5Sb3Te)、TASG(Ti48As30Si12Ge10)中的一种或几种。
可选的，所述磁电材料为ZrTiO4、Fe2O3、Fe3O4、SrBaTiO3、Sr1-xBaxTiO3、Bi4Ge3O12、BaTiO3、Ba0.8Sr0.2TiO3、NiO、NiZnFe2O4、LiNbO3、BTO-PZT、BaFe12O19、Cr2O3、BiFeO3、BiMnO3和LuFe2O4、FCSB(Fe90Co78Si12B10)、PMN-PZT((Pb(Mg1/3Nb2/3)O3)1-x-(Pb(Zr1-yTiy)O3)x，例如Pb(MgxNb1-x)O3-PbZrO3-PbTiO3)、PMN-PT((Pb(Mg1/3Nb2/3)O3)1-x-(PbTiO3)x，例如Pb(Mg1/3Nb2/3)O3-PbTiO3)中的一种或几种。
可选的，所述量子效应材料为YBCO、PbLaTiO3、CdSe、GaAs、PbSe、BBO、PPLN和铅、锌锡合金。冷原子气体(如铷、锂、钠)，铁、镍、钴等磁性材料中的一种或几种。
可选的，所述阻变效应材料为ZrO2、TiO、Ta2O5、BiFeO3、SrRuO、SrZrO、Fe3O4、ZnFe2O4、BaTiO3、Pb(Mg1/3Nb2/3)O3-PbTiO3、Ba(Sr0.7Ba0.3)TiO3、In2O3-SnO2、Cu2ZnSnSe4、聚苯乙烯(PS)、La1-xSrxMnO3、(Pb,Fe)NbO3CuOx(如CuO0.5)、MoS2-xO4(如MoS2O4)、HfOx(如HfO2)、WOX(如WO2)、PCMO(Pr1-xCaxMnO3,例如Pr0.7Ca0.3MnO3)、LSMO(LaxSr1-xMnO3，例如La0.5Sr0.5MnO3)、LCMO(LaxCa1-xMnO3,例如La 0.7Ca 0.3MnO 3)等中的一种或几种。
可选的，所述存储效应材料为Fe3O4、Fe2O3、CoFe(钴铁合金)、FeCo、FeAlSi、FePt、MnFe、FeNi、CoPt、CoFeB、SbI3、聚碳酸酯、Si3N4、SiO2、SiOxNy、Se、BaFe12O19、NiFe、AgCl、AgBr、Ge2Sb2Te5、GeSbTe、Al2O3/Fe、FeAlOx、聚苯胺(PANI)中的一种或几种。
可选的，所述超导效应材料为YBa2Cu3O7(钇合金铜氧化物)、Ba(Fe1-xCox)2As2、Pb、MgB2、CuInSe2、LaFeAsO、Ba(Fe,Co)2As2、BSCCO、GdBCO、IBi2Sr2Ca2Cu3O10(BSCCO)、Tl2Ba2CuO6、YBa2Fe3Se5中的一种或几种。
可选的，所述半导体效应材料为Si、In2Se3、GaAs、GaP、CdSe、ZnSe、PbSe、BN、ZnS、PbS、InP、GaN、Al2Se3、AlAs、InAs、SiGe、CdSe等中的一种或几种。
可选的，钙钛矿材料为CsPbBr3、MAPbI3-xClx、SBT(SrBi1-xTixO9，例如SrBiTiO9)、BLT(Bi4-xLaxTi3O12，例如Bi3.5La0.5Ti3O12)、PZT(PbZr1-xTixO3。例如PbZr0.7Ti0.3O3)、Cs1- xFAxPbBr3,例如Cs0.8FA0.2PbBr3、CH3NH3PbX3(如CH3NH3PbBr3、CH3NH3PbI3)中的一种或几种。
可选的，二维材料为GaS、h-BN、As2Te3、Bi2S3、2H-WS2、GaSe、GeS、GeSe、HfS2、HfSe2、In2Se3、MoS2、2H-MoS2、MoTe2、MoSe2、MoSSe、MoWS2、MoWSe2、ReS2、ReSe2、Sb2Te3、SnS2、SnSe2、1T-TaS2、WSe2、ZrSe2、ZrSe3、ACS等中的一种或几种。
如图8，由于加入铁电材料、磁电材料、相变材料、量子效应材料、阻变效应材料、存储效应材料等，所述晶体管可以有存储0和存储1的两个状态，那么在晶体管存储0所给出的逻辑状态0和1，晶体管存储1时的逻辑状态0和1是不一样的，所以可以实现多态存储。
如图9，由于加入铁电材料、磁电材料、相变材料、量子效应材料、阻变效应材料、存储效应材料等，所述晶体管在经过添加沟道电极引入沟道和沟道电极的结电容、有电荷存储效应后，可有新的存储0和1的两个存储状态，因此那么在晶体管新的存储0所给出的逻辑状态0和1，晶体管新存储1时的逻辑状态0和1是不一样的，和之前通过沟道电极调控存储时的状态前也是不一样的，所以可以实现多态存储。通过沟道电极调控晶体管的存储状态，可以实现更多态存储。
总之，通过沟道电极调控存储前后的状态是不一样的、加入铁电材料、磁电材料、相变材料、量子效应材料、阻变效应材料、存储效应材料的晶体管存储前后状态也是不一样的，这两种存储方式有机结合，会引起更多逻辑态和存储状态。
通过有加入铁电材料、磁电材料、相变材料、量子效应材料、阻变效应材料、存储效应材料、有机结合沟道电极调控晶体管的存储状态，可以实现比原来单独仅有加入铁电材料、磁电材料、相变材料、量子效应材料、阻变效应材料、存储效应材料、没有沟道电极、或者仅有沟道电极、没有加入铁电材料、磁电材料、相变材料、量子效应材料、阻变效应材料、存储效应材料的器件、更多态的存储。
另外，进一步介绍本发明实施例中所用到的晶体管的制造技术，图10为本发明实施例提供的一种添加沟道电极晶体管的典型工艺制备流程示意图，(1)制备基底：首先，选择适当的半导体材料作为基底，并进行化学和物理处理，以去除杂质和不纯物质。(2)形成晶体管各部分：使用氧化、光刻、掺杂、沉积和刻蚀等技术，形成晶体管沟道、栅氧化层、源极、漏极、沟道电极、栅极。(3)形成接触：使用光刻和刻蚀技术，在栅极、源区、漏区、控制区上形成金属接触，以便连接外部电路。(4)表面平坦化：在制备过程中，可能会出现不平坦的表面。需要进行表面平坦化处理。(5)金属化：在最后的步骤中，对整个晶体管进行金属化处理，将晶体管电极连接到外部电路。
以上只是沟道电极晶体管制备过程的典型工艺流程。本专利结构可以用既有工艺线实现，也可以基于既有工艺步骤调整实现，控制区材料可以是半导体材料、导体材料或几种材料的合并。实际制备过程可能会因制造厂商、器件尺寸和工艺技术等因素而有所不同。
基于本发明的存储单元，可以设计成存储阵列，如图11所示。构成的存储器阵列具有多个所述存储器沿行和列方向呈阵列排布；多条字线，多个存储器中位于同一行中的存储器的栅极导体连接至同一条字线。
多条第一位线，多个所述存储器中位于同一行或同一列中的存储器的沟道控制区连接至同一条第一位线；多条第二位线，多个所述存储器中位于同一列中的存储器的漏区连接至同一条第二位线；
其中，多个所述存储器的源区连接至固定电位，所述多条第一位线用于在写入操作中施加控制区电压，所述多条第二位线用于在写入操作和读取操作中施加漏极电压，以及在读取操作中用于检测漏极电流，所述漏极电流用于表征所述存储器的存储状态。
这种存储阵列的数据操作方法包括：在写入操作中，经由所述多条字线中的选定字线施加栅极电压，以及，经由所述多条第二位线中的选定第二位线施加漏极电压，以使选定存储晶体管处于导通状态，以及，经由所述多条第一位线中的选定第一位线向所述选定存储器施加控制区电压，以改变所述选定存储器的存储状态；
在读取操作中，经由所述多条字线中的选定字线施加栅极电压，以及，经由所述多条第二位线中的选定第二位线施加漏极电压，以使选定存储器处于导通状态，以及，经由所述多条第二位线中的选定第二位线检测所述选定存储晶体管的漏极电流以获得所述选定存储器的存储状态。
在保持操作中，字线电压拉低，字线施加的栅极电压也降低，此时第一晶体管和第二晶体管相互锁存，阵列处于保持状态。
图12和图13为本发明的具有沟道电极的晶体管的平面结构示意图和三维结构示意图。衬底1选用半导体衬底，在衬底1的表面覆盖绝缘层5，材料可以为二氧化硅等氧化物或者高K材料等，在一个可能的实施例中绝缘层5的材料选用二氧化硅绝缘层，对绝缘层5刻蚀出第一源区3和第一漏区4相对应的部分，在第一源区3背离衬底1的表面设置第一源极31，在第一漏区4背离衬底1的表面设置第一漏极41。在第一源极31和第一漏极41之间的绝缘层5引出电极作第一栅极51，第一栅极51与第一源极31和第一漏极41电绝缘。在第一源区3和第一漏区4之间的半导体衬底设置沟道区2，所述沟道区2包括多个侧面。在第一源区3背离衬底1的表面设置第一源极31第一沟道电极6与所述沟道区2形成第一结电容，用于存储电荷。第一栅极51和第一沟道电极6在差分存储结构中作输入控制电极。
以上所述仅为本申请的较佳实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (15)

1.一种随机存取存储器电路，其特征在于，包括：
存储单元，包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管均包括源极、漏极、栅极和沟道电极；每个晶体管的所述沟道电极与所述晶体管的所述栅极露出的沟道区电接触；
所述第一晶体管的栅极与所述第二晶体管的沟道电极连接，所述第二晶体管的栅极与所述第一晶体管的沟道电极连接，以使所述第一晶体管和所述第二晶体管构成互耦反相器；
读写单元，包括控制开关和位线组，所述控制开关与所述存储单元和所述位线组连接。
2.根据权利要求1所述的随机存取存储器电路，其特征在于，所述控制开关包括第三晶体管和第四晶体管，所述第三晶体管的源极与所述第一晶体管的沟道电极连接，所述第四晶体管的源极与所述第二晶体管的沟道电极连接。
3.根据权利要求2所述的随机存取存储器电路，其特征在于，还包括字线，所述第三晶体管的栅极和所述第四晶体管的栅极均与所述字线连接，其中，
所述字线的电平信号为低电平时，所述随机存取存储器电路在保持阶段，所述第三晶体管和所述第四晶体管处于截止状态；
所述字线的电平信号为高电平时，所述随机存取存储器电路在读写阶段，所述第三晶体管和所述第四晶体管处于导通状态。
4.根据权利要求2所述的随机存取存储器电路，其特征在于，所述位线组包括第一位线和第二位线，所述第三晶体管的漏极与所述第一位线连接，所述第四晶体管的漏极与所述第二位线连接。
5.根据权利要求4所述的随机存取存储器电路，其特征在于，所述第三晶体管的漏极所连接的第一位线和所述第四晶体管的漏极所连接的第二位线相反。
6.根据权利要求1所述的随机存取存储器电路，其特征在于，所述第一晶体管的源极和所述第二晶体管的源极连接数字地端，所述第一晶体管的漏极和所述第二晶体管的漏极连接电源电压。
7.根据权利要求1所述的随机存取存储器电路，其特征在于，对于所述第一晶体管和所述第二晶体管，每个晶体管的所述沟道区均包括多个侧面，每个晶体管的所述栅极露出至少一个所述侧面的部分或全部，用于设置所述沟道电极。
8.根据权利要求7所述的随机存取存储器电路，其特征在于，所述第一晶体管的栅极与所述第二晶体管的栅极均包括一个或多个分离的子栅极；
所述第一晶体管的沟道电极与所述第二晶体管的沟道电极均包括一个或多个分离的子沟道电极。
9.根据权利要求1所述的随机存取存储器电路，其特征在于，铁电材料、磁电材料、相变材料、量子效应材料、阻变效应材料、存储效应材料、半导体材料、导体材料、超导材料、绝缘材料、介质材料、二维材料、一维材料、三维材料、钙钛矿材料、氧化物、硫化物、氰化物、氢化物、硅化物中的一种或几种作为绝缘层添加层、绝缘层材料、绝缘层添加材料、半导体层材料、半导体沟道材料、或者沟道电极材料。
10.根据权利要求1所述的随机存取存储器电路，其特征在于，所述沟道电极通过掺杂工艺、或/和沉积工艺、或/和外延工艺、或/和自组装工艺、或/和旋涂工艺、或/和自组装工艺、或/和Roll-to-Roll工艺、或/和水热法工艺、或/和压印工艺、或/和滚压工艺、或/和打印工艺、或/和蒸镀工艺加工。
11.一种存储器，其特征在于，包括权利要求1至10任一项所述的随机存取存储器电路。
12.一种存储阵列，其特征在于，包括：
多个权利要求11所述的存储器，多个所述存储器沿行和列方向呈阵列排布；
多条字线，多个所述存储器中位于同一行中的存储器的栅极导体连接至同一条字线；
多条第一位线，多个所述存储器中位于同一行或同一列中的存储器的沟道控制区连接至同一条第一位线；
多条第二位线，多个所述存储器中位于同一列中的存储器的漏区连接至同一条第二位线；
其中，多个所述存储器的源区连接至固定电位，所述多条第一位线用于在写入操作中施加控制区电压，所述多条第二位线用于在写入操作和读取操作中施加漏极电压，以及在读取操作中用于检测漏极电流，所述漏极电流用于表征所述存储器的存储状态。
13.一种存储阵列的数据操作方法，其特征在于，应用于权利要求12所述的存储阵列，所述方法包括：
在写入操作中，经由所述多条字线中的选定字线施加栅极电压，以及，经由所述多条第二位线中的选定第二位线施加漏极电压，以使选定存储晶体管处于导通状态，以及，经由所述多条第一位线中的选定第一位线向所述选定存储器施加控制区电压，以改变所述选定存储器的存储状态；
在读取操作中，经由所述多条字线中的选定字线施加栅极电压，以及，经由所述多条第二位线中的选定第二位线施加漏极电压，以使选定存储器处于导通状态，以及，经由所述多条第二位线中的选定第二位线检测所述选定存储晶体管的漏极电流以获得所述选定存储器的存储状态、或读取沟道电极的电压以读取所述选定结构的逻辑状态。
14.根据权利要求13所述的存储阵列的数据操作方法，其特征在于，
在所述读取操作中，所述多条第一位线断开或连接至固定电位、或者用于提取电压来读取选定结构的逻辑状态。
15.根据权利要求13所述的存储阵列的数据操作方法，其特征在于，所述存储器包括多个沟道控制区，在写入操作中分别对所述多个沟道控制区施加相应的控制区电压以写入多比特的数字值，在所述读取操作中检测所述多个沟道控制区共同调制的漏极电流以读取所述多比特的数字值、或读取沟道电极的电压以读取所述多比特的数字值。
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