CN108735773A - 一种超高密度随机存储器架构 - Google Patents
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Abstract
本发明公开了一种超高密度随机存储器架构，包括：以垂直叠加的形式生成的第一半导体区域、第二半导体区域和第三半导体区域；在第三半导体区域正上方邻接地形成有漏极，在第一半导体区域正下方邻接地形成有源极，在第二半导体区域的两侧分别形成有一个栅极，其中栅极与第二半导体区域经由氧化物绝缘物隔开；其中，第一半导体区域和第三半导体区域具有第一掺杂类型，第二半导体区域具有第二掺杂类型。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种超高密度随机存储器架构。
背景技术
随着大数据时代的来临，数据存储器的需求迎来了爆发式增长。在中国，高速发展的半导体产业对存储器的对外依赖，已经严重影响国家高科技的发展。中国各级政府最近在存储器领域数项千亿级的投资，已经拉开了攻克存储器伟大战役的号角。
DRAM(Dynamic Random Access Memory)也称动态随机存取存储器，是最为常见的系统内存，具有高速度(读写速度小于50ns)，大容量(大于1GB)的特性。DRAM 的内部结构可以说是电子芯片中最简单的，是由许多重复的“单元(cell)”组成。而且，如图1所示，每一个单元由一个电容C0和一个晶体管T0(一般是p沟道 MOSFET)构成(即，1T1C)，其中晶体管T0的栅极和漏极分别连字线WL0和位线 BL0；其中的电容可储存1位(bit)数据量，充放电后电荷的多少(电势高低)分别对应二进制数据0和1。由于电容会有漏电现象，因此过一段时间之后电荷会丢失，导致电势不足而丢失数据，因此必须经常进行充电保持电势，这个充电的动作叫做刷新，因此动态存储器具有刷新特性，这个刷新的操作一直要持续到数据改变或者断电。
除了DRAM以外，近年来出现了几种新型的随机存取存储器，如下述表1所示：
| 参数/种类 | DRAM | RRAM | PCRAM | pSTT‐MRAM |
| 容量 | 8Gb | 128Gb | 1Gb | 32Gb |
| 读取时间 | 30ns | 40ns | 50ns | 1‐10ns |
| 写入时间/消除时间 | 15ns | 50ns | 50ns | 1‐10ns |
| 记忆力 | 0 | >10年 | >10年 | >20年 |
| 元件尺寸(F2) | 8 | 6 | 6 | 6 |
表1
具体地说，提出了将记忆电容用一个可变电阻替代的RRAM，通过控制材料相变的PRAM，特别是采用磁性隧道结(MTJ)的磁性随机存储器(MRAM)。近年来，MRAM 被人们认为是未来理想的通用固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其读写中有磁性记忆层它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。
上述各种随机存取存储器(DRAM,RRAM,PRAM,MRAM)的制作过程中，进一步缩小存储器尺寸的关键之一是CMOS场效应三极管(FET)的小型化。对于FET，它的电流曲线与漏-源之间的沟道尺寸成反比，要得到一个较大的电流(例如在MRAM的情况)，沟道长度需要进一步缩短。而一般常规的的FET结构，漏-栅-源是并排放置在n+/p/n+串联半导体薄膜的同一侧，其尺寸是不可能任意缩小的。所以需要寻找新的FET的结构部局，以达到缩小整个记忆芯片尺寸的目的。
发明内容
有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是提供一种通用随机存储器(RAM)的CMOS场效应三极管(FET)的小型化新型架构，特别是通过使用磁性隧道结(MTJ)替代DRAM中的记忆电容，制作一种高速度、大容量、非忆失型的新型磁性随机存储器MRAM。
为实现上述目的，本发明提供了一种超高密度随机存储器架构，包括：以垂直叠加的形式生成的第一半导体区域、第二半导体区域和第三半导体区域；在第三半导体区域正上方邻接地形成有漏极，在第一半导体区域正下方邻接地形成有源极，在第二半导体区域的两侧分别形成有一个栅极，其中栅极与第二半导体区域经由氧化物绝缘物隔开；其中，第一半导体区域和第三半导体区域具有第一掺杂类型，第二半导体区域具有第二掺杂类型。
为实现上述目的，本发明还提供了一种超高密度随机存储器架构，包括：以垂直叠加的形式生成的第一半导体区域、第二半导体区域和第三半导体区域；在第三半导体区域正上方邻接地形成有漏极，在第一半导体区域正下方邻接地形成有源极，在第二半导体区域的一侧形成有一个栅极，在第二半导体区域的另一侧不形成栅极，其中栅极与第二半导体区域经由氧化物绝缘物隔开；其中，第一半导体区域和第三半导体区域具有第一掺杂类型，第二半导体区域具有第二掺杂类型。
优选地，第一掺杂类型为n+型掺杂类型，第二掺杂类型为p型掺杂类型。
优选地，第一掺杂类型为p+型掺杂类型，第二掺杂类型为n型掺杂类型。
优选地，第一半导体区域和第三半导体区域的掺杂浓度大于第二半导体区域的掺杂浓度。
优选地，超高密度随机存储器架构具有常闭式电路控制功能。
优选地，源极连接随机存储器的源线并且接地。
优选地，漏极经由随机存储器记忆单元连接随机存储器的位线。
优选地，每一个随机存储器记忆单元上的记忆信息是通过开启各自的栅极和流经相对应的源极和漏极之间的电流来写入的；而且，随机存储器记忆单元上的记忆信息是通过开启栅极和流经漏极和源极之间的一个适当小的读电流来读取的,通常使用一个较小的栅极电压VGS来实现信息读取。
优选地，所述超高密度随机存储器架构用于DRAM、RRAM、PRAM、FRAM、MRAM 和pSTT-MRAM中的任何一种随机存储器的写读控制器。
本发明提供了一种通用随机存储器(RAM)的CMOS垂直型场效应三极管(FET) 的小型化新型架构，即把传统平面型FET改成垂直型FET,从而最大限度地缩小随机存储器芯片的CMOS控制线路的尺寸。通过使用磁性隧道结(MTJ)替代DRAM中的记忆电容，制作一种高速度，大容量，非忆失型的新型磁性随机存储器MRAM。
以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。
---------------------------------------
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1是根据现有技术的1T1C DRAM的一般电路示意图。
图2是根据本发明第一优选实施例的超高密度随机存储器架构的截面结构示意图。
图3是根据本发明第二优选实施例的超高密度随机存储器架构的截面结构示意图。
图4和图5是本发明优选实施例的超高密度随机存储器架构的电路开关状态图。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
图2是根据本发明第一优选实施例的超高密度随机存储器架构的截面结构示意图。
如图2所示，根据本发明第一优选实施例的超高密度随机存储器架构包括：以垂直叠加的形式生成的第一半导体区域10、第二半导体区域20和第三半导体区域 30；在第三半导体区域30正上方邻接地形成有漏极D1，在第一半导体区域10正下方邻接地形成有源极S1，在第二半导体区域20的两侧分别形成有一个栅极G1，其中栅极G1与第二半导体区域20经由氧化物绝缘物40隔开。
其中，第一半导体区域10和第三半导体区域30具有第一掺杂类型，第二半导体区域20具有第二掺杂类型。
例如，第一掺杂类型为n+型掺杂类型，第二掺杂类型为p型掺杂类型。或者，第一掺杂类型为p+型掺杂类型，第二掺杂类型为n型掺杂类型。
而且，优选地，第一半导体区域10和第三半导体区域30的掺杂浓度大于第二半导体区域20的掺杂浓度。
图3是根据本发明第二优选实施例的超高密度随机存储器架构的截面结构示意图。
如图3所示，根据本发明第二优选实施例的超高密度随机存储器架构包括：以垂直叠加的形式生成的第一半导体区域10、第二半导体区域20和第三半导体区域 30；在第三半导体区域30正上方邻接地形成有漏极D1，在第一半导体区域10正下方邻接地形成有源极S1，在第二半导体区域20的一侧形成有一个栅极G1，在第二半导体区域20的另一侧不形成栅极，其中栅极G1与第二半导体区域20经由氧化物绝缘物40隔开。
其中，第一半导体区域10和第三半导体区域30具有第一掺杂类型，第二半导体区域20具有第二掺杂类型。
例如，第一掺杂类型为p型掺杂类型，第二掺杂类型为n型掺杂类型。或者，第一掺杂类型为n型掺杂类型，第二掺杂类型为p型掺杂类型。
而且，优选地，第一半导体区域10和第三半导体区域30的掺杂浓度大于第二半导体区域20的掺杂浓度。
可以理解的是，上述垂直式FET结构可以继续依次在水平X,Y方向展开，形成非常大的垂直式FET整列从而为制造超高密度随机存储器提供所需的控制电源。
优选地，根据本发明第一优选实施例和第二优选实施例的超高密度随机存储器架构具有常闭式(normally-off)电路控制功能。
图4和图5是本发明优选实施例的超高密度随机存储器架构的电路开关状态图(D-S之间的连线用虚线表示以别于用实线连接的如图1所示的常开式FET)。
如图2、图3和图4所示，优选地，源极S1连接随机存储器的源线SL1并且接地，例如源极S1通过其金属电极与具有良好的导电性的掺杂Si衬底相互连接后接地，或者通过各自的源线导出(图5)。此外，优选地，漏极D1连接随机存储器的位线BL1(阵列的其它行的漏极连接至另一位线BL2)；进一步优选地，漏极D1经由随机存储器记忆单元M连接随机存储器的位线BL1。
此时，每一个随机存储器记忆单元上的记忆信息(1，0)是通过开启各自的栅极和流经相对应的源极和漏极之间的(正负或者大小)电流来写入的。而且，随机存储器记忆单元M上的记忆信息(1，0)是通过开启栅极极和流经漏极和源极之间的一个适当小的读电流来读取的；并且，读电流应小于写电流，以避免记忆单元记忆信息的误写。
根据本发明第一优选实施例和第二优选实施例的超高密度随机存储器架构可用于包括DRAM、RRAM、PRAM、FRAM、MRAM任何一种随机存储器的写读控制器，特别是pSTT-MRAM。
对于本发明第一优选实施例，两个栅极G1可分别连接随机存储器的不同字线 WL1和WL2，作为相互独立的FET的控制闸，以更有效的控制流经源极和漏极的电流。当然，两个栅极G1可连接至同一字线。
可以理解的是，所述的垂直型半导体薄膜n+/p/n+也可以换为p+/n/p+，只是把栅极放在n型半导体薄膜的两侧或一侧，用一层氧化物将其与金属栅极绝缘。
由此，本发明提供了一种通用随机存储器(RAM)CMOS垂直型常闭式 (normally-off)场效应三极管(FET)的小型化新型结构，其中将传统平面型FET 结构做成垂直型双栅FET(DGF)，把栅极以垂直方式从两侧将n+/p/n+中的p层极围在中间，把漏极做在最上方与记忆单元相连，源极放在最下方并通过Si衬底接地从而最大限度的缩小FET的尺寸，达到布线最大4F2的密度.这样以来，既解决了存储器尺寸受限于栅极的尺寸，又可以进一步缩短p沟道的尺寸，进而增加FET 的输出电流，为记忆单元特别是对MRAM提，供足够的写电流，因为FET中流经漏- 源的电流与栅极侧面的p沟道的尺寸成反比的关系。由于栅极闸位置的变化，除了上述小尺寸，大电流输出的优点，本发明的垂直型FET链接还为随机存储器芯片的生产简化了工艺难度，增加了漏-源和栅工艺灵活性和独立性。当然，也可以把栅极做成如图3所示单极FET。
依据本发明所述CMOS垂直型常闭式(normally-off)场效应三极管(FET) 的结构部局，随机存储器的线路链接可以用图4来表示。其中每个漏极分别单独与每个存储器单元相连接，然后再与位线相连接。所有的源极通过其金属电极与Si衬底相互连接并接地，或者通过各自的源线导出(图5)。所述的一对栅极可与一条或者两条字线相连接，作为每个独立的FET的控制闸。
所述对称型随机存储器的写，读过程相对简单独立。栅极开启后，对应的漏- 源导通，写电流流经漏电极流入记忆单元，在记忆单元上写入+1、0信号。至于读操作，当对应的栅极开启后，对应的漏-源导通，只需加一个较小的读电流(读电流小于写电流)即可,通常使用一个较小的栅极电压VGS来实现。
对于不同类型的随机存储器，例如RRAM和PRAM，写电流可以是同一方向，但大小不同的电流，以便能产生两个不同的电阻太或者晶相态，达到记忆的目的；又例如pSTT-MRAM，就需要使用两个方向相反的电流，通过自旋动量转移矩，获得两个激化方向相反的磁取向。
在上诉n+/p/n+中，与漏源极接着是重掺杂的n+型半导体材料，与栅极接着的就是p掺杂的半导体材料。当然CMOS场效应三极管(FET)也可以做成p+/n/p+, 型的，与漏源极接着就应换成p+型半导体材料，而与栅极接着的就是n掺杂的半导体材料。为了提高CMOS场效应三极管(FET)的电子(空隙)输运性能，除了 Si、Ge,以外，也可以用具有更高电子输运性能的III-V(例如GaAs,InP,GaN,…) 或II-VI(例如,CdS,ZnS,CdTe,…)半导体基底材料。
上述CMOS场效应三极管(FET)结构是一种通用随机存储器控制器。如果用电容作为记忆单元，就是DRAM；将电容换为一个常规电阻，就是RRAM；换为一种相变材料，就是PRAM；通过使用磁性隧道结(MTJ)替代DRAM中的记忆电容，就可以制作一种高速度、大容量、非忆失型的新型磁性随机存储器MRAM(又可以叫作 mDRAM)，特别是使用垂直型磁电阻材料，就可以做成所谓的pSTT-MRAM芯片。
上述说明示出并描述了本发明的优选实施例，如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。
Claims (10)
1.一种超高密度随机存储器架构，其特征在于包括：以垂直叠加的形式生成的第一半导体区域、第二半导体区域和第三半导体区域；在第三半导体区域正上方邻接地形成有漏极，在第一半导体区域正下方邻接地形成有源极，在第二半导体区域的两侧分别形成有一个栅极，其中栅极与第二半导体区域经由氧化物绝缘物隔开；其中，第一半导体区域和第三半导体区域具有第一掺杂类型，第二半导体区域具有第二掺杂类型。
2.一种超高密度随机存储器架构，其特征在于包括：以垂直叠加的形式生成的第一半导体区域、第二半导体区域和第三半导体区域；在第三半导体区域正上方邻接地形成有漏极，在第一半导体区域正下方邻接地形成有源极，在第二半导体区域的一侧形成有一个栅极，在第二半导体区域的另一侧不形成栅极，其中栅极与第二半导体区域经由氧化物绝缘物隔开；其中，第一半导体区域和第三半导体区域具有第一掺杂类型，第二半导体区域具有第二掺杂类型。
3.如权利要求1或2所述的超高密度随机存储器架构，其特征在于，第一掺杂类型为n+型掺杂类型，第二掺杂类型为p型掺杂类型。
4.如权利要求1或2所述的超高密度随机存储器架构，其特征在于，第一掺杂类型为p+型掺杂类型，第二掺杂类型为n型掺杂类型。
5.如权利要求1或2所述的超高密度随机存储器架构，其特征在于，第一半导体区域和第三半导体区域的掺杂浓度大于第二半导体区域的掺杂浓度。
6.如权利要求1或2所述的超高密度随机存储器架构，其特征在于，超高密度随机存储器架构具有常闭式电路控制功能。
7.如权利要求1或2所述的超高密度随机存储器架构，其特征在于，源极连接随机存储器的源线并且接地。
8.如权利要求1或2所述的超高密度随机存储器架构，其特征在于，漏极经由随机存储器记忆单元连接随机存储器的位线。
9.如权利要求1或2所述的超高密度随机存储器架构，其特征在于，每一个随机存储器记忆单元上的记忆信息是通过开启各自的栅极和流经相对应的源极和漏极之间的电流来写入的；而且，随机存储器记忆单元上的记忆信息是通过开启栅极和流经漏极和源极之间的一个适当小的读电流来读取的。
10.如权利要求1或2所述的超高密度随机存储器架构，其特征在于，所述超高密度随机存储器架构用于DRAM、RRAM、PRAM、FRAM、MRAM和pSTT-MRAM中的任何一种随机存储器的写读控制器。
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| CN108807452A (zh) * | 2017-05-02 | 2018-11-13 | 上海磁宇信息科技有限公司 | 一种超高密度随机存储器架构 |
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Legal Events
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Application publication date: 20181102 |
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