CN108735894A - 一种高密度随机存储器架构 - Google Patents

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Abstract

本发明公开了一种高密度随机存储器架构，包括：由第一区域至第N区域依次排布形成的串联式半导体薄膜，其中N为不小于三的整数；其中，奇数区域具有第一掺杂类型，偶数区域具有第二掺杂类型；在串联式半导体薄膜的奇数区域上方交替形成漏极和源极；在串联式半导体薄膜的偶数区域下方分别形成有栅极；在串联式半导体薄膜与各个栅极之间形成有氧化物绝缘层。

Description

一种高密度随机存储器架构
技术领域
本发明涉及半导体技术领域，尤其涉及一种高密度随机存储器架构。
背景技术
随着大数据时代的来临，数据存储器的需求迎来了爆发式增长。在中国，高速发展的半导体产业对存储器的对外依赖，已经严重影响国家高科技的发展。中国各级政府最近在存储器领域数项千亿级的投资，已经拉开了攻克存储器伟大战役的号角。
DRAM(Dynamic Random Access Memory)也称动态随机存取存储器，是最为常见的系统内存，具有高速度(读写速度小于50ns)，大容量(大于1GB)的特性。DRAM 的内部结构可以说是电子芯片中最简单的，是由许多重复的“单元(cell)”组成。而且，如图1所示，每一个单元由一个电容C0和一个晶体管T0(一般是p沟道 MOSFET)构成(即，1T1C)，其中晶体管T0的栅极和漏极分别连字线WL0和位线 BL0；其中的电容可储存1位(bit)数据量，充放电后电荷的多少(电势高低)分别对应二进制数据0和1。由于电容会有漏电现象，因此过一段时间之后电荷会丢失，导致电势不足而丢失数据，因此必须经常进行充电保持电势，这个充电的动作叫做刷新，因此动态存储器具有刷新特性，这个刷新的操作一直要持续到数据改变或者断电。
除了DRAM以外，近年来出现了几种新型的随机存取存储器，如下述表1所示：
参数/种类 DRAM RRAM PCRAM pSTT‐MRAM
容量 8Gb 128Gb 1Gb 32Gb
读取时间 30ns 40ns 50ns 1‐10ns
写入时间/消除时间 15ns 50ns 50ns 1‐10ns
记忆力 0 >10年 >10年 >20年
元件尺寸(F2) 8 6 6 6
表1
具体地说，提出了将记忆电容用一个可变电阻替代的RRAM，通过控制材料相变的PRAM，特别是采用磁性隧道结(MTJ)的磁性随机存储器(MRAM)。近年来，MRAM 被人们认为是未来理想的通用固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其读写中有磁性记忆层它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。
上述各种随机存取存储器(DRAM,RRAM,PRAM,MRAM)的制作过程中，进一步缩小存储器尺寸的关键之一是CMOS场效应三极管(FET)的小型化。对于FET，它的电流曲线与漏-源之间的沟槽(即栅下面的尺寸)成反比，要得到一个较大的电流(例如在MRAM的情况)，沟槽长度需要进一步缩短。而一般常规的的FET结构，漏-源- 栅是并排放置在n+/p/n+串联半导体薄膜的同一侧，其尺寸是不可能任意缩小的。所以需要寻找新的FET的结构部局，以达到缩小整个记忆芯片尺寸的目的。
发明内容
有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是提供一种通用随机存储器(RAM)的CMOS场效应三极管(FET)的小型化新型架构，特别是通过使用磁性隧道结(MTJ)替代DRAM中的记忆电容，制作一种高速度、大容量、非忆失型的新型磁性随机存储器MRAM。
为实现上述目的，本发明提供了一种高密度随机存储器架构，包括：由第一区域至第N区域依次排布形成的串联式半导体薄膜，其中N为不小于三的整数；其中，奇数区域具有第一掺杂类型，偶数区域具有第二掺杂类型；在串联式半导体薄膜的奇数区域上方交替形成漏极和源极；在串联式半导体薄膜的偶数区域下方分别形成有栅极；在串联式半导体薄膜与各个栅极之间形成有氧化物绝缘层。
优选地，第一掺杂类型为n+型掺杂类型，第二掺杂类型为p型掺杂类型。
优选地，第一掺杂类型为p+型掺杂类型，第二掺杂类型为n型掺杂类型。
优选地，奇数区域的掺杂类型相同，并且掺杂浓度相等。
优选地，偶数区域的掺杂类型相同，并且掺杂浓度相等。
优选地，偶数区域的掺杂类型与奇数区域的掺杂类型相反，并且偶数区域的掺杂浓度小于奇数区域的掺杂浓度。
优选地，相邻的漏极与源极之间由氧化物隔离区域隔开，所有栅极均有氧化物将其与衬底隔开；其中各个漏极和各个源极之间由氧化物隔离区域隔开，而且所有栅极底部均用氧化物绝缘层将其与衬底隔开。
优选地，各个栅极分别连接随机存储器的字线，各个漏极连接随机存储器的位线，各个源极连接随机存储器的源线。
优选地，所述高密度随机存储器架构具有常闭式电路控制功能。
由此，本发明提供了一种通用随机存储器(RAM)的CMOS场效应三极管(FET) 的小型化新型架构，具体方法是将栅极从与漏源并排的方式移到n+/p/n+极的另一侧，然后把多对FET并列在一起，形成漏-源-漏-源-漏-源… n+/p/n+/p/n+/p/n+/p/n+…/栅-栅-栅-栅…FET阵列,通过相邻的漏源极分担随机存储器的写读电流从而极大的缩小了整个CMOS场效应三极管(FET)的尺寸和供电负荷，使随机存储器(RAM)芯片的尺寸能够做到5F2。这样以来，既解决了存储器尺寸受限于栅极的尺寸，又利用相邻的两个FET同时为一个记忆单元提供电流，降低了对一个FET输出电流的依赖，为记忆单元特别是对MRAM提供足够的写电流，因为FET中流经漏源的电流与栅极下方栅极尺寸成反比的关系。由于栅极位置的变化，除了上述小尺寸，大电流输出的优点，本发明的对FET系列链接还为随机存储器芯片的生产简化了工艺难度，增加了漏源和栅极工艺灵活性和独立性。
以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1是根据现有技术的1T1C DRAM的一般电路示意图。
图2是根据本发明优选实施例的高密度随机存储器架构的截面结构示意图。
图3是根据本发明优选实施例的高密度随机存储器架构的电路连接图。
图4是根据本发明优选实施例的高密度随机存储器架构读写过程中的电路开关状态。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
图2是根据本发明优选实施例的高密度随机存储器架构的截面结构示意图。
如图2所示，根据本发明优选实施例的高密度随机存储器架构包括：由第一区域11、第二区域12、第三区域13、第四区域14、第五区域15、第六区域16、第七区域17、第八区域18和第九区域19依次排布形成的串联式半导体薄膜，其中，第一区域11、第三区域13、第五区域15、第七区域17和第九区域19具有第一掺杂类型，第二区域12、第四区域14、第六区域16和第八区域18具有第二掺杂类型。
优选地，第一区域11、第三区域13、第五区域15、第七区域17和第九区域 19的掺杂类型相同，并且掺杂浓度相等。优选地，第二区域12、第四区域14、第六区域16和第八区域18的掺杂类型相同，并且掺杂浓度相等。
而且，优选地，第二区域12、第四区域14、第六区域16和第八区域18的掺杂类型第一区域11、第三区域13、第五区域15、第七区域17和第九区域19的掺杂类型相反，并且第二区域、第四区域、第六区域和第八区域的掺杂浓度小于第一区域11、第三区域13、第五区域15、第七区域17和第九区域19的掺杂浓度。
例如，第一掺杂类型为n+型掺杂类型，第二掺杂类型为p型掺杂类型。或者，第一掺杂类型为p+型掺杂类型，第二掺杂类型为n型掺杂类型。
在串联式半导体薄膜的第一区域11上方形成有第一漏极D1，在串联式半导体薄膜的第三区域13上方形成有第一源极S1，而且在串联式半导体薄膜的第五区域 15上方形成有第二漏极D2，在串联式半导体薄膜的第七区域17上方形成有第二源极S2，在串联式半导体薄膜的第九区域19上方形成有第三漏极D3。
在串联式半导体薄膜的第二区域12下方形成有第一栅极G1，在串联式半导体薄膜的第四区域14下方形成有第二栅极G2；在串联式半导体薄膜的第六区域16 下方形成有第三栅极G3；在串联式半导体薄膜的第八区域18下方形成有第四栅极 G4。
而且，在串联式半导体薄膜与第一栅极G1、第二栅极G2、第三栅极G3和第四栅极G4之间形成有氧化物绝缘层ILD1。
相邻的漏极与源极之间由氧化物隔离区域隔开，所有栅极均有氧化物将其与衬底隔开。例如，第一漏极D1和第一源极S1之间由第一氧化物隔离区域20隔开，第二漏极D2和第一源极S1之间由第二氧化物隔离区域30隔开，第二漏极D2和第二源极S2之间由第三氧化物隔离区域40隔开，第二源极S2和第三漏极D3之间由第四氧化物隔离区域50隔开。而且，所有栅极底部均用氧化物绝缘层将其与衬底隔开。
其中，所述第一栅极G1连接随机存储器的第一字线WL1，所述第二栅极G2连接随机存储器的第二字线WL2，所述第三栅极G3连接随机存储器的第三字线WL3，所述第四栅极G4连接随机存储器的第四字线WL4，所述第一漏极D1连接随机存储器的第一位线BL1，所述第二漏极D2连接随机存储器的第二位线BL2，所述第三漏极D3连接随机存储器的第三位线BL3，所述第一源极S1连接随机存储器的源线 SL1，所述第二源极S2连接随机存储器的源线SL2。
需要说明的是，附图以及实施例示出了九个区域依次排布形成的串联式半导体薄膜的示例，但是依次排布形成串联式半导体薄膜的区域并不限于三个，而是可以是更多个数的区域依次排布形成串联式半导体薄膜。换言之，可以理解的是，上述第一区域11、第二区域12、第三区域13、第四区域14、第五区域15、第六区域 16、第七区域17、第八区域18和第九区域19的依次排列结构可以继续依次展开，形成更多源漏栅极，或者可以仅仅存在第一区域11、第二区域12、第三区域13，等待。
即，本发明的高密度随机存储器架构可包括：由第一区域至第N区域依次排布形成的串联式半导体薄膜，其中N为不小于三的整数；其中，奇数区域具有第一掺杂类型，偶数区域具有第二掺杂类型；在串联式半导体薄膜的奇数区域上方交替形成漏极和源极；在串联式半导体薄膜的偶数区域下方分别形成有栅极；在串联式半导体薄膜与各个栅极之间形成有氧化物绝缘层。
更具体地说，图3是根据本发明优选实施例的高密度随机存储器架构的电路连接图,优选使用常闭式(normally off)FET(D-S之间的连线用虚线表示以别于用实线连接的如图1所示的常开式FET)。其中两个漏极分别与每个存储器单元相连接，然后再与位线线相连接。源极可以相互连接，一种选择是将源极接地。所述的一对栅极分别经由随机存储器的记忆单元M与两个字线相连接，作为相互独立的 FET的控制闸。
图4是根据本发明优选实施例的高密度随机存储器架构读写过程中的电路开关状态。其中，VG1S表示加在第一栅极至源极之间的电压，VG2S表示加在第二栅极至源极之间的电压，VD1S表示加在第一漏极至源极之间的电压，VD2S表示加在第二漏极至源极之间的电压。
如图4的两个存储器写操作的两个写周期W1和W0所示，每一个随机存储器记忆单元上的记忆信息(1，0)是通过同时开启记忆单元两侧的一对栅极，和同时流经记忆单元两侧的漏源电路上的两组电流(正负或者大小)来写的。
至于读操作，如图4的存储器读取操作周期R1所示，所述的随机存储器记忆单元上的记忆信息(1，0)是只需开启记忆单元两侧两个栅极中的一个，和两侧的漏源电路中的一组读电流来读取的，并且读电流应小于写电流,以避免记忆单元记忆信息的误写,通常使用一个较小的栅极电压VGS来实现读取操作(图4中R1所指)。
对于不同类型的随机存储器，例如RRAM和PRAM,写电流可以是同一方向，大小不同的值，以便能产生两个不同的电阻太或者晶相态，达到记忆的目的；又例如 pSTT-MRAM，就需要使用两个方向相反的电流，通过自旋动量转移矩，获得两个激化方向相反的磁取向1作为两个不同的记忆态。
作为优先，根据本发明优选实施例的高密度随机存储器架构具有常闭式(normally-off)电路控制功能。
在上述n+/p/n+/p/n+/p/n+…中，与漏源极接着的是重掺杂的n+型半导体材料，与栅极极接着的是p掺杂的半导体材料。当然CMOS场效应三极管(FET)也可以做成p+/n/p+/n/p+/n/p+…型的，与漏源极接着就应换成p+型半导体材料，而与栅极极接着的就是n掺杂的半导体材料。为了提高CMOS场效应三极管(FET)的电子(空隙)输运性能，除了Si,Ge,以外，也可以用具有更高电子输运性能的 III-V(例如GaAs,InP,GaN,…)或II-VI(例如,CdS,ZnS,CdTe,…)半导体基底材料。
上述CMOS场效应三极管(FET)结构是一种通用随机存储器控制器。如果用电容作为记忆单元，就得到DRAM；将电容换为一个可变电阻，就得到RRAM；换为一种相变材料，就得到PRAM；通过使用磁性隧道结(MTJ)替代DRAM中的记忆电容，就可以制作一种高速度、大容量、非忆失型的新型磁性随机存储器MRAM(又可以叫作mDRAM)，特别是使用垂直型磁电阻材料，就可以做成所谓的pSTT-MRAM芯片。
综上所述，本发明提供了一种通用随机存储器(RAM)的CMOS场效应三极管 (FET)的小型化新型架构，具体方法是将栅极从与漏源并排的方式移到n+/p/n+ 极的另一侧，然后把多对FET并列在一起，形成漏-源-漏-源-漏-源… n+/p/n+/p/n+/p/n+/p/n+…/栅-栅-栅-栅…FET阵列,通过相邻的漏源极分担随机存储器的写读电流从而极大的缩小了整个CMOS场效应三极管(FET)的尺寸和供电负荷，使随机存储器(RAM)芯片的尺寸能够做到5F2。这样以来，既解决了存储器尺寸受限于栅极的尺寸，又利用相邻的两个FET同时为一个记忆单元提供电流，降低了对一个FET输出电流的依赖，为记忆单元特别是对MRAM提供足够的写电流，因为FET中流经漏源的电流与栅极下方栅极尺寸成反比的关系。由于栅极位置的变化，除了上述小尺寸，大电流输出的优点，本发明的对FET系列链接还为随机存储器芯片的生产简化了工艺难度，增加了漏源和栅极工艺灵活性和独立性。
上述说明示出并描述了本发明的优选实施例，如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (9)

1.一种高密度随机存储器架构，其特征在于包括：由第一区域至第N区域依次排布形成的串联式半导体薄膜，其中N为不小于三的整数；其中，奇数区域具有第一掺杂类型，偶数区域具有第二掺杂类型；在串联式半导体薄膜的奇数区域上方交替形成漏极和源极；在串联式半导体薄膜的偶数区域下方分别形成有栅极；在串联式半导体薄膜与各个栅极之间形成有氧化物绝缘层。
2.如权利要求1所述的高密度随机存储器架构，其特征在于，第一掺杂类型为n+型掺杂类型，第二掺杂类型为p型掺杂类型。
3.如权利要求1所述的高密度随机存储器架构，其特征在于，第一掺杂类型为p+型掺杂类型，第二掺杂类型为n型掺杂类型。
4.如权利要求1至3之一所述的高密度随机存储器架构，其特征在于，奇数区域的掺杂类型相同，并且掺杂浓度相等。
5.如权利要求1至3之一所述的高密度随机存储器架构，其特征在于，偶数区域的掺杂类型相同，并且掺杂浓度相等。
6.如权利要求1至3之一所述的高密度随机存储器架构，其特征在于，偶数区域的掺杂类型与奇数区域的掺杂类型相反，并且偶数区域的掺杂浓度小于奇数区域的掺杂浓度。
7.如权利要求1至3之一所述的高密度随机存储器架构，其特征在于，相邻的漏极与源极之间由氧化物隔离区域隔开，所有栅极均有氧化物将其与衬底隔开；其中各个漏极和各个源极之间由氧化物隔离区域隔开，而且所有栅极底部均用氧化物绝缘层将其与衬底隔开。
8.如权利要求1至3之一所述的高密度随机存储器架构，其特征在于，各个栅极分别连接随机存储器的字线，各个漏极连接随机存储器的位线，各个源极连接随机存储器的源线。
9.如权利要求1至3之一所述的高密度随机存储器架构，其特征在于，所述高密度随机存储器架构具有常闭式电路控制功能。
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