CN103325789A - 非易失性半导体存储器的uv编程系统和方法 - Google Patents
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Abstract
本发明涉及非易失性半导体存储器的UV编程系统和方法，半导体存储器存储器件包括设置在半导体衬底中的第一掺杂类型的第一和第二掺杂区域。第一类型的第一和第二掺杂区域彼此横向隔开。栅极电介质在第一和第二掺杂区域之间的半导体衬底的上方延伸，并且浮栅设置在栅极电介质上。紫外线(UV)光阻隔材料垂直设置在浮栅之上并具有覆盖浮栅的大小，使得在半导体存储器器件暴露于UV光之后浮栅保持充电。
Description
技术领域
所公开的系统和方法涉及集成电路。更具体地，所公开的系统和方法涉及包括非易失性存储器的集成电路。
背景技术
由于非易失性存储器具有在没有电源的情况下保存信息的能力而广泛应用于各种应用并且被用作长期永久存储器。非易失性存储器的实例包括但不限于只读存储器(“ROM”)，诸如可编程ROM(“PROM”)、可擦除PROM(“EPROM”)和电可擦除PROM(“EEPROM”)。另外一个非易失性存储器的实例是紫外线擦除(“UV擦除”)RPOM。一些非易失性存储器的编程需要用于写入数据的外部电路，这在完成集成电路芯片的加工工艺之后进行。
发明内容
根据本发明的第一方面，提供了一种半导体存储器存储器件，包括：第一掺杂类型的第一掺杂区域，设置在半导体衬底中，用于限定源极；第一掺杂类型的第二掺杂区域，设置在半导体衬底中，用于限定漏极，第二掺杂区域与第一掺杂区域横向隔开；栅极电介质，在第一掺杂区域和第二掺杂区域之间的半导体衬底的上方延伸；浮栅，设置在栅极电介质上；以及紫外线(UV)光阻隔材料，垂直设置在浮栅的上方，UV光阻隔材料具有覆盖浮栅的大小，使得在半导体存储器存储器件暴露于UV光之后浮栅保持充电。
优选地，UV光阻隔材料设置在导电层中，导电层设置在浮栅的上方。
优选地，UV光阻隔材料包括铜、钨和铝中的至少一种。
优选地，第一掺杂类型的第一掺杂区域和第二掺杂区域形成在第二掺杂类型的阱中，第二掺杂类型的阱设置在半导体衬底中。
优选地，第一掺杂类型是p型，而第二掺杂类型是n型。
优选地，第一掺杂类型是n型，而第二掺杂类型是p型。
优选地，源极和漏极中的一个与具有与浮栅横向隔开的栅极的晶体管连接。
根据本发明的另一方面，提供了一种方法，包括：在半导体衬底中形成半导体存储器件，包括用第一类型的掺杂物掺杂半导体衬底，以创建第一掺杂类型的第一掺杂区域和第二掺杂区域，第一类型的第一掺杂区域和第二掺杂区域在半导体衬底中彼此横向隔开；在电介质的上方设置浮栅，电介质在第一掺杂类型的第一掺杂区域和第二掺杂区域之间延伸；在浮栅的上方形成多个介电层和导电层；对半导体存储器件进行编程；以及将半导体存储器件暴露于紫外线(UV)能量源，其中，电介质和导电层中的至少一个包括垂直设置在浮栅上方的紫外线(UV)光阻隔材料，UV光阻隔材料具有覆盖浮栅的大小，使得在半导体存储器件暴露于UV能量之后浮栅保持充电。
优选地，该方法还包括：在形成半导体存储器件形成之后但在将半导体存储器件封装为集成电路之前，执行第一测试；以及在封装半导体存储器件之后执行第二测试。
优选地，该方法还包括：在集成电路中封装半导体存储器件。
优选地，该方法还包括：在集成电路中封装半导体存储器件之前，执行第三测试。
优选地，第一测试包括存储在半导体存储器件中的数据的电路探针测试，并且第三测试包括晶圆接受度测试。
优选地，形成半导体器件包括：用第二类型的掺杂物掺杂半导体衬底，以创建其中设置第一掺杂类型的第一掺杂区域和第二掺杂区域的阱。
根据本发明的另一方面，提供了一种半导体存储器，包括：第一类型的多个第一存储器件；以及第二类型的多个第二存储器件，第二类型的多个存储器件的每一个都包括：第一掺杂类型的第一掺杂区域，设置在半导体衬底中，用于限定源极；第一掺杂类型的第二掺杂区域，设置在半导体衬底中，用于限定漏极，第二掺杂区域与第一掺杂区域横向隔开；第一栅极电介质，在第一掺杂区域和第二掺杂区域之间的半导体衬底的上方延伸；第一浮栅，设置在第一栅极电介质上；以及紫外线(UV)光阻隔材料，垂直设置在浮栅的上方，UV光阻隔材料具有覆盖浮栅的大小，使得在第二类型的存储器件暴露于UV光之后浮栅保持充电。
优选地，第一掺杂类型的第一掺杂区域和第二掺杂区域设置在第二掺杂类型的阱中。
优选地，第一掺杂类型是p型，而第二掺杂类型是n型。
优选地，第一掺杂类型是n型，而第二掺杂类型是p型。
优选地，第一类型的存储器件包括：第一掺杂类型的第三掺杂区域，设置在半导体衬底中，用于限定源极；第一掺杂类型的第四掺杂区域，设置在半导体衬底中，用于限定漏极，第四掺杂区域与第三掺杂区域横向隔开；第二栅极电介质，在第三掺杂区域和第四掺杂区域之间的半导体衬底的上方延伸；以及第二浮栅，设置在第二电介质上，第二浮栅被配置为响应于第一类型的存储器件暴露曝光于UV光进行放电。
优选地，第一掺杂类型的第三掺杂区域和第四掺杂区域设置在第二掺杂类型的阱中。
优选地，UV光阻隔材料包括导电材料，并且设置在第一浮栅上方设置的导电层中。
附图说明
图1是改进的非易失性半导体存储器的一个实例的高级框图。
图2是形成图1所示非易失性半导体存储器的半导体晶圆的层的等距视图。
图3A是根据图1所示非易失性半导体存储器的被配置为存储逻辑0的位单元的截面图。
图3B是根据图1所示非易失性半导体存储器的被配置为存储逻辑1的位单元的截面图。
图4是根据图1所示非易失性存储器的被配置为存储逻辑0或逻辑1的多个位单元的平面图。
图5是根据图1所示非易失性存储器的非易失性半导体存储器的制造方法的一个实例的流程图。
图6A是示出暴露于UV能量之前和之后的通过存储1和存储0位单元的电流的曲线图。
图6B是示出暴露于UV能量的各个时刻通过存储1位单元的电流的曲线图。
具体实施方式
该示例性实施例的描述意图是结合附图进行阅读，其中附图被认为是整个说明书的一部分。
有利地，本文描述的改进非易失性半导体存储器和方法可以在集成电路芯片的封装之前的制造工艺期间进行编程。制造工艺期间的非易失性存储器的编程能够使其上形成非易失性存储器的最终芯片拥有减少的引脚数，这导致更小的芯片面积，因为可以省略制造后编程。
图1示出了改进的非易失性存储器阵列100的一个实例，其包括多个编程0存储位单元102和多个编程1存储位单元104。位单元102、104排列在数量为n的行106和数量为m的列108之中。在一些实施例中，改进的非易失性阵列100是紫外线可擦除(“UV可擦除”)存储器阵列。每一个位单元102、104都连接至横跨存储器阵列水平(即，在x方向上)延伸的源线SL和横跨存储器阵列垂直(即，在y方向上)延伸的位线(“BL”)。
非易失性存储器阵列可以形成在半导体衬底101中，其中半导体衬底101具有如图2所示的一个或多个掺杂有源区101a。例如，一个或多个掺杂阱(例如，n阱和/或p阱)可以形成在掺杂区101a中。在垂直或z方向上，在衬底101之上形成多个导电层M1-M3。每一个导电层M1-M3都在x轴和y轴方向上限定平面，并且可以通过一个或多个介电层(未示出)相互隔开或者与衬底101隔开。本领域的技术人员应理解，通孔在垂直方向(即，z方向)上延伸，以提供导电层M1-M3和半导体衬底101之间的互连。少于或多于三个的导电层可以形成在半导体衬底101的上方。
图3A和图3B分别示出存储0位单元102和存储1位单元104的截面图。首先参照图3A，位单元102包括第一晶体管110，其与存储晶体管112连接。晶体管110和112形成在n阱中，n阱具有多个掺杂P+区域114-1、114-2和114-3(掺杂P+区域114)。虽然掺杂区域114描述为形成在n阱中的P+区域，但本领域中的普通技术人员应理解，掺杂区域114可以为形成在p阱中的N+区域。栅极116和118形成在对应的栅极氧化物区120、122的上方，其中，栅极氧化物区120、122设置在形成沟道的相邻P+区域114之间的n阱上方。P+区域114-1与SL连接。晶体管110的栅极116通过连接来接收用于导通晶体管110的控制信号，其中，晶体管110通过P+区域114-1、114-2、栅极116和氧化物区120来形成。P+区域114-2也形成晶体管112的一部分，晶体管112包括浮栅118、氧化物层122和P+区域114-3。P+区域114-3与位线BL连接。
现在，参照图3B，位单元104包括形成在半导体衬底101的掺杂区域101a中的n阱。传输晶体管110包括掺杂区域114-1和114-2、栅极116以及栅极氧化物层120。掺杂区域114-1与SL线连接，并且栅极116与字线WL连接，其控制导通和截止晶体管110。
存储晶体管112包括与晶体管110连接的掺杂区域114-2和掺杂区域114-3。浮栅118设置在氧化物122的上方，其形成在掺杂区域114-2和114-3之间。掺杂区域114-3与位线BL连接。抗紫外线或阻隔材料124设置在一个或多个导电层(例如，M1、M2等)中，其中，一个或多个导电层设置在半导体衬底101的掺杂区域101a上方。虽然描述为设置在诸如M1、M2等的导电层中，但本领域中的普通技术人员应理解，材料124可以设置在导电层之间的通孔层或导电层中。在一些实施例中，材料124与用于形成互连线和通孔的材料相同，包括但不限于金属，例如铜或铝。
材料124垂直定位在浮栅110的上方(即，图3B所示的z轴方向上)并且在x和y方向上具有覆盖浮栅118的大小。在一些实施例中，材料124在x和y方向上具有大于浮动栅极118大小的大小。在一些实施例中，材料124覆盖包括传输晶体管110的整个单元104。材料124在非易失性存储器件100暴露于UV源时防止UV能量对浮栅118放电。
例如，图4示出了连接至位线BL和选择线SL的多个存储0位单元102以及也连接至位线BL和选择线SL的多个存储1位单元104的平面图。每一个存储1位单元104都至少部分地被形成在半导体衬底101的掺杂区域101a之上的一层中的材料124所覆盖。从图4可以看出，材料124可以覆盖存储晶体管112的浮栅118。
在图5中示出了根据非易失性存储器100的制造改进的非易失性存储器的方法500的一个实例。在块502中，半导体晶圆101被掺杂以创建掺杂区域101a。本领域中的普通技术人员应理解，半导体晶圆的掺杂包括光刻胶沉积和图案化步骤以及离子注入以在半导体衬底101中创建n阱、p阱、P+区域和N+区域。
在块504中，形成晶体管110、112的栅极116、118。在一些实施例中，栅极116、118的形成包括氧化沟道区域上方的硅以形成二氧化硅，其形成氧化物层120和122。诸如铝、掺杂硅、多晶硅、难熔金属(例如，钨)、硅化物(TiSi、MoSi、TaSil、WSi)的导电材料或者它们的组合沉积在氧化物120、122的上方来形成栅极116、118。
在块506中，形成导电层M1、M2等。导电层的形成包括电介质沉积和图案化、导电层的沉积以及穿过介电层创建通孔以连接不同的导电层。导电层的形成还包括在一个导电层中形成抗紫外线材料124。如上所述，材料124可以垂直(例如，在z轴方向上)设置在存储1位单元104的每个晶体管112的浮栅118之上。在一些实施例中，材料124在x和y方向上具有大于浮栅118大小的大小。在一些实施例中，材料124覆盖包括传输晶体管110的整个位单元104。
在块508中，对非易失性存储器100进行编程。本领域中的普通技术人员应理解，浮栅118通过诸如行解码器、控制电路、电压发生器和输入/输出(I/O)电路的外围电路(未示出)来充电，使得非易失性阵列100的每个浮栅都被充电至逻辑1。通过将非易失性阵列100暴露于UV源来编程逻辑0。在一些实施例中，UV源发出具有功率31mW/cm2的波长254nm，其直接照射浮栅30分钟的时间。本领域中的普通技术人员应理解，可以改变UV曝光条件(例如，波长、功率和曝光持续时间)。在一些实施例中，UV曝光持续两小时。UV源的实例包括但不限于纽约韦斯特伯里的Spectronic Corporation提供的Spectroline PC-4420A和PC-8820B。
曝光非易失性半导体存储阵列100使得储存在存储0位单元102的浮栅118上的电荷放电。垂直设置在存储1位单元的浮栅118之上的材料124吸收UV源发出的UV能量，使得UV能量不能到达浮栅118，从而防止浮栅118上储存的电荷放电。
在块510中，执行晶圆接受度测试(WAT)。本领域中的普通技术人员应理解，执行WAT包括使半导体晶圆在半导体晶圆上的不同位置处经受各种测试。可以使用包括I/O设备、处理器和存储设备的系统来执行WAT。I/O器件提供晶圆和处理器之间的接口，并用于发射和接收来自二者的信号。WAT测试的结果可以存储在诸如非暂时机器可读存储介质的存储设备中。
在块512中，其上设置非易失性存储器阵列100并经过AWT的半导体晶圆进行电路针测(CP)测试。在晶圆被设置在卡盘上时，使用通过保持在适当位置的探针板执行晶圆的电测试的晶圆探测器来执行CP测试。数据被写入测试芯片并且从测试芯片读取数据，以及CP测试设备将数据输入与来自测试芯片的数据输出进行比较来确定测试芯片是否包括错误。
在块514中，通过CP测试的半导体晶圆被切割，并且芯片被封装。在一些实施例中，集成电路的芯片的封装包括引线结合、倒装结合和密封中的至少一种。
在块516中，对封装的集成电路执行最终测试(FT)。在一些实施例中，封装的FT测试包括将数据写入非易失性半导体存储器100以及从中读取数据。执行FT测试以识别集成电路是否在封装工艺期间损坏。
图6A是示出通过存储1位单元104的编程前电流I104和通过存储0位单元102的编程前电流I102-1以及通过存储1位单元104的编程后电流I104和通过存储0位单元102的编程前电流I102-2。位单元102、104的编程包括将位单元102、104暴露于具有功率31mW/cm2的波长254nm两个小时。如图6A所示，编程之后存储0位单元102完全放电(I102-2＝0mA)，而存储1位单元104保持充电。
图6B示出了在编程期间的各个时刻通过存储1位单元104的电流。例如，图6B示出了在编程之前和在编程期间的各个时刻通过存储1位单元104的电流。具体地，曲线I104-1对应于编程之前(即，t＝0小时)通过存储1位单元104的电流，曲线I104-2对应于t＝5分钟时的电流，曲线I104-3对应于t＝1小时时的电流，曲线I104-4对应于t＝2小时时的电流。从图6B中清楚看到，由于材料124的存在，编程持续时间对通过编程为1的位单元的电流的影响很小。
上述改进的非易失性半导体存储器在制造工艺期间和在封装集成电路之前可编程。制造工艺期间非易失性存储器的编程能够使其上形成非易失性存储器的最终芯片具有减少的引脚数，导致更小的芯片面积，因为可以省略制造后编程。
在一些实施例中，一种半导体存储器存储器件包括设置在半导体衬底中的第一类型的第一和第二掺杂区域。第一类型的第一和第二掺杂区域彼此横向隔开。栅极电介质在第一和第二掺杂区域之间的半导体衬底上方延伸，并且浮栅设置在栅极电介质上。紫外线(UV)光阻隔材料垂直设置在浮栅之上，并具有覆盖浮栅的大小，使得在半导体存储器存储器件暴露于UV光之后浮栅保持充电。
在一些实施例中，一种方法包括在半导体衬底中形成半导体存储器件。半导体衬底掺杂有第一类型的掺杂物，以创建第一掺杂类型的第一和第二掺杂区域。第一掺杂类型的第一和第二掺杂区域在半导体衬底中彼此横向隔开。浮栅设置在电介质之上，电介质在第一掺杂类型的第一和第二掺杂区域之间延伸。多个介电层和导电层设置在浮栅之上。半导体存储器件被编程并暴露于紫外线(UV)能量源。电介质和导电层中的至少一个包括垂直设置在浮栅上方的紫外线(UV)光阻隔材料。UV光阻隔材料具有覆盖浮栅的大小，使得在半导体存储器件暴露于UV能量之后浮栅保持充电。
在一些实施例中，一种半导体存储器包括第一类型的第一多个存储器件和第二类型的第二多个存储器件。第二类型的多个存储器件的每一个都包括设置在半导体衬底中并限定源级的第一掺杂类型的第一掺杂区域。第一掺杂类型的第二掺杂区域设置在半导体衬底中，用于限定漏极。第二掺杂区域与第一掺杂区域横向隔开。第一栅极电介质在第一和第二掺杂区域之间的半导体衬底上方延伸，并且第一浮栅设置在第一栅极电介质之上。紫外线(UV)光阻隔材料垂直设置在浮栅之上。UV光阻隔材料具有覆盖浮栅的大小，使得在第二类型的存储器件暴露于UV光之后浮栅保持充电。
虽然根据示例性实施例描述了本发明，但本发明不仅限于此。相反，所附权利要求应该广泛解释以在不背离本发明的精神和范围的情况下包括本领域技术人员可以进行的其他变体和实施例。
Claims (10)
1.一种半导体存储器存储器件，包括：
第一掺杂类型的第一掺杂区域，设置在半导体衬底中，用于限定源极；
所述第一掺杂类型的第二掺杂区域，设置在所述半导体衬底中，用于限定漏极，所述第二掺杂区域与所述第一掺杂区域横向隔开；
栅极电介质，在所述第一掺杂区域和所述第二掺杂区域之间的所述半导体衬底的上方延伸；
浮栅，设置在所述栅极电介质上；以及
紫外线(UV)光阻隔材料，垂直设置在所述浮栅的上方，所述UV光阻隔材料具有覆盖所述浮栅的大小，使得在所述半导体存储器存储器件暴露于UV光之后所述浮栅保持充电。
2.根据权利要求1所述的半导体存储器存储器件，其中，所述UV光阻隔材料设置在导电层中，所述导电层设置在所述浮栅的上方。
3.根据权利要求1所述的半导体存储器存储器件，其中，所述UV光阻隔材料包括铜、钨和铝中的至少一种。
4.根据权利要求1所述的半导体存储器存储器件，其中，所述第一掺杂类型的所述第一掺杂区域和所述第二掺杂区域形成在第二掺杂类型的阱中，所述第二掺杂类型的阱设置在所述半导体衬底中。
5.根据权利要求1所述的半导体存储器存储器件，其中，所述源极和所述漏极中的一个与具有与所述浮栅横向隔开的栅极的晶体管连接。
6.一种方法，包括：
在半导体衬底中形成半导体存储器件，包括：
用第一类型的掺杂物掺杂所述半导体衬底，以创建第一掺杂类型的第一掺杂区域和第二掺杂区域，所述第一类型的所述第一掺杂区域和所述第二掺杂区域在所述半导体衬底中彼此横向隔开；
在电介质的上方设置浮栅，所述电介质在所述第一掺杂类型的所述第一掺杂区域和所述第二掺杂区域之间延伸；
在所述浮栅的上方形成多个介电层和导电层；
对所述半导体存储器件进行编程；以及
将所述半导体存储器件暴露于紫外线(UV)能量源，
其中，所述电介质和所述导电层中的至少一个包括垂直设置在所述浮栅上方的紫外线(UV)光阻隔材料，所述UV光阻隔材料具有覆盖所述浮栅的大小，使得在所述半导体存储器件暴露于UV能量之后所述浮栅保持充电。
7.根据权利要求6所述的方法，还包括：
在形成所述半导体存储器件形成之后但在将所述半导体存储器件封装为集成电路之前，执行第一测试；以及
在封装所述半导体存储器件之后执行第二测试。
8.根据权利要求6所述的方法，其中，形成所述半导体器件包括：用第二类型的掺杂物掺杂所述半导体衬底，以创建其中设置所述第一掺杂类型的所述第一掺杂区域和所述第二掺杂区域的阱。
9.一种半导体存储器，包括：
第一类型的多个第一存储器件；以及
第二类型的多个第二存储器件，所述第二类型的多个存储器件的每一个都包括：
第一掺杂类型的第一掺杂区域，设置在半导体衬底中，用于限定源极；
所述第一掺杂类型的第二掺杂区域，设置在所述半导体衬底中，用于限定漏极，所述第二掺杂区域与所述第一掺杂区域横向隔开；
第一栅极电介质，在所述第一掺杂区域和所述第二掺杂区域之间的所述半导体衬底的上方延伸；
第一浮栅，设置在所述第一栅极电介质上；以及
紫外线(UV)光阻隔材料，垂直设置在所述浮栅的上方，所述UV光阻隔材料具有覆盖所述浮栅的大小，使得在所述第二类型的存储器件暴露于UV光之后所述浮栅保持充电。
10.根据权利要求14所述的半导体存储器，其中，所述第一类型的存储器件包括：
所述第一掺杂类型的第三掺杂区域，设置在所述半导体衬底中，用于限定源极；
所述第一掺杂类型的第四掺杂区域，设置在所述半导体衬底中，用于限定漏极，所述第四掺杂区域与所述第三掺杂区域横向隔开；
第二栅极电介质，在所述第三掺杂区域和所述第四掺杂区域之间的所述半导体衬底的上方延伸；以及
第二浮栅，设置在所述第二电介质上，所述第二浮栅被配置为响应于所述第一类型的存储器件暴露于UV光进行放电。
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