CN101562184A - 具有晶体管及电容的单栅极非易失存储单元及其制造方法 - Google Patents

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Abstract

本发明公开了一种具有晶体管及电容的单栅极非易失存储单元及其制造方法，以及一种具有一半导体衬底以及在该半导体衬底上具有一非易失存储装置的非易失存储集成电路。该装置具有一晶体管及一电容器在该半导体衬底上，以及一共享浮动栅极连接该晶体管及该电容器的该栅极区域。该晶体管具有至少一掺杂区域定义该源极及漏极区域，以及其它三个掺杂区域覆盖该源极及漏极区域。本发明亦揭露具有多重此类非易失存储装置的一非易失存储电路，以及制造具有一者以上此类非易失存储装置的该非易失集成电路的方法。

Description

具有晶体管及电容的单栅极非易失存储单元及其制造方法
技术领域
本发明是有关于非易失存储器集成电路，特别是具有包含一晶体管及一电容器两者的单栅极存储单元的非易失存储器集成电路及其制造方法。
背景技术
非易失存储单元的实例，像是单次编程(OTP)存储单元是该单栅极存储单元，而其包含一晶体管及一电容器。该类非易失存储单元的实例揭露于美国专利第6,054,732号专利、第6,875,648号专利、第6,025,625号专利、第5,896,315号专利，以及美国专利申请案第2006/0022255号的专利公开说明书中。
发明内容
本发明的一目的是揭露一种非易失存储器集成电路及其制造方法，包含一半导体衬底，以及一非易失存储装置在该半导体衬底上。该非易失存储器装置包含一晶体管在该半导体衬底上，以及一电容器在该半导体衬底上，该晶体管被一栅极区域、一源极区域及一漏极区域所控制。该晶体管被一栅极区域所控制。该晶体管具有多重掺杂区域。一掺杂区域是在该栅极区域的两侧以及定义该源极及该漏极区域，并具有一掺杂类型像是n-型。至少具有三种以上的掺杂区域，并位在该栅极区域的两侧，及覆盖该源极及该漏极区域，此两者具有与该源极及漏极区域相同的掺杂类型(像是n-型)，而第三者具有与该源极及漏极区域相反的掺杂类型(像是p-型)。一共享浮动栅极连接该晶体管的该栅极区域以及该电容器的该栅极区域。
在一些实施例中，该衬底具有与该栅极及漏极区域相反的一掺杂类型(像是p-型)。
在一些实施例中，更包含具有与该栅极及漏极区域相反的一掺杂类型(像是p-型)的一外延层。在各种实施例中，该外延层作为像是该晶体管及该电容器结构的基底。
在各种实施例中，具有与该栅极及漏极区域相反的一掺杂类型(像是p-型)以及与该栅极及漏极区域相同的一掺杂类型(像是n-型)的一阱区，或是两者都有。一些实施例中，具有一晶体管在一此种阱区之上、一电容器在一此种阱区之上、晶体管及电容器两者在一此种阱区之上以及晶体管及电容器两者在不同的此种阱区之上。
在一些实施例中包含邻近于该晶体管的该栅极区域的间隔物，并在该源极及漏极区域旁部分地覆盖该掺杂区域。
在一些实施例中包含施加存储器操作的安置偏压至该非易失存储装置的电路。
本发明的另一目的是揭露具有多重包含本发明所述的一晶体管及一电容器的非易失存储装置的一非易失存储器集成电路。
本发明的另一目的是揭露一种制造本发明所述非易失存储装置的方法。
附图说明
图1绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是注入一n-型阱区。
图2绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是注入一p-型阱区。
图3绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是在结构之间长出隔离氧化物。
图4绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是对该晶体管及该电容成长栅极氧化物。
图5绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是沉积多晶硅及硅化钨。
图6绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是刻蚀多晶硅及硅化钨以定义该晶体管的该栅极区域以及该电容器的该栅极区域。
图7绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是注入N-掺杂区域(具有与即将形成的N+源极及漏极区域的相同掺杂类型)于该晶体管的该栅极区域的两侧，以及形成覆盖于即将形成的源极及漏极区域之上。
图8绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是注入两个额外的掺杂区域在该晶体管的该栅极区域的两侧，以及形成覆盖于即将形成的源极及漏极区域之上，其中一组具有与即将形成的源极及漏极区域相反的掺杂类型(P型)，而另外一组则具有与即将形成的源极及漏极区域之上相同的掺杂类型(N型)。
图9绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是沉积一氧化物层。
图10绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是刻蚀该氧化层以形成靠该晶体管的该栅极区域的间隔物以及形成靠该电容器的该栅极区域的间隔物。
图1 1绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是注入该源极及漏极区域(N+)在该晶体管的该栅极区域的两侧，以及具有相同掺杂类型(N+)的该源极及漏极区域在该电容器的该栅极区域的两侧。
图12绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是注入具有与该源极及漏极区域的相反掺杂类型(P+)的一区域。
图13绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是沉积该单栅极以连结该晶体管及该电容器的该栅极区域。
图14绘示具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的一顶视图。
图14A至图14C绘示图14的具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的一剖面图。
图15绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是注入一p-型阱区，类似图2的工艺步骤。
图16绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是在结构之间长出隔离氧化物，类似图3的工艺步骤。
图17绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是对该晶体管及该电容成长栅极氧化物，类似图4的工艺步骤。
图18绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是沉积多晶硅24及硅化钨28，类似图5的工艺步骤。
图19绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是刻蚀多晶硅及硅化钨以定义该晶体管的该栅极区域以及该电容器的该栅极区域，类似图6的工艺步骤。
图20绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是注入N-掺杂区域(具有与即将形成的N+源极及漏极区域的相同掺杂类型)于该晶体管的该栅极区域的两侧，以及形成覆盖于即将形成的源极及漏极区域之上。
图21绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是注入两个额外的掺杂区域在该晶体管的该栅极区域的两侧，以及形成覆盖于即将形成的源极及漏极区域之上，其中一组具有与即将形成的源极及漏极区域相反的掺杂类型(P型)，而另外一组则具有与即将形成的源极及漏极区域之上相同的掺杂类型(N型)，类似图8的工艺步骤。
图22绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是沉积一氧化物层，类似图9的工艺步骤。
图23绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是刻蚀该氧化层58以形成靠该晶体管的该栅极区域的间隔物以及形成靠该电容器的该栅极区域的间隔物，类似图10的工艺步骤。
图24绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是注入该源极及漏极区域(N+)在该晶体管的该栅极区域的两侧，以及具有相同掺杂类型(N+)的该源极及漏极区域在该电容器的该栅极区域的两侧，类似图1 1的工艺步骤。
图25绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是注入具有像是该源极及漏极区域的相对掺杂类型(P+)的一区域68，类似图12的工艺步骤。
图26绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是沉积该单栅极以连结该晶体管及该电容器的该栅极区域，类似图13的工艺步骤。
图27绘示具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的一顶视图。
图27A至图27C绘示图27的具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的一剖面图。
图28绘示具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的一剖面图，类似图26，但包含一外延表面。
图29绘示具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的一剖面图，类似图26，但包含一外延表面。
图30绘示具有一晶体管及一电容器的一单栅极存储单元的一非易失存储器集成电路的一实施例。
【主要元件符号说明】
8  n-型阱区
12 p-型阱区
16隔离氧化物
20栅极氧化物
24  多晶硅
28硅化钨
32、33、36、37、40、41  栅极区域
44、45  N-掺杂区域
48、49、52、53额外的掺杂区域
58氧化物层
60、61、62、63  间隔物
64、66源极区域
65、67漏极区域
68  该源极及漏极区域的相反掺杂类型(P+)的区域
72单栅极(浮动栅极)
76 N-阱掺杂窗
80、81、82氧化物定义窗
84 N-掺杂窗
88 P掺杂窗
92 N掺杂窗
96、97 N+注入窗
100 P+注入窗
3000存储阵列
3001列译码器
3003行译码器
3006方块
3007数据总线
3008偏压安排供应电压
3009偏压安排状态机构
3011数据输入线
3015数据输出线
3050集成电路
具体实施方式
图1绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是注入一n-型阱区8。
图2绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是注入一p-型阱区12。
图3绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是在结构之间长出隔离氧化物16。
图4绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是对该晶体管及该电容成长栅极氧化物20。
图5绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是沉积多晶硅24及硅化钨28。
图6绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是刻蚀多晶硅及硅化钨以定义该晶体管的该栅极区域32、36、40以及该电容器的该栅极区域33、37、41。
图7绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是注入N-掺杂区域44、45(具有与即将形成的N+源极及漏极区域的相同掺杂类型)于该晶体管的该栅极区域的两侧，以及形成覆盖于即将形成的源极及漏极区域之上。
图8绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是注入两个额外的掺杂区域在该晶体管的该栅极区域的两侧，以及形成覆盖于即将形成的源极及漏极区域之上，其中一组(48、49)具有与即将形成的源极及漏极区域相反的掺杂类型(P型)，而另外一组(52、53)则具有与即将形成的源极及漏极区域之上相同的掺杂类型(N型)。
图9绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是沉积一氧化物层58。
图10绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是刻蚀该氧化层58以形成靠该晶体管该栅极区域的间隔物60、61以及形成靠该电容器该栅极区域的间隔物62、63。
图11绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是注入该源极及漏极区域(N+)64、65在该晶体管的该栅极区域的两侧，以及具有相同掺杂类型(N+)的该区域64、65在该电容器的该栅极区域的两侧。
图12绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是注入具有与该源极及漏极区域相反的掺杂类型(P+)的一区域68。
图13绘示在图1至图13中制造具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的工艺的一剖面图式，特别是沉积该单栅极72以连结该晶体管及该电容器的该栅极区域。
图14绘示具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的一顶视图。氧化物定义窗82部分地覆盖P+注入窗100。氧化物定义窗81部分地覆盖N+注入窗96。N+掺杂窗96部分地覆盖N-掺杂窗84、P掺杂窗88及N掺杂窗92。氧化物定义窗80部分地覆盖N+注入窗97。N+注入窗97部分地覆盖N-阱掺杂窗76。浮动栅极72重叠在氧化物定义窗80、81之间。剖面线14A’-14A’、14B’-14B’以及14C’-14C’指出图14A至图14C的剖面图。
图14A至图14C绘示图14的具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的一剖面图。图14A绘示对应图14剖面线14A’-14A’的剖面。图14B绘示对应图14剖面线14B’-14B’的剖面。图14C绘示对应图14剖面线14C’-14C’的剖面。
图15绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是注入一p-型阱区12，其类似图2的工艺步骤。
图16绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是在结构中成长隔离氧化物16，类似图3的工艺步骤。
图17绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是对该晶体管及该电容器成长栅极氧化物20，类似图4的工艺步骤。
图18绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是沉积多晶硅24及硅化钨28，类似图5的工艺步骤。
图19绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是刻蚀多晶硅及硅化钨以定义该晶体管的该栅极区域32、36、40以及该电容器的该区域33、37、41，类似图6的工艺步骤。
图20绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是注入N-掺杂区域44、45(具有与即将形成的N+源极及漏极区域的相同掺杂类型)于该晶体管的该栅极区域的两侧，以及形成覆盖于即将形成的源极及漏极区域之上，类似图7的工艺步骤。
图21绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是注入两个额外的掺杂区域在该晶体管的该栅极区域的两侧，以及形成覆盖于即将形成的源极及漏极区域之上，其中一组(48、49)具有与即将形成的源极及漏极区域相反的掺杂类型(P型)，而另外一组(52、53)则具有与即将形成的源极及漏极区域之上相同的掺杂类型(N型)，类似图8的工艺步骤。
图22绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是沉积一氧化物层58，类似图9的工艺步骤。
图23绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是刻蚀该氧化层58以形成靠该晶体管的该栅极区域的间隔物60、61以及形成靠该电容器的该栅极区域的间隔物62、63，类似图10的工艺步骤。
图24绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是注入该源极及漏极区域(N+)64、65在该晶体管的该栅极区域的两侧，以及具有相同掺杂类型(N+)的该区域64、65在该电容器的该栅极区域的两侧，类似图11的工艺步骤。
图25绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是注入具有像是该源极及漏极区域的相反的掺杂类型(P+)的一区域68，类似图12的工艺步骤。
图26绘示在图15至图26中制造具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的工艺的一剖面图式，特别是沉积该单栅极72以连结该晶体管及该电容器的该栅极区域，类似图13的工艺步骤。
图27绘示具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的一顶视图。氧化物定义窗82部分地覆盖P+掺杂窗100。氧化物定义窗81部分地覆盖N+注入窗96。N+注入窗96部分地覆盖N-掺杂窗84、P掺杂窗88及N掺杂窗92。氧化物定义窗80部分地覆盖N+掺杂窗97。浮动栅极72重叠在氧化物定义窗80、81之间。剖面线27A’-27A’、27B’-27B’以及27C’-27C’指出图27A至图27C的剖面图。
图27A至图27C绘示图27的具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的一剖面图。图27A绘示对应图27剖面线27A’-27A’的剖面。图27B绘示对应图27剖面线27B’-27B’的剖面。图27C绘示对应图27剖面线27C’-27C’的剖面。
图28绘示具有一晶体管及一电容器在不同的阱区并具有不同掺杂类型的一单栅极存储单元的一剖面图，类似图26，但包含一外延表面104。
图29绘示具有一晶体管及一电容器在相同的阱区的一单栅极存储单元的一剖面图，类似图26，但包含一外延表面104。
下方表1显示本发明所述具有5V单次编程存储单元的示范非易失存储单元的实验数据。依据该表的上部，工艺1仅注入区域44、45，工艺2具有两组注入区域44、45，工艺3具有注入区域44、45；52、53，以及工艺4具有注入区域44、45；48、49；52、53。Vt是指阈值电压，BVD是指一长信道的崩溃电压或击穿电压。Ids是指信道电流。Isb是指衬底电流，及对于编程该存储单元热载子的一指标。Vpt是指一短信道的击穿电压或崩溃电压。Id是指漏电流。
Figure A20081018549700191
Figure A20081018549700201
下方表2显示本发明所述具有3V单次编程存储单元的示范非易失存储单元的实验数据。
Figure A20081018549700202
表1及表2显示对于具有注入区域44、45；48、49；52、53的工艺4，Isb具有该最大的幅度。因为Isb或衬底是编程该存储单元热载子的一指标，而工艺4是有关于该非易失存储单元的高度编程特性。工艺3亦有关于该非易失存储单元的高衬底电流及高度编程，但是不及于工艺4。工艺4亦有关于良好的短信道效应，如范例3的高击穿电压Vpt所示。在范例2中，工艺3及4具有良好的短信道效应。
下方表3显示该各种注入区域的示例范围。该能量是大于20keV。同时该晶圆的示例范围是在8-100ohms之间。
图30绘示具有一晶体管及一电容器的一单栅极存储单元之一非易失存储器集成电路的一实施例。该集成电路3050包含实施使用编程存储单元的一存储阵列3000，每一存储单元是本发明所述的一单一栅极场效晶体管(FET)及电容器存储单元在该晶体管中具有至少四个掺杂区域。一列译码器3001是耦接至在该存储阵列中3000沿着列安置的多个字线3002。一行译码器3003是耦接至在该存储阵列中3000沿着行安置的多个位线3004。地址是经由一总线3005而提供至一行译码器3003与一列译码器3001。在方块3006中的感测放大器与数据输入结构是经由一数据总线3007而耦接至行译码器3003。数据是从集成电路3050的输入/输出端、或集成电路内部与外部的其它数据来源，而经由数据输入线3011以将数据传输至方块中的数据输入结构。数据是从方块3006中的感测放大器、经由数据输出线3015、而传输至集成电路3050的输入/输出端或其它位于集成电路3050内部或外部的数据目的地。一偏压安排状态机器3009，控制了偏压安排供应电压3008的应用。
使用p-信道晶体管另一实施例，以及关于p-区域交换n-区域，和n-区域交换p-区域。
操作的实例叙述于下方。
图13的一实施例具有以下操作上示例电压设定：
信道F-N擦除至低阈值电压(电子直接由该晶体管的该栅极区域进入该P-阱12)
终端 电压
控制栅极67 足够的负电压
漏极64 浮动
源极65 足够的正电压
主体68 足够的正电压
边缘F-N擦除至低阈值电压(电子直接由该晶体管的该栅极区域进入该P-阱12在该源极65的方向)
终端 电压
控制栅极67 足够的负电压
漏极64 浮动
源极65 足够的正电压
主体68 接地
信道F-N擦除至高阈值电压(电子直接由该P-阱12进入该晶体管的该栅极区域)
终端 电压
控制栅极67 足够的正电压
漏极64 浮动
源极65 足够的负电压
主体68 足够的负电压
热电子编程至高阈值电压(电子直接由该P-阱12进入该晶体管的该栅极区域)
终端 电压
控制栅极67 足够的正电压
漏极64 足够的正电压
源极65 接地
主体68 接地
图13的一实施例具有以下操作上示例电压设定：
信道F-N擦除至低阈值电压(电子直接由该晶体管的该栅极区域进入该P-阱12)
终端 电压
控制栅极67 足够的负电压
漏极64 浮动
源极65 足够的正电压
主体68 足够的正电压
边缘F-N擦除至低阈值电压(电子直接由该晶体管的该栅极区域进入该P-阱12在该源极65的方向)
终端 电压
控制栅极67 足够的负电压
漏极64 浮动
源极65 足够的正电压
主体68 接地
信道F-N擦除至高阈值电压(电子直接由该P-阱12进入该晶体管的该栅极区域)
终端 电压
控制栅极67 足够的正电压
漏极64 浮动
源极65 足够的负电压
主体68 足够的负电压
热电子编程至高阈值电压(电子直接由该P-阱12进入该晶体管的该栅极区域)
终端 电压
控制栅极67 足够的正电压
漏极64 足够的正电压
源极65 接地
主体68 接地
在一些实施例中多重控制栅极，像是控制栅极66、67接受该控制栅极电压已达到该电容器区域的更一致的电压控制。
本发明已参照较佳示范实施例来加以描述，并可以理解的这些实施例中是一种示范性的而非限制本发明。在常用技艺中所做各种的修饰、结合，而这些修饰、结合皆不脱离本发明的精神范畴，以及是亦落在本发明于随附权利要求范围及其均等物所界定的范畴之中。

Claims (22)

1、一种非易失存储集成电路，其特征在于，包含：
一半导体衬底；
一非易失存储装置在该半导体衬底上，包括：
一晶体管在该半导体衬底上并由一栅极区域及具有一第一掺杂类型的一源极区域和一漏极区域所控制，包含：
多个具有该第一掺杂类型的第一掺杂区域，该第一掺杂区域位于该栅极区域的两侧，而该第一掺杂区域覆盖于该源极区域及该漏极区域之上；
多个具有与该第一掺杂类型相反的第二掺杂类型的第二掺杂区域，该第二掺杂区域位于该栅极区域的两侧，而该第二掺杂区域覆盖于该源极区域及该漏极区域之上；
多个具有该第一掺杂类型的第三掺杂区域，该第三掺杂区域位于该栅极区域的两侧，而该第三掺杂区域覆盖于该源极区域及该漏极区域之上；
多个具有该第一掺杂类型的第四掺杂区域，该第四掺杂区域位于该栅极区域的两侧，而该第四掺杂区域定义该源极区域及该漏极区域；
一电容器在该半导体衬底之上并由一栅极区域所控制；
一共享浮动栅极连接该晶体管的该栅极区域及该电容的该栅极区域；
一阱区在该衬底之上并具有该第二掺杂类型，其中该晶体管及该电容器是在该阱区之上；以及
控制电路耦接至该非易失存储装置，该控制电路施加存储器的操作调整偏压至该非易失存储装置。
2、根据权利要求1所述的集成电路，其特征在于，更包含：
一外延层在该衬底之上并具有该第二掺杂类型，其中该晶体管及该电容器是在该外延层之上。
3、根据权利要求1所述的集成电路，其特征在于，更包含：
多个间隔物邻近于该晶体管的该栅极区域，而该间隔物部分地覆盖于该第一掺杂区域、该第二掺杂区域以及该第三掺杂区域之上。
4、根据权利要求1所述的集成电路，其特征在于，该电容器包含多个接点来控制该电容器的一主体电压。
5、一种非易失存储集成电路，其特征在于，包含：
一半导体衬底；
一单次编程非易失存储装置在该半导体衬底上，包括：
一晶体管在该半导体衬底上并由一栅极区域及具有一第一掺杂类型的一源极区域和一漏极区域所控制，包含：
多个具有该第一掺杂类型的第一掺杂区域，该第一掺杂区域位于该栅极区域的两侧，而该第一掺杂区域覆盖于该源极区域及该漏极区域之上；
多个具有与该第一掺杂类型相反的第二掺杂类型的第二掺杂区域，该第二掺杂区域位于该栅极区域的两侧，而该第二掺杂区域覆盖于该源极区域及该漏极区域之上；
多个具有该第一掺杂类型的第三掺杂区域，该第三掺杂区域位于该栅极区域的两侧，而该第三掺杂区域覆盖于该源极区域及该漏极区域之上；
多个具有该第一掺杂类型的第四掺杂区域，该第四掺杂区域位于该栅极区域的两侧，而该第四掺杂区域定义该源极区域及该漏极区域；
一电容器在该半导体衬底之上并由一栅极区域所控制；
一共享浮动栅极连接该晶体管的该栅极区域及该电容的该栅极区域；以及
控制电路耦接至该非易失存储装置，该控制电路施加存储器的操作调整偏压至该非易失存储装置。
6、根据权利要求5所述的集成电路，其特征在于，该衬底具有该第二掺杂类型。
7、根据权利要求5所述的集成电路，其特征在于，更包含：
一外延层在该衬底之上并具有该第二掺杂类型，其中该晶体管是在该外延层之上。
8、根据权利要求5所述的集成电路，其特征在于，更包含：
一阱区在该衬底之上并具有该第二掺杂类型，其中该晶体管是在该阱区之上。
9、根据权利要求5所述的集成电路，其特征在于，更包含：
一外延层在该衬底之上并具有该第二掺杂类型，其中该电容器是在该外延层之上。
10、根据权利要求5所述的集成电路，其特征在于，更包含：
一阱区在该衬底之上并具有该第一掺杂类型，其中该晶体管是在该阱区之上。
11、根据权利要求5所述的集成电路，其特征在于，更包含：
一阱区在该衬底之上并具有该第二掺杂类型，其中该电容器是在该阱区之上。
12、根据权利要求5所述的集成电路，其特征在于，更包含：
一阱区在该衬底之上并具有该第二掺杂类型，其中该晶体管及该电容器是在该阱区之上。
13、根据权利要求5所述的集成电路，其特征在于，更包含：
一外延层在该衬底之上并具有该第二掺杂类型，其中该晶体管是在该外延层之上；以及
一阱区在该外延层之上并具有该第二掺杂类型，其中该晶体管是在该阱区之上。
14、根据权利要求5所述的集成电路，其特征在于，更包含：
一外延层在该衬底之上并具有该第二掺杂类型，其中该晶体管是在该外延层之上；以及
一阱区在该外延层之上并具有该第一掺杂类型，其中该晶体管是在该阱区之上。
15、根据权利要求5所述的集成电路，其特征在于，更包含：
一第一阱区在该衬底之上并具有该第一掺杂类型，其中该电容器是在该第一阱区之上；以及
一第二阱区在该衬底之上并具有该第二掺杂类型，其中该晶体管是在该第二阱区之上。
16、根据权利要求5所述的集成电路，其特征在于，更包含：
一外延层在该衬底之上并具有该第二掺杂类型，其中该晶体管是在该外延层之上；以及
一第一阱区在该外延层之上并具有该第一掺杂类型，其中该电容器是在该第一阱区之上；
一第二阱区在该外延层之上并具有该第二掺杂类型，其中该晶体管是在该第二阱区之上。
17、根据权利要求5所述的集成电路，其特征在于，更包含：
多个间隔物邻近于该晶体管的该栅极区域，而该间隔物部分地覆盖于该第一掺杂区域、该第二掺杂区域以及该第三掺杂区域之上。
18、根据权利要求5所述的集成电路，其特征在于，该电容器包含多个接点来控制该电容器的一主体电压。
19、一种非易失存储集成电路，其特征在于，包含：
一半导体衬底；
多个非易失存储装置在该半导体衬底上，每一包括：
一晶体管在该半导体衬底上并由一栅极区域及具有一第一掺杂类型的一源极区域和一漏极区域所控制，包含：
多个具有该第一掺杂类型的第一掺杂区域，该第一掺杂区域位于该栅极区域的两侧，而该第一掺杂区域覆盖于该源极区域及该漏极区域之上；
多个具有与该第一掺杂类型相反的第二掺杂类型的第二掺杂区域，该第二掺杂区域位于该栅极区域的两侧，而该第二掺杂区域覆盖于该源极区域及该漏极区域之上；
多个具有该第一掺杂类型的第三掺杂区域，该第三掺杂区域位于该栅极区域的两侧，而该第三掺杂区域覆盖于该源极区域及该漏极区域之上；
多个具有该第一掺杂类型的第四掺杂区域，该第四掺杂区域位于该栅极区域的两侧，而该第四掺杂区域定义该源极区域及该漏极区域；
一电容器在该半导体衬底之上并由一栅极区域所控制；
一共享浮动栅极连接该晶体管的该栅极区域及该电容的该栅极区域；
一阱区在该衬底之上并具有该第二掺杂类型，其中该多个非易失存储装置的至少一个非易失存储装置的该晶体管及该电容器是在该阱区之上；以及
控制电路耦接至该非易失存储装置，该控制电路施加存储器的操作调整偏压至该非易失存储装置。
20、一种非易失存储集成电路，其特征在于，包含：
一半导体衬底；
多个单次编程非易失存储装置在该半导体衬底上，包括：
一晶体管在该半导体衬底上并由一栅极区域及具有一第一掺杂类型的一源极区域和一漏极区域所控制，包含：
多个具有该第一掺杂类型的第一掺杂区域，该第一掺杂区域位于该栅极区域的两侧，而该第一掺杂区域覆盖于该源极区域及该漏极区域之上；
多个具有与该第一掺杂类型相反的第二掺杂类型的第二掺杂区域，该第二掺杂区域位于该栅极区域的两侧，而该第二掺杂区域覆盖于该源极区域及该漏极区域之上；
多个具有该第一掺杂类型的第三掺杂区域，该第三掺杂区域位于该栅极区域的两侧，而该第三掺杂区域覆盖于该源极区域及该漏极区域之上；
多个具有该第一掺杂类型的第四掺杂区域，该第四掺杂区域位于该栅极区域的两侧，而该第四掺杂区域定义该源极区域及该漏极区域；
一电容器在该半导体衬底之上并由一栅极区域所控制；
一共享浮动栅极连接该晶体管的该栅极区域及该电容的该栅极区域；以及
控制电路耦接至该非易失存储装置，该控制电路施加存储器的操作调整偏压至该非易失存储装置。
21、一种制造一非易失存储集成电路之方法，其特征在于，包含：
提供一半导体衬底；
提供一非易失存储装置在该半导体衬底上，包括：
提供一晶体管在该半导体衬底上并由一第一栅极区域及具有一第一掺杂类型的一源极区域和一漏极区域所控制，以及提供一晶体管在该半导体衬底上并由一第二栅极区域所控制，包含：
提供多个具有该第一掺杂类型的第一掺杂区域，该第一掺杂区域位于该栅极区域的两侧，而该第一掺杂区域覆盖于该源极区域及该漏极区域之上；
提供多个具有与该第一掺杂类型相反的第二掺杂类型的第二掺杂区域，该第二掺杂区域位于该栅极区域的两侧，而该第二掺杂区域覆盖于该源极区域及该漏极区域之上；
提供多个具有该第一掺杂类型的第三掺杂区域，该第三掺杂区域位于该栅极区域的两侧，而该第三掺杂区域覆盖于该源极区域及该漏极区域之上；
提供多个具有该第一掺杂类型的第四掺杂区域，该第四掺杂区域位于该栅极区域的两侧，而该第四掺杂区域定义该源极区域及该漏极区域；
提供一共享浮动栅极连接该晶体管的该栅极区域及该电容的该栅极区域；
提供一阱区在该衬底之上并具有该第二掺杂类型，其中该晶体管及该电容器是在该阱区之上；以及
提供控制电路耦接至该非易失存储装置，该控制电路施加存储器的操作调整偏压至该非易失存储装置。
22、一种制造一非易失存储集成电路之方法，其特征在于，包含：
提供一半导体衬底；
提供一非易失存储装置在该半导体衬底上，包括：
提供一晶体管在该半导体衬底上并由一第一栅极区域及具有一第一掺杂类型的一区域的一源极区域和一漏极区域所控制，以及提供一晶体管在该半导体衬底上并由一第二栅极区域所控制，包含：
提供多个具有该第一掺杂类型的第一掺杂区域，该第一掺杂区域位于该栅极区域的两侧，而该第一掺杂区域覆盖于该源极区域及该漏极区域之上；
提供多个具有与该第一掺杂类型相反的第二掺杂类型的第二掺杂区域，该第二掺杂区域位于该栅极区域的两侧，而该第二掺杂区域覆盖于该源极区域及该漏极区域之上；
提供多个具有该第一掺杂类型的第三掺杂区域，该第三掺杂区域位于该栅极区域的两侧，而该第三掺杂区域覆盖于该源极区域及该漏极区域之上；
提供多个具有该第一掺杂类型的第四掺杂区域，该第四掺杂区域位于该栅极区域的两侧，而该第四掺杂区域定义该源极区域及该漏极区域；
提供一共享浮动栅极连接该晶体管的该栅极区域及该电容的该栅极区域；以及
提供控制电路耦接至该非易失存储装置，该控制电路施加存储器的操作调整偏压至该非易失存储装置。
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