CN108735738A - 一种特殊栅极的随机存储器架构 - Google Patents

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Abstract

本发明公开了一种特殊栅极的随机存储器架构，包括：由第一区域、第二区域和第三区域依次排布形成的串联式半导体薄膜，其中，第一区域和第三区域具有第一掺杂类型，第二区域具有第二掺杂类型；而且其中，在串联式半导体薄膜的第一区域上方形成有漏极，在串联式半导体薄膜的第三区域上方形成有源极；在串联式半导体薄膜的第二区域下方形成有栅极，而且在串联式半导体薄膜与栅极之间形成有氧化物绝缘层。

Description

一种特殊栅极的随机存储器架构
技术领域
本发明涉及半导体技术领域，尤其涉及一种特殊栅极的随机存储器架构。
背景技术
随着大数据时代的来临，数据存储器的需求迎来了爆发式增长。在中国，高速发展的半导体产业对存储器的对外依赖，已经严重影响国家高科技的发展。中国各级政府最近在存储器领域数项千亿级的投资，已经拉开了攻克存储器伟大战役的号角。
DRAM(Dynamic Random Access Memory)也称动态随机存取存储器，是最为常见的系统内存，具有高速度(读写速度小于50ns)，大容量(大于1GB)的特性。DRAM的内部结构可以说是电子芯片中最简单的，是由许多重复的“单元(cell)”组成。而且，如图1A所示，每一个单元由一个电容C0和一个晶体管T0(一般是p沟道MOSFET)构成(即，1T1C)，其中晶体管T0的栅极和漏极分别连字线WL0和位线BL0；其中的电容可储存1位(bit)数据量，充放电后电荷的多少(电势高低)分别对应二进制数据0和1。由于电容会有漏电现象，因此过一段时间之后电荷会丢失，导致电势不足而丢失数据，因此必须经常进行充电保持电势，这个充电的动作叫做刷新，因此动态存储器具有刷新特性，这个刷新的操作一直要持续到数据改变或者断电。
除了DRAM以外，近年来出现了几种新型的随机存取存储器，如下述表1所示：
参数/种类 DRAM RRAM PCRAM pSTT-MRAM
容量 8Gb 128Gb 1Gb 32Gb
读取时间 30ns 40ns 50ns 1-10ns
写入时间/消除时间 15ns 50ns 50ns 1-10ns
记忆力 0 >10年 >10年 >20年
元件尺寸(F2) 8 6 6 6
表1
具体地说，提出了将记忆电容用一个可变电阻替代的RRAM，通过控制材料相变的PRAM，特别是采样用磁性隧道结(MTJ)的磁性随机存储器(MRAM)。近年来，MRAM被人们认为是未来理想的通用固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其读写中有磁性记忆层它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。
上述各种随机存取存储器(DRAM,RRAM,PRAM,MRAM)的制作过程中，进一步缩小存储器尺寸的关键之一是CMOS场效应三极管(FET)的小型化。如图1B所示的常规FET，它的电流曲线与漏极-源极之间的沟道长度L0(即栅极下面的长度)成反比，要得到一个较大的写电流，沟道长度需要进一步缩短。而图1B中所示的FET结构部局，漏极-栅极-源极的并排放置是不可能任意缩小其尺寸的，所以寻找新的FET的结构是非常必要的。
发明内容
有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是提供一种通用随机存储器(RAM)的CMOS场效应三极管(FET)的小型化新型架构，其中通过使用磁性隧道结(MTJ)替代DRAM中的记忆电容来实现一种高速度、大容量、非忆失型的新型磁性随机存储器MRAM。
为实现上述目的，本发明提供了一种特殊栅极的随机存储器架构，包括：由第一区域、第二区域和第三区域依次排布形成的串联式半导体薄膜，其中，第一区域和第三区域具有第一掺杂类型，第二区域具有第二掺杂类型；而且其中，在串联式半导体薄膜的第一区域上方形成有漏极，在串联式半导体薄膜的第三区域上方形成有源极；在串联式半导体薄膜的第二区域下方形成有栅极，而且在串联式半导体薄膜与栅极之间形成有氧化物绝缘层。
优选地，第一掺杂类型为n+型掺杂类型，第二掺杂类型为p型掺杂类型。
优选地，第一掺杂类型为p+型掺杂类型，第二掺杂类型为n型掺杂类型。
优选地，第一区域和第三区域的掺杂浓度相等，而且第二区域的类型与第一区域和第三区域相反，且掺杂浓度小于第一区域和第三区域的掺杂浓度。
优选地，漏极和源极之间由氧化物隔离区域隔开，所有栅极底部均用氧化物绝缘层将其与衬底隔开。
优选地，所述栅极连接随机存储器的字线，所述漏极连接随机存储器的位线，所述源极连接随机存储器的源线。
优选地，所述源极经由随机存储器的记忆单元连接至随机存储器的源线。
优选地，所述漏极经由随机存储器的记忆单元连接至随机存储器的位线，而且所述源极直接接地。
优选地，所示特殊栅极的随机存储器架构可用作DRAM、RRAM、PRAM、FRAM、MRAM和pSTT-MRAM中的任何一种随机存储器的写读控制器。
由此，本发明提供了一种通用随机存储器(RAM)的CMOS场效应三极管(FET)的小型化新型结构，其中将栅极从与源极漏极并排的方式移到n+/p/n+(或p+/n/p+)区域的下方，以达到缩小FET尺寸的目的。而且，本发明特别是通过使用磁性隧道结(MTJ)替代DRAM中的记忆电容，使得能够制作一种高速度、大容量、非忆失型的新型磁性随机存储器MRAM。
以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1A是根据现有技术的1T1C DRAM的一般电路示意图。
图1B是根据现有技术的DRAM中的CMOS的FET布局结构图。
图2A是根据本发明优选实施例的特殊栅极的随机存储器架构的CMOS FET布局结构示意图。
图2B是根据本发明优选实施例的特殊栅极的随机存储器架构的CMOS FET的一种线路连接图。
图2C是根据本发明优选实施例的特殊栅极的随机存储器架构的CMOS FET的另一种线路连接图。
图3是根据本发明优选实施例的特殊栅极的随机存储器架构在写过程中的电路开关状态示意图。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
图2A是根据本发明优选实施例的特殊栅极的随机存储器架构的CMOS FET布局结构示意图，其中示出了并排的两个结构相同的随机存储器架构单元。
如图2A所示，根据本发明优选实施例的特殊栅极的随机存储器架构包括：由第一区域10、第二区域20和第三区域30依次排布形成的串联式半导体薄膜，其中，第一区域10和第三区域30具有第一掺杂类型，第二区域20具有第二掺杂类型。
优选地，第一区域10和第三区域30的掺杂浓度相等，而且第二区域20的类型与第一区域和第三区域相反，且掺杂浓度小于第一区域10和第三区域30的掺杂浓度。
例如，第一掺杂类型为n+型掺杂类型，第二掺杂类型为p型掺杂类型。或者，第一掺杂类型为p+型掺杂类型，第二掺杂类型为n型掺杂类型。
在串联式半导体薄膜的第一区域10上方形成有漏极D1，在串联式半导体薄膜的第三区域30上方形成有源极S1；在串联式半导体薄膜的第二区域20下方形成有栅极G1，而且在串联式半导体薄膜与栅极G1之间形成有氧化物绝缘层ILD1。
例如，漏极和源极之间由氧化物隔离区域40隔开，栅极底部均用氧化物绝缘层将其与衬底隔开。
其中，所述栅极G1连接随机存储器的字线WL1(作为FET的控制闸)，所述漏极D1连接随机存储器的位线BL1，所述源极S1连接随机存储器的源线SL1。
图2A示出了并排的两个结构相同的随机存储器架构单元。例如，另一个随机存储器架构单元的漏极、源极和栅极分别表示为D2、S2和G2。另一个随机存储器架构单元的漏极、源极和栅极分别连接随机存储器的另一位线BL2、另一源线SL2和另一字线WL2。
更具体地说，图2B是根据本发明优选实施例的特殊栅极的随机存储器架构的CMOSFET的一种线路连接图,优选使用常闭式(normally off)FET(D-S之间的连线用虚线表示以别于用实线连接的如图1A所示的常开式FET)。
如图2B所示，所述源极S1经由随机存储器的记忆单元M连接至随机存储器的源线SL1。
可替换地，图2C是根据本发明优选实施例的特殊栅极的随机存储器架构的CMOSFET的另一种线路连接图。
如图2C所示，所述漏极D1经由随机存储器的记忆单元M连接至随机存储器的位线BL1，而且所述源极S1可以直接接地。
图3是根据本发明优选实施例的特殊栅极的随机存储器架构在写过程中的电路开关状态示意图。
如图3所示，随机存储器记忆单元上的记忆信息(1，0)是通过开启栅极后(栅源电压VGS为开启电压值，如图3的两个存储器写操作的两个写周期W1和W0所示)流经源极和漏极之间的一对正负写电流(如漏源电压VDS所示)来写入的，或通过开启栅极后流经源极和漏极之间的一对大小不同的写电流来写入的。
随机存储器记忆单元上的记忆信息(1，0)是通过开启栅极后(栅源电压VGS为开启电压值，如图3的存储器读取操作周期R0所示)流经源极和漏极之间的一个适当小的读取电流(如漏源电压VDS所示)来读取的,并且读取电流应小于写电流以避免记忆单元记忆信息的误写,通常使用一个较小的栅极电压VGS来实现读取操作(图3中RO所指)。
由此可见，本发明提供了一种通用随机存储器(RAM)的CMOS常闭式(normally-off)场效应三极管(FET)的小型化新型结构，其中将栅极从与源漏并排(图1B)的方式移到n+/p/n+(或p+/n/p+)区域的下方，并插入了一层氧化物绝缘层(见图2A)，达到布线最大密度7F2。这样以来，既解决了存储器尺寸受限于栅极的尺寸的缺陷，又可以进一步缩短沟道长度(p或n)，进而增加FET的输出电流，为记忆单元特别是MRAM提供足够的写电流，这是因为FET中流经漏源的电流与栅极下方沟道尺寸成反比的关系。由于栅极位置的变化，除了上述小尺寸大电流的优点，本发明还为随机存储器芯片的生产简化了工艺程序，增加了漏源和栅极工艺灵活性和独立性。
更具体地，如上所述，依据本发明所述CMOS场效应三极管(FET)的结构，随机存储器的线路连接可以用图2B来表示。其中漏极连接到位线，源极接记忆单元，栅极与字线连接。当然也可以如图2C的方式连接，把记忆单元连接在漏极和位线之间，栅极仍与字线连接，源极的连接可以进一步简化或直接接地。所述随机存储器的写和读过程可用图3来描述。当栅极开启后，漏源导通，写电流流经记忆单元，在其上写入+1、0信号。至于读操作，当栅极开启后，漏源导通，只需加一个较小的读电流即可。对于不同类型的随机存储器，例如RRAM和PRAM，写电流可以是同一方向，但大小不同的电流，以便能产生两个不同的电阻态或者晶相态，达到记忆的目的；又例如STT-MRAM，就需要使用两个方向相反的电流，通过自旋动量转移矩，获得两个激化方向相反的磁取向。
在上述n+/p/n+中，与漏源极接着的是重掺杂的n+型半导体材料，与栅极极接着的是p掺杂的半导体材料。当然CMOS场效应三极管(FET)也可以做成p+/n/p+型的，与漏源极接着就应换成p+型半导体材料，而与栅极极接着的就是n掺杂的半导体材料。为了提高CMOS场效应三极管(FET)的电子(空隙)输运性能，除了Si,Ge,以外，也可以用具有更高电子输运性能的III-V(例如GaAs,InP,GaN,…)或II-VI(例如,CdS,ZnS,CdTe,…)半导体基底材料。
上述CMOS场效应三极管(FET)结构是一种通用随机存储器控制器。如果用电容作为记忆单元，就得到DRAM；将电容换为一个可变电阻，就得到RRAM；换为一种相变材料，就得到PRAM；通过使用磁性隧道结(MTJ)替代DRAM中的记忆电容，就可以制作一种高速度、大容量、非忆失型的新型磁性随机存储器MRAM(又可以叫作mDRAM)，特别是使用垂直型磁电阻材料，就可以做成所谓的pSTT-MRAM芯片。总之，根据本发明优选实施例的特殊栅极的随机存储器架构可用作DRAM、RRAM、PRAM、FRAM、MRAM中的任何一种随机存储器的写读控制器，特别是pSTT-MRAM的写读控制器。
综上所述，本发明提供了一种通用随机存储器(RAM)的CMOS场效应三极管(FET)的小型化新型结构，其中将栅极从与源极漏极并排的方式移到p+/n/p+(或n+/p/n+)区域的下方，以达到缩小FET尺寸的目的。而且，本发明特别是通过使用磁性隧道结(MTJ)替代DRAM中的记忆电容，使得能够制作一种高速度、大容量、非忆失型的新型磁性随机存储器MRAM。
上述说明示出并描述了本发明的优选实施例，如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (8)

1.一种特殊栅极的随机存储器架构，其特征在于包括：由第一区域、第二区域和第三区域依次排布形成的串联式半导体薄膜，其中，第一区域和第三区域具有第一掺杂类型，第二区域具有第二掺杂类型；而且其中，在串联式半导体薄膜的第一区域上方形成有漏极，在串联式半导体薄膜的第三区域上方形成有源极；在串联式半导体薄膜的第二区域下方形成有栅极，而且在串联式半导体薄膜与栅极之间形成有氧化物绝缘层。
2.如权利要求1所述的特殊栅极的随机存储器架构，其特征在于，第一掺杂类型为n+型浓掺杂类型，第二掺杂类型为p型掺杂类型。
3.如权利要求2所述的特殊栅极的随机存储器架构，其特征在于，第一掺杂类型为p+型浓掺杂类型，第二掺杂类型为n型掺杂类型。
4.如权利要求1至3之一所述的特殊栅极的随机存储器架构，其特征在于，第一区域和第三区域的掺杂浓度相等，而且第二区域的类型与第一区域和第三区域相反，且掺杂浓度小于第一区域和第三区域的掺杂浓度。如权利要求1至3之一所述的特殊栅极的随机存储器架构，其特征在于，漏极和源极之间由氧化物隔离区域隔开，所有栅极底部均用氧化物绝缘层将其与衬底隔开。
5.如权利要求1至3之一所述的特殊栅极的随机存储器架构，其特征在于，所述栅极连接随机存储器的字线，所述漏极连接随机存储器的位线，所述源极连接随机存储器的源线。
6.如权利要求1至3之一所述的特殊栅极的随机存储器架构，其特征在于，所述源极经由随机存储器的记忆单元连接至随机存储器的源线。
7.如权利要求1至3之一所述的特殊栅极的随机存储器架构，其特征在于，所述漏极经由随机存储器的记忆单元连接至随机存储器的位线，而且所述源极直接接地。
8.如权利要求1至3之一所述的特殊栅极的随机存储器架构，其特征在于，所示特殊栅极的随机存储器架构可用作DRAM、RRAM、PRAM、FRAM、MRAM和pSTT-MRAM中的任何一种随机存储器的写读控制器。
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