CN111092082A - 一种混合架构存储器及其制作方法 - Google Patents

一种混合架构存储器及其制作方法 Download PDF

Info

Publication number
CN111092082A
CN111092082A CN201911061941.5A CN201911061941A CN111092082A CN 111092082 A CN111092082 A CN 111092082A CN 201911061941 A CN201911061941 A CN 201911061941A CN 111092082 A CN111092082 A CN 111092082A
Authority
CN
China
Prior art keywords
layer
capacitor
string
oxide
storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911061941.5A
Other languages
English (en)
Other versions
CN111092082B (zh
Inventor
景蔚亮
张格毅
陈邦明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Xinchu Integrated Circuit Co Ltd
Original Assignee
Shanghai Xinchu Integrated Circuit Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Xinchu Integrated Circuit Co Ltd filed Critical Shanghai Xinchu Integrated Circuit Co Ltd
Priority to CN201911061941.5A priority Critical patent/CN111092082B/zh
Publication of CN111092082A publication Critical patent/CN111092082A/zh
Application granted granted Critical
Publication of CN111092082B publication Critical patent/CN111092082B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种混合架构存储器的电容及制作方法，涉及集成电路中半导体存储器技术领域，包括衬底、逻辑电路层、晶体管层及存储层，所述逻辑电路层堆叠于所述衬底上方，所述晶体管层堆叠于所述逻辑电路层上方，所述存储层堆叠于所述晶体管层的上方；所述存储层包括三维存储阵列和电容阵列，所述电容阵列包含多个电容串，所述三维存储层包含多个存储串，所述三维存储阵列与所述电容阵列按照水平结构排列，且所述电容串与所述存储串具有相同的结构。本发明的有益效果是：帮助减少电压变化，同时可有效提高存储系统的读写性能和使用寿命。

Description

一种混合架构存储器及其制作方法
技术领域
本发明涉及集成电路中半导体存储器制作技术领域，尤其涉及一种混合架构存储器及其制作方法。
背景技术
三维是革新性的半导体存储技术，通过增加存储叠层而非缩小器件二维尺寸实现存储密度增长，从而拓宽了存储技术的发展空间。但其结构的高度复杂性给工艺制造带来全新的挑战。三维存储器是三维闪速存储器的一种，具有较高的集成度和数据存储密度，自三维存储器进入市场以来，闪存的容量得到了迅速的扩充，闪存容量的增长速度达到了几乎每年翻一倍的速度，但三维存储器在获得较大存储密度的同时，其读写寿命相应受到了影响。
电容普遍认知为十分有用的电子电路，在正常操作期间或是由于意外的停电期间，电容可用来帮助减少电压变化，且可用来帮助储存存储器中的数据。但价格昂贵，且用于半导体中制造时具有制造上的困难。
发明内容
针对现有技术中存在的问题，本发明提供一种混合架构存储器,其中，所述混合架构存储器包括衬底、逻辑电路层、晶体管层及存储层，所述逻辑电路层堆叠于所述衬底上方，所述晶体管层堆叠于所述逻辑电路层上方，所述存储层堆叠于所述晶体管层的上方；
所述存储层包括三维存储阵列和电容阵列，所述电容阵列包含多个电容串，每个所述电容串由多个电容单元与氧化物层交互堆叠形成，且多个所述电容单元之间通过重掺杂垂直沟道连接；
所述三维存储层包含多个存储串，每个所述存储串由多个电荷存储单元与氧化物层交互堆叠形成，且多个所述电荷存储单元通过低掺杂垂直沟道连接；
所述存储串与所述电容串按照水平结构排列，且所述电容串与所述存储串具有相同的结构；
所述晶体管层与所述电容阵列堆叠形成随机存储阵列，所述随机存储阵列包括多个随机存储单元；
每个所述随机存储单元包括两个晶体管和一个电容，采用2T1C结构形成。
优选的，所述逻辑电路层包括读电路、写电路、放大电路及译码电路，用于响应上位机的操作指令，对所述随机存储层及所述三维存储层进行读写操作。
优选的，所述电容单元的一个电极由所述存储串中的每个所述电荷存储单元的栅极构成，所述电容单元的另一个电极由所述重掺杂垂直沟道构成。
优选的，所述重掺杂垂直沟道为所述存储串的源漏极之间的导电通道经过重掺杂处理形成的导体。
一种混合架构存储器的制作方法，用于制作上述混合架构存储器，具体包括以下步骤：
步骤S1，制作一衬底；
步骤S2，在所述衬底上制作一逻辑电路层；
步骤S3，在所述逻辑电路层上制作一晶体管层；
步骤S4，在所述晶体管层上由下至上依次交替堆叠氧化物层和氮化物层，形成氧化物及氮化物堆叠层；
步骤S5，所述氧化物及氮化物堆叠层的一部分用于制作存储串，所述氧化物及氮化物堆叠层的剩余部分用于制作电容串；
所述存储串由多个电荷存储单元与氧化物层交互堆叠形成，且多个所述电荷存储单元通过低掺杂垂直沟道连接；
所述电容串由多个电容单元与氧化物层交互堆叠形成，且多个所述电容单元之间通过重掺杂垂直沟道连接；
所述电容串与所述存储串具有相同的结构；
所述晶体管层与所述电容阵列堆叠形成随机存储阵列，所述随机存储阵列包括多个随机存储单元；
每个所述随机存储单元包括两个晶体管和一个电容，采用2T1C结构形成。
优选的，所述步骤S1和所述步骤S2中，所述衬底与所述逻辑电路层制作于同一片晶圆上；所述步骤S3、所述步骤S4及所述步骤S5中，所述晶体管层、所述存储串及所述电容串制作于另一片晶圆上；随后将两片晶圆采用晶圆拼接方式形成所述混合架构存储器。
优选的，所述步骤S5中，
所述电容串的制作具体包括以下步骤：
步骤S511，在剩余部分所述氧化物及氮化物堆叠层的中间刻蚀贯通所述氧化物及氮化物堆叠层的第一垂直通孔；
步骤S512，对所述第一垂直通孔进行重掺杂处理，形成重掺杂垂直沟道；
步骤S513，刻蚀所述氧化物及氮化物层中的氮化物层；
步骤S514，在原氮化物层的位置形成电容单元；
步骤S515，多个所述电容单元与氧化物层交互堆叠形成所述电容串。
所述存储串的制作具体包括以下步骤：
步骤S521，在一部分所述氧化物及氮化物堆叠层的中间刻蚀贯通所述氧化物及氮化物堆叠层的第二垂直通孔；
步骤S522，对所述第二垂直通孔进行低掺杂处理，形成低掺杂垂直沟道；
步骤S523，刻蚀所述氧化物及氮化物堆叠层中的氮化物层；
步骤S524，在原氮化物层的位置形成电荷存储单元；
步骤S525，多个所述电荷存储单元与氧化物层相互堆叠形成所述存储串。
优选的，所述步骤S1和所述步骤S2中，在低温制备环境中制备形成所述衬底和所述逻辑电路层。
优选的，所述步骤S5中，在高温制备环境中制备形成所述存储串和所述电容串。
优选的，所述低温制备环境下的制备工艺的退火温度在500摄氏度以下。
优选的，所述高温制备环境下的制备工艺的退火温度在500摄氏度以上。
上述技术方案具有如下有益效果：帮助减少电压变化，同时可有效提高存储系统的读写性能和使用寿命。
附图说明
图1为本发明的较佳实施例中，一种混合架构存储器的结构示意图；
图2为本发明的较佳实施例中，存储串及电容串的结构示意图；
图3为本发明的较佳实施例中，一种混合架构存储器的结构示意图；
图4为本发明的较佳实施例中，2T1C结构的电路图；
图5为本发明的较佳实施例中，一种混合架构存储器的制作方法流程示意图；
图6为本发明的较佳实施例中，氧化物及氮化物堆叠层的示意图；
图7为本发明的较佳实施例中，存储串的制作方法流程示意图；
图8为本发明的较佳实施例中，氧化物及氮化物堆叠层刻蚀第一垂直通孔的示意图；
图9为本发明的较佳实施例中，氧化物及氮化物堆叠层形成重掺杂垂直沟道的示意图；
图10为本发明的较佳实施例中，氧化物及氮化物堆叠层中刻蚀氮化物层的示意图；
图11为本发明的较佳实施例中，在原氮化物层的位置形成电容单元的示意图；
图12为本发明的较佳实施例中，存储串的制作方法流程示意图；
其中，1、衬底2、逻辑电路层3、晶体管层4、存储层5、氧化物层6、电容单元7、重掺杂垂直沟道8、电荷存储单元9、低掺杂垂直沟道10、氮化物层11、第一垂直通孔41、电容串42、存储串
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明。本发明并不限定于该实施方式，只要符合本发明的主旨，则其他实施方式也可以属于本发明的范畴。
本发明的较佳的实施例中，基于现有技术中存在的上述问题，现提供一种混合架构存储器,如图1所示，包括衬底1、逻辑电路层2、晶体管层3及存储层4，逻辑电路层2堆叠于衬底1上方，晶体管层3堆叠于逻辑电路层2上方，存储层4堆叠于晶体管层3的上方；
存储层4包括三维存储阵列和电容阵列，电容阵列包含多个电容串，如图2所示，每个电容串由多个电容单元6与氧化物层5交互堆叠形成，且多个电容单元6之间通过重掺杂垂直沟道7连接；
三维存储层包含多个存储串，如图2所示，每个存储串由多个电荷存储单元8与氧化物层5交互堆叠形成，且多个电荷存储单元8通过低掺杂垂直沟道9连接；
如图3所示，存储串42与电容串41按照水平结构排列，且电容串41与存储串42具有相同的结构；
晶体管层与电容阵列堆叠形成随机存储阵列，随机存储阵列包括多个随机存储单元；
每个随机存储单元包括两个晶体管和一个电容，采用2T1C结构形成。
具体地，本实施例中，2T1C结构为现有结构，其具体结构如图4所示，其中包括两个晶体管和一个电容。电容C用于存储电荷，利用电容C中的电荷量来存储信息。两个晶体管分别为读晶体管T1和写晶体管T2，其中，读晶体管T1用于读取电容C存储的信息，写晶体管T2用于控制电容C的充放电。
本发明的较佳实施例中，逻辑电路层包括读电路、写电路、放大电路及译码电路，用于响应上位机的操作指令，对存储层进行读写操作。
本发明的较佳实施例中，电容单元的一个电极由存储串中的每个电荷存储单元的栅极构成，电容单元的另一个电极由重掺杂垂直沟道构成。
具体地，本实施例中，每个电荷存储单元的栅极可以多个连接在一起构成更大的电容，也可以单独作为一个电容单元的电极。
本发明的较佳实施例中，重掺杂垂直沟道为存储串的源漏极之间的导电通道经过重掺杂处理形成的导体。
具体地，本实施例中，可以通过调整存储串之间的连接方式调节电容大小。
一种混合架构存储器制作方法，用于制作上述的混合架构存储器，如图5所示，具体包括以下步骤：
步骤S1，制作一衬底；
步骤S2，在衬底上制作一逻辑电路层；
步骤S3，在逻辑电路层上制作一晶体管层；
步骤S4，如图6所示，在晶体管层上由下至上依次交替堆叠氧化物层5和氮化物层10，形成氧化物及氮化物堆叠层；
步骤S5，氧化物及氮化物堆叠层的一部分用于制作存储串，氧化物及氮化物堆叠层的剩余部分用于制作电容串；
存储串由多个电荷存储单元与氧化物层交互堆叠形成，且多个电荷存储单元通过低掺杂垂直沟道连接；
电容串由多个电容单元与氧化物层交互堆叠形成，且多个电容单元之间通过重掺杂垂直沟道连接；
电容串与存储串具有相同的结构；
晶体管层与电容阵列堆叠形成随机存储阵列，随机存储阵列包括多个随机存储单元；
每个随机存储单元包括两个晶体管和一个电容，采用2T1C结构形成。
本实施例中，存储串与电容串处于同一层，且制作工艺相同。
本发明的较佳的实施例中，步骤S1和步骤S2中，衬底与逻辑电路层制作于同一片晶圆上；步骤S3、步骤S4及步骤S5中，晶体管层、存储串及电容串制作于另一片晶圆上；随后将两片晶圆采用晶圆拼接方式形成混合架构存储器。
本发明的较佳实施例中，步骤S5中，如图7所示，电容串的制作具体包括以下步骤：
步骤S511，如图8所示，在剩余部分氧化物及氮化物堆叠层的中间刻蚀贯通氧化物及氮化物堆叠层的第一垂直通孔11；
步骤S512，如图9所示，对第一垂直通孔11进行重掺杂处理，形成重掺杂垂直沟道7；
步骤S513，如图10所示，刻蚀氧化物及氮化物层中的氮化物层；
步骤S514，如图11所示，在原氮化物层的位置形成电容单元6；
步骤S515，多个电容单元与氧化物层交互堆叠形成电容串。
如图12所示，存储串的制作具体包括以下步骤：
步骤S521，在一部分氧化物及氮化物堆叠层的中间刻蚀贯通氧化物及氮化物堆叠层的第二垂直通孔；
步骤S522，对第二垂直通孔进行低掺杂处理，形成低掺杂垂直沟道；
步骤S523，刻蚀氧化物及氮化物堆叠层中的氮化物层；
步骤S524，在原氮化物层的位置形成电荷存储单元；
步骤S525，多个电荷存储单元与氧化物层相互堆叠形成存储串。
本实施例中，存储串与电容串的制作工艺相同，区别在于，步骤S522中对第二垂直通孔进行低掺杂处理，以及步骤S524中在原氮化物层的位置形成电荷存储单元。
进一步地，本实施例中，每一个电容单元可以配合重掺杂垂直沟道作为一个独立电容使用，也可以多个电容单元并联，形成一个大的电容。并联的电容单元可以是同一个电容串上的电容单元，也可以是不同电容串上的电容单元。
本发明的较佳实施例中，步骤S1和步骤S2中，在低温制备环境中制备形成衬底和逻辑电路层。
本发明的较佳实施例中，步骤S5中，在高温制备环境中制备形成存储串和电容串。
本发明的较佳实施例中，低温制备环境下的制备工艺的退火温度在500摄氏度以下。
本发明的较佳实施例中，高温制备环境下的制备工艺的退火温度在500摄氏度以上。
本发明的一个较佳实施例中，低掺杂垂直通道的制作材料可以选择IGZO材料；重掺杂垂直沟道的制作材料可以选择IGZO材料或多晶硅材料或其他元素周期表中三五族元素化合物和或其他四族元素化合物。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (11)

1.一种混合架构存储器,其特征在于，包括衬底、逻辑电路层、晶体管层及存储层，所述逻辑电路层堆叠于所述衬底上方，所述晶体管层堆叠于所述逻辑电路层上方，所述存储层堆叠于所述晶体管层的上方；
所述存储层包括三维存储阵列和电容阵列，所述电容阵列包含多个电容串，每个所述电容串由多个电容单元与氧化物层交互堆叠形成，且多个所述电容单元之间通过重掺杂垂直沟道连接；
所述三维存储层包含多个存储串，每个所述存储串由多个电荷存储单元与氧化物层交互堆叠形成，且多个所述电荷存储单元通过低掺杂垂直沟道连接；
所述存储串与所述电容串按照水平结构排列，且所述电容串与所述存储串具有相同的结构；
所述晶体管层与所述电容阵列堆叠形成随机存储阵列，所述随机存储阵列包括多个随机存储单元；
每个所述随机存储单元包括两个晶体管和一个电容,采用2T1C结构形成。
2.根据权利要求1所述的电容，其特征在于，所述逻辑电路层包括读电路、写电路、放大电路及译码电路，用于响应上位机的操作指令，对所述随机存储层及所述三维存储层进行读写操作。
3.根据权利要求1所述的电容，其特征在于，所述电容单元的一个电极由所述存储串中的每个所述电荷存储单元的栅极构成，所述电容单元的另一个电极由所述重掺杂垂直沟道构成。
4.根据权利要求3所述的电容，其特征在于，所述重掺杂垂直沟道为所述存储串的源漏极之间的导电通道经过重掺杂处理形成的导体。
5.一种混合架构存储器的制作方法，用于制作如权利要求1-4所述的混合架构存储器，其特征在于，具体包括以下步骤：
步骤S1，制作一衬底；
步骤S2，在所述衬底上制作一逻辑电路层；
步骤S3，在所述逻辑电路层上制作一晶体管层；
步骤S4，在所述晶体管层上由下至上依次交替堆叠氧化物层和氮化物层，形成氧化物及氮化物堆叠层；
步骤S5，所述氧化物及氮化物堆叠层的一部分用于制作存储串，所述氧化物及氮化物堆叠层的剩余部分用于制作电容串；
所述存储串由多个电荷存储单元与氧化物层交互堆叠形成，且多个所述电荷存储单元通过低掺杂垂直沟道连接；
所述电容串由多个电容单元与氧化物层交互堆叠形成，且多个所述电容单元之间通过重掺杂垂直沟道连接；
所述电容串与所述存储串具有相同的结构；
所述晶体管层与所述电容阵列堆叠形成随机存储阵列，所述随机存储阵列包括多个随机存储单元；
每个所述随机存储单元包括两个晶体管和一个电容，采用2T1C结构形成。
6.根据权利要求5所述的制作方法，其特征在于，所述步骤S1和所述步骤S2中，所述衬底与所述逻辑电路层制作于同一片晶圆上；所述步骤S3、所述步骤S4及所述步骤S5中，所述晶体管层、所述存储串及所述电容串制作于另一片晶圆上；随后将两片晶圆采用晶圆拼接方式形成所述混合架构存储器。
7.根据权利要求5所述的制作方法，其特征在于，所述步骤S5中，所述电容串的制作具体包括以下步骤：
步骤S511，在剩余部分所述氧化物及氮化物堆叠层的中间刻蚀贯通所述氧化物及氮化物堆叠层的第一垂直通孔；
步骤S512，对所述第一垂直通孔进行重掺杂处理，形成重掺杂垂直沟道；
步骤S513，刻蚀所述氧化物及氮化物堆叠层中的氮化物层；
步骤S514，在原氮化物层的位置形成电容单元；
步骤S515，多个所述电容单元与氧化物层交互堆叠形成所述电容串。
所述存储串的制作具体包括以下步骤：
步骤S521，在一部分所述氧化物及氮化物堆叠层的中间刻蚀贯通所述氧化物及氮化物堆叠层的第二垂直通孔；
步骤S522，对所述第二垂直通孔进行低掺杂处理，形成低掺杂垂直沟道；
步骤S523，刻蚀所述氧化物及氮化物堆叠层中的氮化物层；
步骤S524，在原氮化物层的位置形成电荷存储单元；
步骤S525，多个所述电荷存储单元与氧化物层相互堆叠形成所述存储串。
8.根据权利要求5所述的制作方法，其特征在于，所述步骤S1和所述步骤S2中，在低温制备环境中制备形成所述衬底和所述逻辑电路层。
9.根据权利要求5所述的制作方法，其特征在于，所述步骤S5中，在高温制备环境中制备形成所述存储串和所述电容串。
10.根据权利要求8所述的制作方法，其特征在于，所述低温制备环境下的制备工艺的退火温度在500摄氏度以下。
11.根据权利要求9所述的制备方法，其特征在于，所述高温制备环境下的制备工艺的退火温度在500摄氏度以上。
CN201911061941.5A 2019-11-01 2019-11-01 一种混合架构存储器及其制作方法 Active CN111092082B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911061941.5A CN111092082B (zh) 2019-11-01 2019-11-01 一种混合架构存储器及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911061941.5A CN111092082B (zh) 2019-11-01 2019-11-01 一种混合架构存储器及其制作方法

Publications (2)

Publication Number Publication Date
CN111092082A true CN111092082A (zh) 2020-05-01
CN111092082B CN111092082B (zh) 2023-11-07

Family

ID=70393464

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911061941.5A Active CN111092082B (zh) 2019-11-01 2019-11-01 一种混合架构存储器及其制作方法

Country Status (1)

Country Link
CN (1) CN111092082B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130130468A1 (en) * 2011-11-21 2013-05-23 Masaaki Higashitani Method For Fabricating Passive Devices For 3D Non-Volatile Memory
CN105097019A (zh) * 2014-05-21 2015-11-25 三星电子株式会社 半导体装置以及相关的编程方法
CN106252353A (zh) * 2011-05-24 2016-12-21 旺宏电子股份有限公司 具有三维反及存储器的电容器的集成电路及其制造方法
CN109148498A (zh) * 2018-08-14 2019-01-04 武汉新芯集成电路制造有限公司 一种高存储容量的三维键合传感器的结构及其制造方法
CN110211928A (zh) * 2019-05-17 2019-09-06 上海新储集成电路有限公司 一种三维存储器结构的制备方法
CN110299361A (zh) * 2019-05-17 2019-10-01 上海新储集成电路有限公司 一种三维存储器结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106252353A (zh) * 2011-05-24 2016-12-21 旺宏电子股份有限公司 具有三维反及存储器的电容器的集成电路及其制造方法
US20130130468A1 (en) * 2011-11-21 2013-05-23 Masaaki Higashitani Method For Fabricating Passive Devices For 3D Non-Volatile Memory
CN105097019A (zh) * 2014-05-21 2015-11-25 三星电子株式会社 半导体装置以及相关的编程方法
CN109148498A (zh) * 2018-08-14 2019-01-04 武汉新芯集成电路制造有限公司 一种高存储容量的三维键合传感器的结构及其制造方法
CN110211928A (zh) * 2019-05-17 2019-09-06 上海新储集成电路有限公司 一种三维存储器结构的制备方法
CN110299361A (zh) * 2019-05-17 2019-10-01 上海新储集成电路有限公司 一种三维存储器结构

Also Published As

Publication number Publication date
CN111092082B (zh) 2023-11-07

Similar Documents

Publication Publication Date Title
TWI630707B (zh) 可提高寫入效能的非揮發性記憶胞
US11751402B2 (en) Ferroelectric capacitors with backend transistors
KR102468978B1 (ko) 임계값 조절 가능한 수직형 트랜지스터들을 사용한 콘텐츠 어드레스가능 메모리 및 그 형성 방법들
KR20170065241A (ko) 전기적 특성을 개선할 수 있는 에스램 소자 및 이를 포함하는 로직 소자
JP2010187001A (ja) 不揮発性メモリ素子及びその製造方法
US9711514B2 (en) Methods and apparatuses including a select transistor having a body region including monocrystalline semiconductor material and/or at least a portion of its gate located in a substrate
US20230031083A1 (en) Capacitors having vertical contacts extending through conductive tiers
TWI816463B (zh) 使用半導體元件的記憶裝置
CN102376711A (zh) 半导体存储器器件及其制造方法
US20240186313A1 (en) Capacitor structures
US20240107754A1 (en) Methods of forming integrated circuit structures
CN111092082B (zh) 一种混合架构存储器及其制作方法
US11974422B2 (en) Semiconductor device
CN110211928B (zh) 一种三维存储器结构的制备方法
TW202310370A (zh) 使用半導體元件的記憶裝置
US20120236629A1 (en) Multi-level dram cell using chc technology
WO2024089809A1 (ja) 半導体素子を用いたメモリ装置の製造方法
JP2024052883A (ja) ３次元メモリデバイスの読出し時間の改善
TWI440168B (zh) 快閃記憶體結構
CN117672295A (zh) 存储器和存储装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant