CN110211928B - 一种三维存储器结构的制备方法 - Google Patents

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Abstract

本发明提供一种三维存储器的制备方法，涉及集成电路的存储器制作技术领域，包含一衬底，于所述衬底上形成逻辑电路层，并于所述逻辑电路层上形成易失性存储层，随后于所述易失性存储层上形成三维存储层；所述易失性存储层中包括多个第一存储单元，所述第一存储单元为eDRAM存储单元；所述三维存储层中包括多个第二存储单元，所述第二存储单元为3D NAND存储单元；采用所述第一存储单元作为所述第二存储单元的缓存；每个所述第一存储单元包括一读晶体管、一写晶体管以及一电容，采用2T1C结构形成。本发明的有益效果：优化了三维存储器的制备方法，有效提高了三维存储器的读写性能和使用寿命。

Description

一种三维存储器结构的制备方法
技术领域
本发明涉及集成电路领域，涉及存储器的制作技术，尤其涉及一种三维存储器结构的制备方法。
背景技术
在大数据需求驱动下，存储器芯片已是电子信息领域占据市场份额最大的集成电路产品。闪存是一种比硬盘驱动器更好的存储设备，闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。目前，平面结构的闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了三维结构的存储器。三维存储器是革新性的半导体存储技术，通过增加存储叠层而非缩小器件二维尺寸实现存储密度增长，从而拓宽了存储技术的发展空间，但其结构的高度复杂性给工艺制造带来全新的挑战。
发明内容
针对现有技术中存在的问题，本发明提供一种三维存储器结构的制备方法，其特征在于，具体包括以下步骤：
步骤S1，制备一衬底；
步骤S2，于所述衬底上制备形成一逻辑电路层；
步骤S3，于所述逻辑电路层上制备形成一易失性存储层，所述易失性存储层中包括多个第一存储单元，所述第一存储单元为eDRAM存储单元；
步骤S4，于所述易失性存储层上制备形成一三维存储层，以形成所述三维存储器结构，所述三维存储层中包括多个第二存储单元，所述第二存储单元为3D NAND存储单元；
采用所述第一存储单元作为所述第二存储单元的缓存；
每个所述第一存储单元包括一读晶体管、一写晶体管以及一电容，采用2T1C结构形成；
针对每个所述第一存储单元，将所述读晶体管和所述写晶体管分别制备在不同的晶圆上，随后采用晶圆拼接的方式形成所述第一存储单元；
采用晶圆拼接形成的所述第一存储单元中，所述读晶体管和所述写晶体管在空间上上下垂直放置。
优选的，所述步骤S1和所述步骤S2中，在低温制备环境中制备形成所述衬底和所述逻辑电路层。
优选的，所述步骤S3中，在中温制备环境下制备形成所述易失性存储层中的所述第一存储单元中的部分晶体管，以及在所述低温制备环境下制备形成所述易失性存储层中的所述第一存储单元中的剩余晶体管，随后采用晶圆拼接的方式拼接形成所述第一存储单元。
优选的，所述步骤S4中，在高温制备环境或者中温制备环境下制备形成所述三维存储层。
优选的，所述低温制备环境下的制备工艺的退火温度为300-450摄氏度及以下。
优选的，所述中温制备环境下的制备工艺的退火温度为500-700摄氏度。
优选的，所述高温制备环境下的制备工艺的退火温度为600-850摄氏度。
上述技术方案具有如下有益效果：优化了三维存储器的制备方法，有效提高了三维存储器的读写性能和使用寿命。
附图说明
图1为本发明的较佳实施例中，一种三维存储器结构的制备方法的流程示意图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明。本发明并不限定于该实施方式，只要符合本发明的主旨，则其他实施方式也可以属于本发明的范畴。
本发明的较佳的实施例中，基于现有技术中存在的上述问题，现提供一种三维存储器结构的制备方法，如图1所示，具体包括以下步骤：
步骤S1，制备一衬底；
步骤S2，于衬底上制备形成一逻辑电路层；
步骤S3，于逻辑电路层上制备形成一易失性存储层，易失性存储层中包括多个第一存储单元，第一存储单元为eDRAM存储单元；
步骤S4，于易失性存储层上制备形成一三维存储层，以形成三维存储器结构，三维存储层中包括多个第二存储单元，第二存储单元为3DNAND存储单元；
采用第一存储单元作为第二存储单元的缓存；
每个第一存储单元包括一读晶体管、一写晶体管以及一电容，采用2T1C结构形成；
针对每个第一存储单元，将读晶体管和写晶体管分别制备在不同的晶圆上，随后采用晶圆拼接的方式形成第一存储单元；
采用晶圆拼接形成的第一存储单元中，读晶体管和写晶体管在空间上上下垂直放置。
具体地，本实施例中，易失性存储层包括上层晶体管层、下层晶体管层及电容层，上层晶体管层包括多个上层晶体管，下层晶体管层包括多个下层晶体管。于每一个第一存储单元，包括上层晶体管、下层晶体管和电容，上层晶体管为读晶体管，则相应的下层晶体管为写晶体管，或者上层晶体管为写晶体管，则相应的下层晶体管为读晶体管。本实施例中，电容主要用于存储电荷，读晶体管用于读取电容阵列中的电荷量中存储的信息，写晶体管用于控制电容阵列的充放电，实现数据的读取、写入及擦除。针对每个第一存储单元，包含但不限于2T1C结构，还可以包含任意数量的晶体管和电容。
本实施例中，读晶体管和写晶体管分别制备在不同晶圆上的芯片中，可以使用不同的工艺和材料制作，制作完成后，将不同晶圆上的芯片采用晶圆拼接的方式堆叠拼接在一起。
进一步地，步骤S3中，于逻辑电路层上制备易失性存储层中的下层晶体管层和电容层，步骤S4中，于另一片晶圆上先制备三维存储层，随后在三维存储层上制备易失性存储层中的上层晶体管层，然后采用晶圆拼接的方式将上层晶体管层和下层晶体管层拼接形成易失性存储层。拼接完成后，原本位于三维存储层上方的易失性存储层此时位于三维存储层的下方，逻辑电路层的上方。
本实施例中，三维存储层为主要的存储单元，包括由多个存储单元串组成的存储单元阵列及相关的连接电路等，每个存储单元串上堆叠多个电荷存储单元。
本发明的较佳的实施例中，步骤S1和步骤S2中，在低温制备环境中制备形成衬底和逻辑电路层。
本发明的较佳的实施例中，步骤S3中，在中温制备环境下制备形成易失性存储层中的第一存储单元中的部分晶体管，以及在低温制备环境下制备形成易失性存储层中的第一存储单元中的剩余晶体管，随后采用晶圆拼接的方式拼接形成第一存储单元。
本发明的较佳的实施例中，步骤S4中，在高温制备环境或者中温制备环境下制备形成三维存储层。
具体地，本实施例中，由于在高温或中温制备环境下制作的器件普遍比在低温制备环境下制作的器件拥有更好的性能，因此本发明提出尽可能多的利用高温或中温制备环境来制作三维存储器结构的关键器件。
本发明的较佳的实施例中，低温制备环境下的制备工艺的退火温度为300-450摄氏度及以下。
本发明的较佳的实施例中，中温制备环境下的制备工艺的退火温度为500-700摄氏度。
本发明的较佳的实施例中，高温制备环境下的制备工艺的退火温度为600-850摄氏度。
具体地，本实施例中，低温制备环境与中温制备环境不兼容，低温制备环境与高温制备环境不兼容，不兼容是指不能在同一片晶圆上采用不兼容的制备环境。易失性存储层中的下层晶体管层在低温制备环境下制备，易失性存储层中的上层晶体管层在中温制备环境下制备，因而分别制备于两片晶圆上。
本发明的一个较佳的实施例中，上层晶体管的沟道使用IGZO材料制作，下层晶体管的沟道使用多晶硅材料制作。
本发明的一个较佳的实施例中，可以使用普通的硅晶体管且在低温制备环境下制作读晶体管，使用IGZO或多晶硅材料且在高温或中温制备环境下制作写晶体管。由于使用IGZO或多晶硅材料在高温或中温制备环境下制作的晶体管相比在低温制备环境下制作的晶体管具有更好的性能，因此在写晶体管的位置上采用高温或中温工艺制作可以提高整体的性能。
本发明的另一个较佳的实施例中，所述逻辑电路层、所述易失性存储层和所述三维存储层可以制作于同一片晶圆的同一芯片上。
本发明的另一个较佳的实施例中，在低温制备环境下将逻辑电路层及易失性存储层制作于同一片晶圆的同一芯片上，在高温制备环境下将三维存储层制作于另一片晶圆的芯片上，随后采用晶圆拼接技术将两片晶圆拼接在一起形成三维存储器结构。本实施例中，低温制备环境下的制备工艺的退火温度在500摄氏度以下，高温制备环境下的制备工艺的退火温度在500摄氏度以上。
进一步地，在高温制备环境下制备三维存储层，可以选择如IGZO等性能更好的材料制作，使得三维存储器结构拥有更加优越的性能。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (4)

1.一种三维存储器结构的制备方法，其特征在于，具体包括以下步骤：
步骤S1，制备一衬底；
步骤S2，于所述衬底上制备形成一逻辑电路层；
步骤S3，于所述逻辑电路层上制备形成一易失性存储层，所述易失性存储层中包括多个第一存储单元，所述第一存储单元为eDRAM存储单元；
步骤S4，于所述易失性存储层上制备形成一三维存储层，以形成所述三维存储器结构，所述三维存储层中包括多个第二存储单元，所述第二存储单元为3D NAND存储单元；
采用所述第一存储单元作为所述第二存储单元的缓存；
每个所述第一存储单元包括一读晶体管、一写晶体管以及一电容，采用2T1C结构形成；
针对每个所述第一存储单元，所述读晶体管和所述写晶体管分别制备在不同的晶圆上，随后采用晶圆拼接的方式形成所述第一存储单元；
采用晶圆拼接形成的所述第一存储单元中，所述读晶体管和所述写晶体管在空间上上下垂直放置。
2.根据权利要求1所述的制备方法，其特征在于，所述步骤S1和所述步骤S2中，在退火温度为450摄氏度以下的低温制备环境中制备形成所述衬底和所述逻辑电路层。
3.根据权利要求1所述的制备方法，其特征在于，所述步骤S3中，在退火温度为500-700摄氏度的中温制备环境下制备形成所述易失性存储层中的所述第一存储单元中的部分晶体管，以及在退火温度为450摄氏度以下的低温制备环境下制备形成所述易失性存储层中的所述第一存储单元中的剩余晶体管，随后采用晶圆拼接的方式拼接形成所述第一存储单元。
4.根据权利要求1所述的制备方法，其特征在于，所述步骤S4中，在退火温度为600-850摄氏度的高温制备环境或者退火温度为500-700摄氏度的中温制备环境下制备形成所述三维存储层。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111092082B (zh) * 2019-11-01 2023-11-07 上海新储集成电路有限公司 一种混合架构存储器及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8581349B1 (en) * 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US9030858B2 (en) * 2011-10-02 2015-05-12 Monolithic 3D Inc. Semiconductor device and structure
CN107658317A (zh) * 2017-09-15 2018-02-02 长江存储科技有限责任公司 一种半导体装置及其制备方法
CN109524412A (zh) * 2018-11-14 2019-03-26 长江存储科技有限责任公司 三维存储器及其制造方法
CN109727990A (zh) * 2018-12-29 2019-05-07 长江存储科技有限责任公司 一种三维存储器及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102192539B1 (ko) * 2014-05-21 2020-12-18 삼성전자주식회사 반도체 장치 및 이의 프로그램 방법
EP3507808A4 (en) * 2016-08-31 2020-05-27 Micron Technology, Inc. MEMORY NETWORKS
CN107658315B (zh) * 2017-08-21 2019-05-14 长江存储科技有限责任公司 半导体装置及其制备方法
CN109461650A (zh) * 2018-11-13 2019-03-12 长江存储科技有限责任公司 一种3d nand存储器结构及其晶圆减薄方法
CN109727989B (zh) * 2018-12-29 2020-07-07 长江存储科技有限责任公司 一种三维存储器及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8581349B1 (en) * 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US9030858B2 (en) * 2011-10-02 2015-05-12 Monolithic 3D Inc. Semiconductor device and structure
CN107658317A (zh) * 2017-09-15 2018-02-02 长江存储科技有限责任公司 一种半导体装置及其制备方法
CN109524412A (zh) * 2018-11-14 2019-03-26 长江存储科技有限责任公司 三维存储器及其制造方法
CN109727990A (zh) * 2018-12-29 2019-05-07 长江存储科技有限责任公司 一种三维存储器及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
三维存储芯片堆叠封装技术探研;杨建生;《电子工业专用设备》;20180220;1-5 *

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