CN109859783A - 3d存储器阵列中的字线桥 - Google Patents

3d存储器阵列中的字线桥 Download PDF

Info

Publication number
CN109859783A
CN109859783A CN201811275863.4A CN201811275863A CN109859783A CN 109859783 A CN109859783 A CN 109859783A CN 201811275863 A CN201811275863 A CN 201811275863A CN 109859783 A CN109859783 A CN 109859783A
Authority
CN
China
Prior art keywords
memory
wordline
tile
memory cell
piece
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811275863.4A
Other languages
English (en)
Inventor
D.蒂梅高达
O.W.容格罗思
D.S.梅雅尔德
K.哈斯纳特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN109859783A publication Critical patent/CN109859783A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明公开了3D存储器阵列中的字线桥。本公开内容涉及在存储器单元的相邻瓦片的字线之间提供字线桥，用以减小3D存储器阵列中的字线阶梯的数目。一种装置可以包括具有存储器单元的存储器阵列。所述存储器阵列包括第一瓦片中的存储器单元的页面的第一块以及第二瓦片中的存储器单元的页面的第二块。所述装置还可以包括多晶硅字线桥，所述多晶硅字线桥将所述第一块的第一字线耦合到所述第二块的第二字线，用于将所述第一瓦片耦合到所述第二瓦片。所述字线桥可以通过如下来被形成：在所述第一瓦片、所述第二瓦片上方以及在将所述第一瓦片连接到所述第二瓦片的多晶硅的一部分上方施加硬掩模。

Description

3D存储器阵列中的字线桥
技术领域
本公开内容涉及在存储器阵列中使用字线桥。
背景技术
在3D闪速存储器阵列中，存储器单元和字线按存储器单元的等级（tier）垂直地堆叠。为了访问和控制字线，存储器阵列的侧边以一个或多个阶梯（staircase）结构终止，以允许连接金属接触结构被连接到字线。所述阶梯结构包括用于每个字线的台阶（step）或梯台（landing），以将每个字线连接到金属接触部。为了增大存储器阵列的密度，存储器制造商尝试将存储器单元的附加等级添加到存储器阵列中。更多等级的不合期望的副作用是用来电连接到、访问、控制存储器阵列的字线的阶梯的尺寸的增大。所述阶梯，虽然在功能上是重要的，但是消耗硅基板面并且妨碍收缩管芯尺寸或增大管芯密度的目标。
附图说明
所要求保护的主题的特征和优点从与其一致的实施例的以下详细描述中将是显而易见的，所述描述应当参考附图来被考虑，其中：
图1图示了与本公开内容的若干实施例一致的系统框图；
图2图示了与本公开内容的一个实施例一致的存储器管芯的示例侧视图图解；
图3图示了与本公开内容的一个实施例一致的字线桥系统的示例透视图图解；
图4图示了与本公开内容的一个实施例一致的、在存储器单元的瓦片（tile）之间实现字线桥的存储器阵列的简化示例顶视图；
图5图示了与本公开内容的一个实施例一致的、图4的存储器阵列的简化示例顶视图，所述存储器阵列被掩蔽以在存储器阵列的瓦片之间限定和保持字线桥；以及
图6图示了与本公开内容的各种实施例一致的、用于在存储器阵列中的瓦片之间制造字线桥的操作的流程图。
尽管以下详细描述将参考说明性实施例而进行，但是对于本领域技术人员而言，许多可替换方案、修改及其变型将是显而易见的。
具体实施方式
本公开内容的实施例使得存储器制造商能够收回已被损失给字线访问结构的硅基板面部分。在3D闪速存储器阵列中，存储器单元以及控制存储器单元的字线按等级垂直地堆叠。在一些存储器阵列中，字线被堆叠成32等级高（或更多），所以获得对单独字线的访问变得复杂。特别地，需要对单独字线的访问来将字线耦合到字线控制电路，所述字线控制电路被制造在存储器阵列下方，并且需要对单独字线的访问来将字线耦合到在存储器阵列上方形成的金属层级。向下部控制电路和向上部金属层级提供字线访问的现有解决方案包括在存储器块的每个瓦片中使用字线访问结构。
存储器块的瓦片包括若干存储器块，例如200个块，并且每个块包括存储器单元页面的堆叠（例如，32等级堆叠）。存储器阵列已经被分割成存储器块的瓦片以减小任一个字线的长度。较长的字线具有较高的寄生电容和较高的电阻，其减缓控制信号的传输速度并且其更改控制信号的电压电平。在存储器块的传统瓦片的情况下，存储器块中的每一个包括字线访问结构，所述字线访问结构将块的字线耦合到下部控制电路和耦合到上部金属层级。
字线访问结构包括阵列通孔（TAV）和字线阶梯。阵列通孔将上部金属层级耦合到下部控制电路。字线阶梯将存储器单元的字线块耦合到上部金属层级，例如通过金属接触部。这些字线访问结构占据否则可以用于附加存储器单元（例如增大的存储器单元密度）的空间。另外，当更多的等级被插入到未来存储器阵列中以获得更大的存储器密度时，字线访问结构的尺寸将很可能必须也增大，从而进一步耗尽存储器单元的基板面（在固定的尺寸之内）。
本公开内容的实施例包括字线桥，所述字线桥使得来自一个瓦片的存储器单元的块能够共享另一瓦片的字线访问结构。通过在两个瓦片之间共享字线访问结构，瓦片中的一个不需要被制造有重复的字线访问结构。此外，通过共享被设置在近似两个瓦片中央的字线访问资源，被驱动的字线的有效长度保持与单独瓦片的字线长度近似相同。以字线桥为交换，从消除冗余字线访问结构中所节省的空间可以实现当前和未来的存储器产品供应二者中的增大的存储器单元密度。例如，对于针对62.2mm2的工艺记录（“POR”），如所公开的字线桥的实现方式可以释放估计0.8mm2，这近似是1.2%。对于175.8 mm2的POR，字线桥的实现方式可以释放3.2 mm2，这近似是1.8%。因此，字线桥的所公开的实施例的实现方式可以提供1-2%（或更多）增大的硅基板面的可用性，其可以用于附加存储器单元密度。
根据一个实施例，提供一种存储器阵列。根据一个实施例，所述存储器阵列包括多个存储器单元。根据一个实施例，所述存储器阵列包括所述多个存储器单元中第一复数个存储器单元（first ones）的第一瓦片，其中所述第一瓦片包括所述多个存储器单元中所述第一复数个存储器单元的第一块。根据一个实施例，所述存储器阵列包括所述多个存储器单元中第二复数个存储器单元（second ones）的第二瓦片，其中所述第二瓦片包括所述多个存储器单元中所述第二复数个存储器单元的第二块。根据一个实施例，所述存储器阵列包括被耦合在所述多个存储器单元中所述第一复数个存储器单元的第一块与所述多个存储器单元中所述第二复数个存储器单元的第二块之间的字线桥。
根据一个实施例，提供一种系统。根据一个实施例，所述系统包括存储器控制器和存储器阵列。根据一个实施例，所述存储器阵列包括多个存储器单元。根据一个实施例，所述存储器阵列包括所述多个存储器单元中第一复数个存储器单元的第一瓦片，其中所述第一瓦片包括所述多个存储器单元中所述第一复数个存储器单元的第一块。根据一个实施例，所述存储器阵列包括所述多个存储器单元中第二复数个存储器单元的第二瓦片，其中所述第二瓦片包括所述多个存储器单元中所述第二复数个存储器单元的第二块。根据一个实施例，所述存储器阵列包括被耦合在所述多个存储器单元中所述第一复数个存储器单元的第一块与所述多个存储器单元中所述第二复数个存储器单元的第二块之间的字线桥。
根据一个实施例，提供一种方法。根据一个实施例，所述方法包括形成存储器阵列的存储器单元块的第一瓦片。根据一个实施例，所述方法包括形成存储器阵列的存储器单元块的第二瓦片。根据一个实施例，所述方法包括形成字线桥，所述字线桥将存储器单元块的第一瓦片电耦合到存储器单元块的第二瓦片。
图1图示了与本公开内容的若干实施例一致的系统框图100。系统100可以对应于一种计算设备，包括但不限于服务器、工作站计算机、台式计算机、膝上型计算机、平板计算机（例如iPad®、GalaxyTab®等等）、超便携计算机、超移动计算机、上网本计算机和/或小型笔记本计算机；一种移动电话，包括但不限于智能电话（例如iPhone®、基于Android®的电话，Blackberry®、基于Symbian®的电话，基于Palm®的电话等等）和/或功能电话。
根据一个实施例，系统100可以包括处理器102，所述处理器102通信地耦合到芯片组104、（多个）外围设备106、和存储器108。根据一个实施例，处理器102、芯片组104、（多个）外围设备106、和存储器108通过一个或多个总线110通信地和/或物理地耦合到彼此。根据一个实施例，处理器102可以对应于单核或多核通用处理器，诸如由Intel®公司提供的那些等等。根据一个实施例，芯片组104可以包括例如一组电子组件，该组电子组件包括用于促进在系统的组件之间的通信的所述一个或多个总线110，并且该组电子组件管理在处理器102、存储器108、和（多个）外围设备106之间的数据流。根据一个实施例，（多个）外围设备106可以包括例如：包括显示器、触摸屏显示器、打印机、小键盘、键盘等等的（多个）用户接口设备，通信逻辑，有线和/或无线的、（多个）存储设备，包括硬盘驱动器、固态驱动器、可移除存储介质等等。应当指出的是，为了易于图示和描述，简化了系统100。
根据一个实施例，存储器108耦合到处理器102，并且被配置成接收指令、接收地址、接收数据，以及响应于从处理器102所接收的一个或多个指令而将数据提供到处理器102和总线110。根据一个实施例，存储器108可以包括一个或多个存储器控制器和一个或多个存储器阵列，其被设置在一个或多个封装或切块中。根据一个实施例，存储器108可以是非易失性存储器，例如一种存储介质，其不需要电力来维持存储介质所存储的数据的状态。非易失性存储器可以包括但不限于NAND闪速存储器（例如单层级单元（“SLC”）、多层级单元（“MLC”）、三层级单元（“TLC”）、四层级单元（“QLC”）或某种其他NAND）、NOR存储器、固态存储器（例如，平面或三维（3D）NAND闪速存储器或NOR闪速存储器）、使用硫属化物相变材料（例如硫属化物玻璃）的存储设备、字节可寻址的非易失性存储器设备、铁电存储器、硅-氧化物-氮化物-氧化物-硅（SONOS）存储器、聚合物存储器（例如铁电聚合物存储器）、字节可寻址的随机可访问3D交叉点存储器、铁电晶体管随机存取存储器（Fe-TRAM）、磁阻式随机存取存储器（MRAM）、相变存储器（PCM、PRAM）、电阻式存储器、铁电存储器（F-RAM、FeRAM）、自旋转移力矩存储器（STT）、热辅助的交换存储器（TAS）、千足虫存储器、浮动结栅存储器（FJGRAM）、磁性隧道结（MTJ）存储器、电化学电池（ECM）存储器、二元氧化物细丝单元存储器、界面交换存储器、电池支持的RAM、奥氏存储器、纳米线存储器、电可擦除可编程只读存储器（EEPROM）等等。在一些实施例中，字节可寻址的随机可访问3D 交叉点存储器可以包括无晶体管、可堆叠的交叉点架构，根据各种实施例在所述架构中，存储器单元位于字线和位线的交叉处并且单独可寻址，并且在所述架构中位存储基于体电阻中的改变。
根据一个实施例，存储器108包括存储器控制器112，所述存储器控制器112被配置成对存储器阵列114寻址、向存储器阵列114写入和从存储器阵列114读取。根据一个实施例，存储器控制器112被配置成执行存储器访问操作，例如读取目标存储器单元和/或向目标存储器单元写入、ECC检查操作以及存储器单元恢复操作。根据一个实施例，存储器阵列114包括多个存储器单元，所述多个存储器单元按存储器单元的一个或多个串（例如列）、页面（例如字线或行）、块、瓦片和平面而被组织。
根据一个实施例，存储器控制器112使用位线控制逻辑和字线控制逻辑来对存储器阵列114寻址和访问存储器阵列114。根据一个实施例，存储器控制器112包括位线控制逻辑116。根据一个实施例，位线控制逻辑116控制存储器阵列114的第一瓦片120的第一多个位线118（单独地例如位线118a），并且控制存储器阵列114的第二瓦片123的第二多个位线122（单独地例如位线122a）。根据一个实施例，位线控制逻辑116包括控制器逻辑用于抑制第一和第二多个位线118和122的电压。
根据一个实施例，存储器控制器112包括字线控制逻辑124。根据一个实施例，字线控制逻辑124将电压电平施加到第一瓦片120的第一多个字线126（单独地例如字线126a），并且将电压电平施加到第二瓦片123的第二多个字线134（单独地例如字线134a）。根据一个实施例，字线控制逻辑124包括电压调节器，所述电压调节器生成一个或多个读取电压电平和写入电压电平来访问存储器阵列114的第一瓦片120和第二瓦片123内的存储器单元（例如存储器单元130、138）。
根据一个实施例，字线控制逻辑124被配置成从存储器控制器112接收（多个）目标字线地址，并且选择或访问字线以用于读取（或写入操作）。例如，字线控制逻辑124可以被配置成选择目标字线，这通过将字线选择偏置电压从电压调节器耦合到目标字线。根据一个实施例，字线控制逻辑124可以被配置成取消选择目标字线，这通过将目标字线从字线选择偏置电压解耦和/或通过将字线取消选择偏置电压耦合到字线。根据一个实施例，字线控制逻辑124包括全局字线驱动器。根据一个实施例，字线控制逻辑124包括选择栅源（“SGS”）和选择栅漏（“SGD”）驱动器。根据一个实施例，电压调节器是字线（“WL”）调节器。根据一个实施例，字线控制逻辑124至少部分地在存储器阵列114下方被制造，例如，使用阵列下方CMOS（“CUA”）制造技术。
根据一个实施例，存储器控制器122可以包括附加的逻辑来促进存储器阵列操作以及与处理器102、芯片组104、和（多个）外围设备106中的一个或多个通信。根据一个实施例，存储器控制器112可以包括以下各项中的一个或多个：存储器控制器逻辑140、错误存储库142、感测电路144、ECC逻辑146、恢复逻辑148、参数存储库150和电流源152。存储器控制器逻辑140可以被配置成执行与存储器控制器112相关联的操作。例如，存储器控制器逻辑140可以管理与处理器102的通信，并且可以被配置成标识与（例如读取请求中的）每个接收的存储器地址相关联的一个或多个目标字线。根据一个实施例，错误存储库142包括存储器读取或访问失败的失败类型。根据一个实施例，感测电路144可以被配置成检测例如在读取操作期间传递通过存储器单元的电流的量。根据一个实施例，ECC逻辑146被配置成提供用于存储器控制器112的错误检查功能性。根据一个实施例，恢复逻辑148被配置成管理由ECC逻辑146和/或存储器控制器逻辑140所标识的相关联的存储器单元的失败的读取/写入的恢复。参数存储库150被配置成存储将选择的相邻存储器单元的数目，以及存储与恢复脉冲的序列相关联的参数。根据一个实施例，将选择的相邻存储器单元的数目可以至少部分地基于失败（例如读取/写入）的类型、存储器阵列密度和/或从电流源152可得到的最大电流。根据一个实施例，电流源152将电流供给到存储器108的一个或多个部分。
存储器阵列114可以物理地和/或逻辑地被组织成存储器单元的两个或更多瓦片以改善对存储器单元（例如存储器单元130、138）的访问（例如读取/写入）速度。字线可以是将存储器单元的物理页面的控制栅电耦合到字线控制逻辑124（例如，其可以包括一个或多个电压调节器）的硅（例如多晶硅）的导电长度。字线的长度越长，寄生电容和字线电阻对控制信号向存储器单元的传输的影响越大。例如，如果存储器阵列114的整个长度被单个字线驱动（假定单页面存储器阵列），那么在最远离字线控制逻辑124的存储器单元的控制栅处的电压电平与在最靠近字线控制逻辑124的存储器单元的控制栅处的电压电平相比可显著更低（例如，由于电压降）。类似地，在最远离字线控制逻辑124的存储器单元的控制栅处的电压电平与在最靠近字线控制逻辑124的存储器单元的控制栅处的电压电平相比可传播或到达得显著更晚（例如由于电容时间延迟）。
为了减小字线长度并且从而减小寄生电容和字线电阻的影响，存储器阵列114可以被分解或物理地分割成许多瓦片。根据一个实施例，第一瓦片120和第二瓦片123是可以构成存储器阵列114的瓦片的示例。尽管将存储器阵列114分割成瓦片提供降低的总字线电阻和降低的寄生电容的益处，但是该益处以增大的硅基板面被用来提供对字线的访问为代价。根据一个实施例，由于把更多的硅专用于字线访问（例如字线退出）一般导致更少的硅可用于存储器单元，所以从降低的字线电阻和寄生电容中得到的改善的性能以如下的潜在代价而获得：存储器阵列114中的提高的存储器单元密度。
根据一个实施例，存储器阵列114包括字线桥136来使得第一瓦片120能够与第二瓦片123共享字线访问结构。根据一个实施例，字线控制逻辑124至少部分地通过字线桥136来向第一瓦片120或向第二瓦片123提供控制电压或信号。根据一个实施例，字线桥136将第一瓦片120的字线126中的至少部分与第二瓦片123的字线134中的至少一些电耦合。根据一个实施例，字线桥136将第一瓦片120的字线126的块与第二瓦片123的字线134的块电耦合。根据一个实施例，字线桥136可以将第一瓦片120的全部字线126与第二瓦片123的全部字线134电耦合。根据一个实施例，字线桥136可以跨越第一瓦片120和第二瓦片123之间的物理距离，从而将第一瓦片120物理地耦合到第二瓦片123。根据一个实施例，字线桥136可以表示单个字线桥或可以表示在第一瓦片120和第二瓦片123之间的多个字线桥。根据一个实施例，通过将第一瓦片120物理地耦合到第二瓦片123，并且通过使得第一瓦片120与第二瓦片123共享字线访问结构，第一瓦片的字线访问结构（例如字线阶梯和/或阵列通孔“TAV”）可以被缩减或消除。因而，根据一个实施例，在存储器阵列114中包括字线桥136可以实现存储器108内的增大的存储器单元密度，同时近似地维持存储器阵列114的基于瓦片的性能。
图2图示了与本公开内容的一个实施例一致的存储器管芯200的简化示例侧视图图解。根据一个实施例，存储器管芯200包括3D闪速存储器架构并且利用字线桥来在存储器阵列的两个瓦片之间共享字线访问结构。根据一个实施例，存储器管芯200可以对应于图1的存储器108。
根据一个实施例，存储器管芯200包括存储器阵列202和外围电路204。根据一个实施例，存储器阵列202包括利用外围电路204来被访问（例如读取/写入）的存储器单元205和存储器单元206。根据一个实施例，外围电路204至少部分地在存储器管芯200中的存储器阵列202下方被制造，例如通过使用阵列下方CMOS制造技术。
根据一个实施例，存储器阵列202被分割成第一瓦片208和第二瓦片210。尽管图示和描述了两个瓦片，但是根据一个实施例，存储器阵列202可以被分割成数十或数百个瓦片以促进存储器阵列202的访问和操作。根据一个实施例，第一瓦片208包括存储器块212，所述存储器块212包括存储器单元205和字线访问结构218。根据一个实施例，字线访问结构218表示可以通过在第一瓦片208和第二瓦片210之间共享字线访问结构而部分地或全部地从第一瓦片208中消除的字线访问结构。根据一个实施例，字线访问结构218包括缩减的阵列通孔220以及消除的字线阶梯222。根据一个实施例，缩减的阵列通孔220表示将针对存储器单元205的字线连接到在存储器阵列202下方的外围电路204的缩减或消除的数量的阵列通孔。根据一个实施例，消除的字线阶梯222表示（在不存在本公开内容的情况下）可以用于将存储器单元205的字线连接到用于连接到上部金属层级的金属接触部的字线阶梯结构。根据一个实施例，消除的字线阶梯222不需要被包括在存储器块212中，因为存储器块212与第二瓦片210共享字线访问结构。为了图示的目的，与存储器单元205相比，不成比例的大地图示了字线访问结构218。根据一个实施例，在实践中，存储器单元205可以比字线访问结构218占据存储器阵列中的显著更大的区域。
根据一个实施例，第二瓦片210包括存储器块224，所述存储器块224包括存储器单元206和字线访问结构226。根据一个实施例，字线访问结构226包括阵列通孔228以及字线阶梯230。根据一个实施例，阵列通孔228穿过存储器块224以将上部金属层级耦合到外围电路204。根据一个实施例，字线阶梯230提供梯台和/或一个结构，对此，金属接触部将存储器单元206的字线连接到处于存储器阵列202顶部或上方的上部金属层级。
根据一个实施例，第二瓦片210通过字线桥232电耦合到第一瓦片208，用以促进在存储器块212和存储器块224之间共享字线访问结构。根据一个实施例，字线桥232使得能够在没有字线访问结构218的情况下制造存储器块212，或者在一组缩减的字线访问结构218的情况下制造存储器块212。在一个实施例中，不在存储器块212中制造消除的字线阶梯222，因为存储器块212利用字线阶梯230。在一个实施例中，缩减的阵列通孔220包括比阵列通孔228更少的阵列通孔。在一个实施例中，缩减的阵列通孔220被从存储器块212消除，因为存储器块212利用阵列通孔228。根据一个实施例，字线桥232使得存储器块212能够利用存储器块224的阵列通孔228来访问外围电路204。根据一个实施例，字线桥232使得存储器块212能够通过存储器块224的字线阶梯230来访问上部金属层级。因而，根据一个实施例，字线桥232减小字线访问结构218所占据的硅基板面，这通过使得存储器块212能够通过共享存储器块224的字线访问结构226来访问在存储器阵列202上方和/或下方的电路。
根据一个实施例，外围电路204包括字线驱动器234和位线驱动器236，其驱动存储器阵列202的字线和位线。
图3图示了与本公开内容的一个实施例一致的字线桥系统300的示例透视图图解。根据一个实施例，字线桥系统300包括利用字线桥306被电耦合在一起的第一瓦片302的存储器单元块和第二瓦片304的存储器单元块。根据一个实施例，字线桥306可以与图1的字线桥133和/或与图2的字线桥232相对应。
根据一个实施例，第一瓦片302的存储器单元块包括字线308a、电介质310a、字线308b、电介质310b、字线308c、电介质310c、字线308d、电介质310d（共同地为字线堆叠312）。根据一个实施例，字线308a、308b、308c和308d（共同地为字线308）是可以被包括在3D闪速存储器阵列中的许多字线（例如32个字线）的简化表示。根据一个实施例，字线308是导电层，诸如硅层或多晶硅层。根据一个实施例，电介质310a、310b、310c和310d（共同地为电介质310）是可以用于分离字线308的许多电介质层的简化表示。根据一个实施例，电介质310是氧化物层。根据一个实施例，电介质310是二氧化硅层。根据一个实施例，第一瓦片302的存储器单元块包括被包括在第一瓦片302的存储器单元块中的存储器单元316的存储器单元串314。根据一个实施例，存储器单元串314是简化的图示，其表示例如2kb的存储器单元。
根据一个实施例，第二瓦片304的存储器单元块包括字线318a、电介质320a、字线318b、电介质320b、字线318c、电介质320c、字线318d、电介质320d（共同地为字线堆叠322）。根据一个实施例，字线318a、318b、318c和318d（共同地为字线318）是可以被包括在3D闪速存储器阵列中的许多字线（例如32个字线）的简化表示。根据一个实施例，字线318是导电层，诸如硅层或多晶硅层。根据一个实施例，电介质320a、320b、320c和320d（共同地为电介质320）是可以用于分离字线318的许多电介质层的简化表示。根据一个实施例，电介质320是氧化物层。根据一个实施例，电介质320是二氧化硅层。根据一个实施例，第二瓦片304的存储器单元块包括被包括在第二瓦片304的存储器单元块中的存储器单元324（未示出）。
根据一个实施例，第二瓦片304的存储器单元块包括字线访问结构326，所述字线访问结构326给上部金属层级和下部外围电路提供对字线318的访问。根据一个实施例，字线访问结构326与图2的字线访问结构226相对应。根据一个实施例，字线访问结构326包括阵列通孔328。根据一个实施例，阵列通孔328给在第二瓦片304的存储器单元块下方被制造的金属层级和电路提供对字线318的访问。根据一个实施例，阵列通孔328单独地包括孔328a、孔328b、孔328c和孔328d，其将上部金属层级耦合到存储器单元阵列下方的电路并且其将金属接触部334耦合到存储器单元阵列下方的电路。
根据一个实施例，字线访问结构326包括字线阶梯330。根据一个实施例，字线阶梯330给在第二瓦片304的存储器单元块上方被制造的金属层级和电路提供对字线318的访问。根据一个实施例，字线阶梯330包括：提供对字线318a的访问的字线阶梯台阶332a、提供对字线318b的访问的字线阶梯台阶332b、提供对字线318c的访问的字线阶梯台阶332c、和提供对字线318d的访问的字线阶梯台阶332d。尽管为了简化目的将字线阶梯330图示为具有仅仅四个台阶，但是根据一个实施例，字线阶梯330可以包括如被包括在字线堆叠322中的字线那么多的台阶。根据一个实施例，字线阶梯330为金属接触部334（单独地为金属接触部334a、334b、334c和334d）提供对字线318的访问。
根据一个实施例，字线桥306将字线308电耦合到字线318，用以使得字线访问结构326能够访问字线308。根据一个实施例，字线桥306包括与字线堆叠312、322相同的层。根据一个实施例，字线桥306包括宽度336、高度338和长度340。根据一个实施例，宽度336是高度338的百分比或分数。根据一个实施例，宽度336是字线桥306的高度338的四分之一。根据一个实施例，宽度336可以是字线桥306的高度338的某个其他分数。根据一个实施例，长度340跨越第一瓦片302的存储器单元块到第二瓦片304的存储器单元块之间的距离。
根据一个实施例，字线桥306的优点是：字线访问结构326所消耗的区域不重复，或者第二瓦片304的存储器单元块与第一瓦片302的4存储器单元块二者。尽管字线桥系统300图示了字线桥306的单个实例，但是在实现方式中，根据一个实施例，制造字线桥来将第一瓦片的每个块连接到第二瓦片的每个块，用以与第一瓦片的各块共享第二瓦片的字线阶梯中的每个。
图4图示了与本公开内容的各种实施例一致的、在存储器单元的瓦片之间实现字线桥的存储器阵列400的简化示例顶视图。存储器阵列400可以与图1的存储器阵列114和/或图2的存储器阵列202相对应。根据一个实施例，存储器阵列400包括第一存储器平面402和第二存储器平面404。根据一个实施例，存储器平面402包括第一瓦片406（瓦片0）、第二瓦片408（瓦片2）、第三瓦片410（瓦片4）和第四瓦片412（瓦片6）。根据一个实施例，第二存储器平面404包括第五瓦片414（瓦片1）、第六瓦片416（瓦片3）、第七瓦片418（瓦片5）和第八瓦片420（瓦片7）。
根据一个实施例，第一瓦片406包括存储器单元的多个块422（单独地例如块422a）。根据一个实施例，存储器单元的所述多个块422包括存储器单元区域424（单独地例如存储器单元区域424a）以及缩减的阵列通孔426（单独地例如缩减的阵列通孔426a）。
根据一个实施例，第二瓦片408包括存储器单元的多个块428（单独地例如块428a）。根据一个实施例，存储器单元的所述多个块428包括存储器单元区域430（单独地例如存储器单元区域430a）、阵列通孔432（单独地例如缩减的阵列通孔432a），以及字线阶梯434（单独地例如字线阶梯434a）。
根据一个实施例，（第一瓦片406）的存储器单元的所述多个块422利用多个字线桥436（单独地例如字线桥436a）而被电耦合到（第二瓦片408）的存储器单元的所述多个块428。根据一个实施例，将一个瓦片的存储器单元块耦合到另一瓦片的存储器单元块的字线桥的配置贯穿第一存储器平面402以及贯穿第二存储器平面404而重复。尽管图示了2个存储器平面402、404，但是根据各种实施例，存储器阵列400可以包括较少的存储器平面或更多的存储器平面。
图5图示了与本公开内容的各种实施例一致的、图4的存储器阵列400的简化示例顶视图，所述存储器阵列400被掩蔽以在存储器阵列400的瓦片之间限定和保持字线桥。根据一个实施例，为了限定图4的字线桥，存储器阵列400可以被用多个字线桥掩模覆盖以保持将一个瓦片的块连接到另一瓦片的块的硅层。根据一个实施例，字线桥掩模可以包括第一字线桥瓦片掩模502、第二字线桥瓦片掩模504、第三字线桥瓦片掩模506、和第四字线桥瓦片掩模508。根据一个实施例，可以在沉积了第一字线阶梯掩模510和第二字线阶梯掩模512之后施加字线桥瓦片掩模502、504、506和508。根据一个实施例，第一字线阶梯掩模510和第二字线阶梯掩模512可以被重复地修改以单独地形成字线阶梯的每个字线阶梯台阶。根据一个实施例，通过在字线阶梯掩模之上施加字线桥瓦片掩模，将一个瓦片的块连接到另一瓦片的块的字线桥可以在存储器阵列400的制造期间被限定和保持。根据一个实施例，字线桥瓦片掩模502、504、506和508是硬掩模，并且可以由Alox、HDP碳或如本领域中已知的其他硬掩模材料形成。
图6图示了与本公开内容的各种实施例一致的、用于在存储器阵列中的瓦片之间制造字线桥的操作的流程图600。根据一个实施例，可以执行操作来制造字线桥，所述字线桥可以使得缩减的硅基板面能够被专用于字线退出电路并且其可以实现3D闪速存储器阵列中增大的存储器单元密度。
流程图600的操作可以开始于操作602。可以在操作604处形成存储器阵列的存储器单元块的第一瓦片。可以在操作606处形成存储器阵列的存储器单元块的第二瓦片。可以在操作608处形成字线桥，所述字线桥将存储器单元块的第一瓦片电耦合到存储器单元块的第二瓦片。根据一个实施例，可以通过如下来形成字线桥：在块的第一瓦片、块的第二瓦片、以及将块的第一瓦片的字线连接到块的第二瓦片的字线的硅（例如多晶硅）条带之上生长或沉积硬掩模（例如Alox或HDP碳）。根据一个实施例，字线桥的宽度可以是字线桥的高度的1/4、1/3、1/2或某个其他分数，所述字线桥的高度可以与针对第一瓦片的块或针对第二瓦片的块的字线堆叠的高度相同。当字线桥的宽度减小时，字线桥的电阻增大。当字线桥的宽度增大时，字线桥的电容增大。根据一个实施例，当设计或确定字线桥的宽度时，考虑进去字线桥的电阻特性和电容特性。流程图600的操作可以结束于操作610。因而，根据各种实施例，流程图600的操作被配置成形成字线桥以至少部分地取代某些存储器瓦片中的字线阶梯，并且实现3D闪速存储器阵列中的增大的存储器单元密度。
虽然图6图示了各种操作，但是根据一个实施例，要理解的是，不是图6中所描绘的所有操作对于其他实施例而言都是必要的。实际上，在本文中充分设想的是，在本公开内容的其他实施例中，图6中描绘的操作和/或本文中描述的其他操作可以用没有在任何附图中特别示出的方式或次序被组合，但是仍与本公开内容完全一致。因而，涉及没有在一个附图中确切示出的特征和/或操作的权利要求被视为在本公开内容的范围和内容内。
本申请提供了如下的技术方案：
1. 一种存储器阵列，包括：
多个存储器单元；
所述多个存储器单元中第一复数个存储器单元的第一瓦片，其中所述第一瓦片包括所述多个存储器单元中所述第一复数个存储器单元的第一块；
所述多个存储器单元中第二复数个存储器单元的第二瓦片，其中所述第二瓦片包括所述多个存储器单元中所述第二复数个存储器单元的第二块；以及
被耦合在所述多个存储器单元中所述第一复数个存储器单元的所述第一块与所述多个存储器单元中所述第二复数个存储器单元的所述第二块之间的字线桥。
2. 根据技术方案1所述的存储器阵列，其中所述字线桥包括多个多晶硅层和多个氧化物层。
3. 根据技术方案2所述的存储器阵列，其中所述多个多晶硅层中的每两个通过所述多个氧化物层中的一个分离。
4. 根据技术方案2所述的存储器阵列，其中所述多个多晶硅层中的每一个被连接到所述多个存储器单元中所述第一复数个存储器单元的所述第一块的字线，并且连接到所述多个存储器单元中所述第二复数个存储器单元的所述第二块的字线。
5. 根据技术方案1所述的存储器阵列，其中所述字线桥的宽度在字线桥的高度的从1/8到3/8的范围中，其中所述字线桥的高度是所述多个存储器单元中所述第一复数个存储器单元的所述第一块的字线堆叠的高度。
6. 根据技术方案1所述的存储器阵列，其中所述第一瓦片包括所述多个存储器单元中所述第一复数个存储器单元的第一多个块，其中第二瓦片包括所述多个存储器单元中所述第二复数个存储器单元的第二多个块，所述存储器阵列此外包括：
多个字线桥用于将所述第一多个块耦合到所述第二多个块。
7. 根据技术方案1所述的存储器阵列，此外包括：
在所述多个存储器单元中所述第二复数个存储器单元的所述第二块中形成的字线阶梯，用于通过所述字线桥来提供从一个或多个金属层级对所述多个存储器单元中所述第二复数个存储器单元的所述第二块以及对所述多个存储器单元中所述第一复数个存储器单元的所述第一块的访问。
8. 根据技术方案7所述的存储器阵列，其中所述字线阶梯在所述多个存储器单元中所述第二复数个存储器单元的所述第二块的字线中被形成，其中所述阶梯提供多个台阶用以耦合到导电接触部。
9. 根据技术方案1所述的存储器阵列，此外包括：
在所述多个存储器单元的所述第二复数个存储器单元的所述第二块中的一组阵列通孔，所述阵列通孔将上部金属层级耦合到被设置在存储器阵列下方的字线驱动器，
其中所述多个存储器单元中第一复数个存储器单元的所述第一块的字线通过字线桥以及通过该组阵列通孔而被电耦合到字线驱动器。
10. 根据技术方案1所述的存储器阵列，其中所述字线桥至少部分地通过在所述多个存储器单元中第二复数个存储器单元的所述第二块的字线中制造字线阶梯结构期间在所述第一瓦片上方以及在所述第二瓦片上方形成硬掩模来被限定。
11. 根据技术方案1所述的存储器阵列，其中所述存储器阵列包括多个瓦片，并且所述多个瓦片中的每一个包括所述多个存储器单元的多个块，其中所述第一瓦片和所述第二瓦片是所述多个瓦片中的两个。
12. 一种系统，包括：
存储器控制器；以及
存储器阵列，所述存储器阵列包括：
多个存储器单元；
所述多个存储器单元中第一复数个存储器单元的第一瓦片，其中所述第一瓦片包括所述多个存储器单元中所述第一复数个存储器单元的第一块；
所述多个存储器单元中第二复数个存储器单元的第二瓦片，其中所述第二瓦片包括所述多个存储器单元中所述第二复数个存储器单元的第二块；以及
被耦合在所述多个存储器单元中所述第一复数个存储器单元的所述第一块与所述多个存储器单元中所述第二复数个存储器单元的所述第二块之间的字线桥。
13. 根据技术方案12所述的系统，其中所述字线桥包括多个多晶硅层和多个氧化物层。
14. 根据技术方案13所述的系统，其中所述多个多晶硅层中的每两个通过所述多个氧化物层中的一个分离。
15. 根据技术方案13所述系统，其中所述多个多晶硅层被连接到所述多个存储器单元中所述第一复数个存储器单元的所述第一块的第一多个字线，并且连接到所述多个存储器单元中所述第二复数个存储器单元的所述第二块的第二多个字线。
16. 根据技术方案12所述的系统，其中所述字线桥的高度是所述多个存储器单元中所述第一复数个存储器单元的所述第一块的字线堆叠的高度。
17. 根据技术方案12所述的系统，其中所述第一瓦片包括所述多个存储器单元中所述第一复数个存储器单元的第一多个块，其中第二瓦片包括所述多个存储器单元中所述第二复数个存储器单元的第二多个块，所述存储器阵列此外包括：
多个字线桥用于将所述第一多个块耦合到所述第二多个块。
18. 根据技术方案12所述的系统，此外包括：
在所述多个存储器单元中所述第二复数个存储器单元的所述第二块中形成的字线阶梯，用于通过所述字线桥来提供从一个或多个金属层级对所述多个存储器单元中所述第二复数个存储器单元的所述第二块以及对所述多个存储器单元中所述第一复数个存储器单元的所述第一块的访问。
19. 根据技术方案12所述的系统，此外包括：
在所述多个存储器单元中第二复数个存储器单元的所述第二块中的一组阵列通孔，所述阵列通孔将上部金属层级耦合到被设置在存储器阵列下方的字线驱动器，
其中所述多个存储器单元中第一复数个存储器单元的所述第一块的字线通过字线桥以及通过该组阵列通孔而被电耦合到字线驱动器。
20. 根据技术方案12所述的系统，其中所述字线桥至少部分地通过在所述多个存储器单元中第二复数个存储器单元的所述第二块的字线中制造字线阶梯结构期间在所述第一瓦片上方以及在所述第二瓦片上方形成硬掩模来被限定。
21. 一种方法，包括：
形成存储器阵列的存储器单元块的第一瓦片；
形成所述存储器阵列的存储器单元块的第二瓦片；以及
形成字线桥，所述字线桥将存储器单元块的所述第一瓦片电耦合到存储器单元块的所述第二瓦片。
22. 根据技术方案21所述的方法，其中形成字线桥包括在所述第一瓦片、所述第二瓦片以及在存储器阵列的存储器单元块的所述第一瓦片与存储器单元块的所述第二瓦片之间的多晶硅层上方形成硬掩模。
23. 根据技术方案22所述的方法，此外包括：
在形成硬掩模之前形成邻近于块的所述第二瓦片的阶梯掩模；
在存储器单元块的所述第二瓦片的字线中形成阶梯结构；以及
在所述阶梯结构上形成金属接触结构，用以使得块的所述第二瓦片以及块的所述第一瓦片能够通过所述金属接触结构以及通过所述字线桥来接收控制信号。
24. 根据技术方案21所述的方法，此外包括：
穿过所述第二瓦片并且在上部金属层级和字线控制逻辑之间形成多组阵列通孔，用以通过字线桥将存储器单元块的所述第一瓦片耦合到字线控制逻辑。
如在本文中的任何实施例中所使用的，术语“逻辑”可以是指被配置成执行前述操作中的任何的app（应用）、软件、固件和/或电路。软件可以被具体化为软件包、代码、指令、指令集和/或数据，其被记录在非暂时性计算机可读存储介质上。固件可以被具体化为代码、指令或指令集和/或数据，其被硬编码（例如非易失性）在存储器设备中。
“电路”，如本文中的任何实施例中所使用的，可以例如单个地或以任何组合地包括硬连线的电路、可编程电路，诸如包括一个或多个单独指令处理核的计算机处理器、状态机电路和/或存储由可编程电路执行的指令的固件。逻辑可以共同地或单独地被具体化为形成较大系统的部分的电路，所述较大系统例如集成电路（IC）、专用集成电路（ASIC）、片上系统（SoC）、台式计算机、膝上型计算机、平板计算机、服务器、智能电话等等。
在一些实施例中，硬件描述语言可以用于指定针对本文中描述的各种逻辑和/或电路的电路和/或（多个）逻辑实现方式。例如，在一个实施例中，硬件描述语言可以遵从超高速集成电路（VHSIC）硬件描述语言（VHDL）或与之兼容，所述超高速集成电路（VHSIC）硬件描述语言（VHDL）可以实现本文中描述的一个或多个电路和/或逻辑的半导体制造。VHDL可以遵从以下各项或与之兼容：IEEE标准1076-1987、IEEE标准1076.2、IEEE 1076.1、VHDL-2006的IEEE草案3.0、VHDL-2008的IEEE草案4.0和/或IEEE VHDL标准的其他版本和/或其他硬件描述标准。
示例
本公开内容的示例包括与存储器阵列中的字线桥有关的主题，诸如方法、用于执行方法的动作的构件、存储器阵列、或系统，如以下所讨论的。
示例1. 根据该示例，提供有一种存储器阵列。所述存储器阵列包括多个存储器单元，以及所述多个存储器单元中第一复数个存储器单元的第一瓦片。所述第一瓦片包括所述多个存储器单元中所述第一复数个存储器单元的第一块。所述存储器阵列包括所述多个存储器单元中第二复数个存储器单元的第二瓦片，并且所述第二瓦片包括所述多个存储器单元中所述第二复数个存储器单元的第二块。所述存储器阵列包括被耦合在所述多个存储器单元中所述第一复数个存储器单元的所述第一块与所述多个存储器单元中所述第二复数个存储器单元的所述第二块之间的字线桥。
示例2. 该示例包括示例1的元素，其中所述字线桥包括多个多晶硅层和多个氧化物层。
示例3. 该示例包括示例2的元素，其中所述多个多晶硅层中的每两个通过所述多个氧化物层中的一个分离。
示例4. 该示例包括示例2的元素，其中所述多个多晶硅层中的每一个被连接到所述多个存储器单元中所述第一复数个存储器单元的所述第一块的字线，并且连接到所述多个存储器单元中所述第二复数个存储器单元的所述第二块的字线。
示例5. 该示例包括示例1的元素，其中字线桥的宽度近似是字线桥的高度的1/4（例如在1/8到3/8之间），其中所述字线桥的高度是所述多个存储器单元中所述第一复数个存储器单元的所述第一块的字线堆叠的高度。
示例6. 该示例包括示例1的元素，其中所述第一瓦片包括所述多个存储器单元中所述第一复数个存储器单元的第一多个块，其中第二瓦片包括所述多个存储器单元中所述第二复数个存储器单元的第二多个块，并且其中所述存储器阵列此外包括多个字线桥用于将所述第一多个块耦合到所述第二多个块。
示例7. 该示例包括示例1的元素，此外包括在所述多个存储器单元中所述第二复数个存储器单元的所述第二块中形成的字线阶梯，用于通过所述字线桥来提供从一个或多个金属层级对所述多个存储器单元中所述第二复数个存储器单元的所述第二块以及对所述多个存储器单元中所述第一复数个存储器单元的所述第一块的访问。
示例8. 该示例包括示例7的元素，其中所述字线阶梯在所述多个存储器单元中所述第二复数个存储器单元的所述第二块的字线中被形成，其中所述阶梯提供多个台阶用以耦合到导电接触部。
示例9. 该示例包括示例1的元素，此外包括在所述多个存储器单元中所述第二复数个存储器单元的所述第二块中的一组阵列通孔，所述阵列通孔将上部金属层级耦合到被设置在存储器阵列下方的字线驱动器，其中所述多个存储器单元中第一复数个存储器单元的所述第一块的字线通过字线桥以及通过该组阵列通孔而电耦合到字线驱动器。
示例10. 该示例包括示例1的元素，其中所述字线桥至少部分地通过在所述多个存储器单元中第二复数个存储器单元的所述第二块的字线中制造字线阶梯结构期间在所述第一瓦片上方以及在所述第二瓦片上方形成硬掩模来被限定。
示例11. 该示例包括示例1的元素，其中所述存储器阵列包括多个瓦片，并且所述多个瓦片中的每一个包括所述多个存储器单元的多个块，其中所述第一瓦片和所述第二瓦片是所述多个瓦片中的两个。
示例12. 该示例包括示例1的元素，其中字线桥的宽度在字线桥的高度的1/8和1/4之间。
示例13. 该示例包括示例1的元素，其中字线桥的宽度在字线桥的高度的1/4和1/2之间。
示例14. 该示例包括示例1的元素，其中所述字线桥包括至少32个多晶硅层。
示例15. 根据该示例，提供有一种系统。所述系统包括存储器控制器和存储器阵列。所述存储器阵列包括多个存储器单元，以及所述多个存储器单元中第一复数个存储器单元的第一瓦片。所述第一瓦片包括所述多个存储器单元中所述第一复数个存储器单元的第一块。所述存储器阵列包括所述多个存储器单元中第二复数个存储器单元的第二瓦片。所述第二瓦片包括所述多个存储器单元中所述第二复数个存储器单元的第二块。所述存储器阵列包括被耦合在所述多个存储器单元中所述第一复数个存储器单元的所述第一块与所述多个存储器单元中所述第二复数个存储器单元的所述第二块之间的字线桥。
示例16. 该示例包括示例15的元素，其中所述字线桥包括多个多晶硅层和多个氧化物层。
示例17. 该示例包括示例16的元素，其中所述多个多晶硅层中的每两个通过所述多个氧化物层中的一个分离。
示例18. 该示例包括示例16的元素，其中所述多个多晶硅层被连接到所述多个存储器单元中所述第一复数个存储器单元的所述第一块的第一多个字线，并且连接到所述多个存储器单元中所述第二复数个存储器单元的所述第二块的第二多个字线。
示例19. 该示例包括示例15的元素，其中所述字线桥的高度是所述多个存储器单元中所述第一复数个存储器单元的所述第一块的字线堆叠的高度。
示例20. 该示例包括示例15的元素，其中所述第一瓦片包括所述多个存储器单元中所述第一复数个存储器单元的第一多个块，并且其中第二瓦片包括所述多个存储器单元中所述第二复数个存储器单元的第二多个块。所述存储器阵列此外包括多个字线桥用于将所述第一多个块耦合到所述第二多个块。
示例21. 该示例包括示例15的元素，此外包括在所述多个存储器单元中所述第二复数个存储器单元的所述第二块中形成的字线阶梯，用于通过所述字线桥来提供从一个或多个金属层级对所述多个存储器单元中所述第二复数个存储器单元的所述第二块以及对所述多个存储器单元中所述第一复数个存储器单元的所述第一块的访问。
示例22. 该示例包括示例15的元素，此外包括在所述多个存储器单元中第二复数个存储器单元的所述第二块中的一组阵列通孔，所述阵列通孔将上部金属层级耦合到被设置在存储器阵列下方的字线驱动器，其中所述多个存储器单元中第一复数个存储器单元的所述第一块的字线通过字线桥以及通过该组阵列通孔而电耦合到字线驱动器。
示例23. 该示例包括示例15的元素，其中所述字线桥至少部分地通过在所述多个存储器单元中第二复数个存储器单元的所述第二块的字线中制造字线阶梯结构期间在所述第一瓦片上方以及在所述第二瓦片上方形成硬掩模来被限定。
示例24. 该示例包括示例15的元素，此外包括用于执行字线控制逻辑的字线电路，所述字线电路至少部分地被设置在存储器阵列下方；以及用于执行位线控制逻辑的位线电路，所述位线控制逻辑至少部分地被设置在存储器阵列下方。
示例25. 该示例包括示例15的元素，其中所述多个存储器单元中所述第二复数个存储器单元的所述第二块包括通过字线桥与所述多个存储器单元中所述第一复数个存储器单元的所述第一块共享的一个或多个字线访问结构。
示例26. 根据该示例，提供有一种方法。所述方法包括：形成存储器阵列的存储器单元块的第一瓦片；形成所述存储器阵列的存储器单元块的第二瓦片；以及形成字线桥，所述字线桥将存储器单元块的所述第一瓦片电耦合到存储器单元块的所述第二瓦片。
示例27. 该示例包括示例26的元素，其中形成字线桥包括在所述第一瓦片、所述第二瓦片以及在存储器阵列的存储器单元块的所述第一瓦片与存储器单元块的所述第二瓦片之间的多晶硅层上方形成硬掩模。
示例28. 该示例包括示例27的元素，此外包括：在形成硬掩模之前形成邻近于块的所述第二瓦片的阶梯掩模；在存储器单元块的所述第二瓦片的字线中形成阶梯结构；以及在所述阶梯结构上形成金属接触结构，用以使得块的所述第二瓦片以及块的所述第一瓦片能够通过所述金属接触结构以及通过所述字线桥来接收控制信号。
示例29. 该示例包括示例26的元素，此外包括穿过所述第二瓦片并且在上部金属层级和字线控制逻辑之间形成多组阵列通孔，用以通过字线桥将存储器单元块的所述第一瓦片耦合到字线控制逻辑。
示例30. 根据该示例，提供有根据示例15到25中任一个所述的系统，所述系统此外包括处理器电路。
示例31. 根据该示例，提供有包括多个存储器阵列的存储器系统，其中所述存储器阵列中的每一个包括根据示例1到14中任一个所述的存储器阵列。
示例32. 根据该示例，提供有一种设备，其包括用于执行根据示例26到29中任一个所述的方法的构件。
示例33. 根据该示例，提供有一种计算机可读存储设备，其上存储有指令，所述指令当被一个或多个处理器执行时导致操作，所述操作包括根据示例26到29中任一个所述的方法。
在本文中已经描述了各种特征、方面和实施例。如本领域技术人员将理解的，所述特征、方面和实施例易与彼此组合以及易有变化和修改。因此，本公开内容应当被认为包含这样的组合、变化和修改。

Claims (25)

1.一种存储器阵列，包括：
多个存储器单元；
所述多个存储器单元中第一复数个存储器单元的第一瓦片，其中所述第一瓦片包括所述多个存储器单元中所述第一复数个存储器单元的第一块；
所述多个存储器单元中第二复数个存储器单元的第二瓦片，其中所述第二瓦片包括所述多个存储器单元中所述第二复数个存储器单元的第二块；以及
被耦合在所述多个存储器单元中所述第一复数个存储器单元的所述第一块与所述多个存储器单元中所述第二复数个存储器单元的所述第二块之间的字线桥。
2.根据权利要求1所述的存储器阵列，其中所述字线桥包括多个多晶硅层和多个氧化物层。
3.根据权利要求2所述的存储器阵列，其中所述多个多晶硅层中的每两个通过所述多个氧化物层中的一个分离。
4.根据权利要求2所述的存储器阵列，其中所述多个多晶硅层中的每一个被连接到所述多个存储器单元中所述第一复数个存储器单元的所述第一块的字线，并且连接到所述多个存储器单元中所述第二复数个存储器单元的所述第二块的字线。
5.根据权利要求1所述的存储器阵列，其中所述字线桥的宽度是字线桥的高度的近似1/4，其中所述字线桥的高度是所述多个存储器单元中所述第一复数个存储器单元的所述第一块的字线堆叠的高度。
6.根据权利要求1所述的存储器阵列，其中所述第一瓦片包括所述多个存储器单元中所述第一复数个存储器单元的第一多个块，其中第二瓦片包括所述多个存储器单元中所述第二复数个存储器单元的第二多个块，所述存储器阵列此外包括：
多个字线桥用于将所述第一多个块耦合到所述第二多个块。
7.根据权利要求1所述的存储器阵列，此外包括：
在所述多个存储器单元中所述第二复数个存储器单元的所述第二块中形成的字线阶梯，用于通过所述字线桥来提供从一个或多个金属层级对所述多个存储器单元中所述第二复数个存储器单元的所述第二块以及对所述多个存储器单元中所述第一复数个存储器单元的所述第一块的访问。
8.根据权利要求7所述的存储器阵列，其中所述字线阶梯在所述多个存储器单元中所述第二复数个存储器单元的所述第二块的字线中被形成，其中所述阶梯提供多个台阶用以耦合到导电接触部。
9.根据权利要求1所述的存储器阵列，此外包括：
在所述多个存储器单元的所述第二复数个存储器单元的所述第二块中的一组阵列通孔，所述阵列通孔将上部金属层级耦合到被设置在存储器阵列下方的字线驱动器，
其中所述多个存储器单元中第一复数个存储器单元的所述第一块的字线通过字线桥以及通过该组阵列通孔而被电耦合到字线驱动器。
10.根据权利要求1所述的存储器阵列，其中所述字线桥至少部分地通过在所述多个存储器单元中第二复数个存储器单元的所述第二块的字线中制造字线阶梯结构期间在所述第一瓦片上方以及在所述第二瓦片上方形成硬掩模来被限定。
11.根据权利要求1所述的存储器阵列，其中所述存储器阵列包括多个瓦片，并且所述多个瓦片中的每一个包括所述多个存储器单元的多个块，其中所述第一瓦片和所述第二瓦片是所述多个瓦片中的两个。
12.根据权利要求1所述的存储器阵列，其中所述字线桥的宽度在字线桥的高度的1/8和1/4之间。
13.根据权利要求1所述的存储器阵列，其中所述字线桥的宽度在字线桥的高度的1/4和1/2之间。
14.根据权利要求1所述的存储器阵列，其中所述字线桥包括至少32个多晶硅层。
15.一种系统，包括：
存储器控制器；以及
存储器阵列，所述存储器阵列包括：
多个存储器单元；
所述多个存储器单元中第一复数个存储器单元的第一瓦片，其中所述第一瓦片包括所述多个存储器单元中所述第一复数个存储器单元的第一块；
所述多个存储器单元中第二复数个存储器单元的第二瓦片，其中所述第二瓦片包括所述多个存储器单元中所述第二复数个存储器单元的第二块；以及
被耦合在所述多个存储器单元中所述第一复数个存储器单元的所述第一块与所述多个存储器单元中所述第二复数个存储器单元的所述第二块之间的字线桥。
16.根据权利要求15所述的系统，其中所述字线桥包括多个多晶硅层和多个氧化物层。
17.根据权利要求16所述的系统，其中所述多个多晶硅层被连接到所述多个存储器单元中所述第一复数个存储器单元的所述第一块的第一多个字线，并且连接到所述多个存储器单元中所述第二复数个存储器单元的所述第二块的第二多个字线。
18.根据权利要求15到17中任一项所述的系统，此外包括处理器电路。
19.一种方法，包括：
形成存储器阵列的存储器单元块的第一瓦片；
形成所述存储器阵列的存储器单元块的第二瓦片；以及
形成字线桥，所述字线桥将存储器单元块的所述第一瓦片电耦合到存储器单元块的所述第二瓦片。
20.根据权利要求19所述的方法，其中形成字线桥包括在所述第一瓦片、所述第二瓦片以及在存储器阵列的存储器单元块的所述第一瓦片与存储器单元块的所述第二瓦片之间的多晶硅层上方形成硬掩模。
21.根据权利要求20所述的方法，此外包括：
在形成硬掩模之前形成邻近于块的所述第二瓦片的阶梯掩模；
在存储器单元块的所述第二瓦片的字线中形成阶梯结构；以及
在所述阶梯结构上形成金属接触结构，用以使得块的所述第二瓦片以及块的所述第一瓦片能够通过所述金属接触结构以及通过所述字线桥来接收控制信号。
22.根据权利要求19所述的方法，此外包括：
穿过所述第二瓦片并且在上部金属层级和字线控制逻辑之间形成多组阵列通孔，用以通过字线桥将存储器单元块的所述第一瓦片耦合到字线控制逻辑。
23.一种包括多个存储器阵列的存储器系统，其中所述存储器阵列中的每一个包括根据权利要求1到14中任一项所述的存储器阵列。
24.一种设备，其包括用于执行根据权利要求19到22中任一项所述的方法的构件。
25.一种计算机可读存储设备，其上存储有指令，所述指令当被一个或多个处理器执行时导致操作，所述操作包括：根据权利要求19到22中任一项所述的方法。
CN201811275863.4A 2017-11-30 2018-10-30 3d存储器阵列中的字线桥 Pending CN109859783A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/828,039 US10515973B2 (en) 2017-11-30 2017-11-30 Wordline bridge in a 3D memory array
US15/828039 2017-11-30

Publications (1)

Publication Number Publication Date
CN109859783A true CN109859783A (zh) 2019-06-07

Family

ID=65231166

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811275863.4A Pending CN109859783A (zh) 2017-11-30 2018-10-30 3d存储器阵列中的字线桥

Country Status (2)

Country Link
US (1) US10515973B2 (zh)
CN (1) CN109859783A (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT201800000555A1 (it) * 2018-01-04 2019-07-04 St Microelectronics Srl Architettura di decodifica di riga per un dispositivo di memoria non volatile a cambiamento di fase e relativo metodo di decodifica di riga
JP2021052084A (ja) 2019-09-25 2021-04-01 キオクシア株式会社 半導体記憶装置
US11201167B2 (en) * 2019-12-05 2021-12-14 Micron Technology, Inc. Semiconductor pillars having triangular-shaped lateral peripheries, and integrated assemblies
US11362101B2 (en) * 2020-03-05 2022-06-14 Macronix International Co., Ltd. Three dimensional memory device
CN111566813B (zh) 2020-03-23 2021-05-14 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN114586153A (zh) 2020-03-23 2022-06-03 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
KR102674073B1 (ko) * 2020-03-23 2024-06-10 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단 구조 및 이를 형성하기 위한 방법
JP2021153080A (ja) 2020-03-24 2021-09-30 キオクシア株式会社 半導体記憶装置
WO2021232259A1 (en) * 2020-05-20 2021-11-25 Yangtze Memory Technologies Co., Ltd. 3d nand flash memory device and integration method thereof
US11744080B2 (en) * 2020-07-23 2023-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device with word lines extending through sub-arrays, semiconductor device including the same and method for manufacturing the same
US20230337441A1 (en) * 2022-04-13 2023-10-19 Micron Technology, Inc. Memory array having air gaps
US20240071423A1 (en) * 2022-08-23 2024-02-29 Micron Technology, Inc. Structures for word line multiplexing in three-dimensional memory arrays

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4868431B2 (ja) * 2003-10-10 2012-02-01 Ｔｄｋ株式会社 磁気記憶セルおよび磁気メモリデバイス
US7402868B2 (en) * 2004-11-01 2008-07-22 Spansion L.L.C. System and method for protecting semiconductor devices
JP5072696B2 (ja) * 2008-04-23 2012-11-14 株式会社東芝 三次元積層不揮発性半導体メモリ
KR101784999B1 (ko) * 2011-04-08 2017-11-06 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 행 디코더
US8530350B2 (en) * 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
US20150371925A1 (en) * 2014-06-20 2015-12-24 Intel Corporation Through array routing for non-volatile memory
US9331091B1 (en) * 2014-09-24 2016-05-03 SanDisk Technologies, Inc. 3D NAND memory with socketed floating gate cells and process therefor
US9595566B2 (en) * 2015-02-25 2017-03-14 Sandisk Technologies Llc Floating staircase word lines and process in a 3D non-volatile memory having vertical bit lines
US10043751B2 (en) * 2016-03-30 2018-08-07 Intel Corporation Three dimensional storage cell array with highly dense and scalable word line design approach

Also Published As

Publication number Publication date
US20190043874A1 (en) 2019-02-07
US10515973B2 (en) 2019-12-24

Similar Documents

Publication Publication Date Title
CN109859783A (zh) 3d存储器阵列中的字线桥
US9748172B2 (en) Floating staircase word lines and process in a 3D non-volatile memory having vertical bit lines
US9201788B1 (en) In-situ block folding for nonvolatile memory
US8947931B1 (en) Memory module
US9734098B2 (en) Memory bus management
US9760303B2 (en) Partially-bad block operation in 3-D nonvolatile memory
CN108417238A (zh) 检测存储器阵列中的错位并调整读取和验证定时参数
JP5060574B2 (ja) メモリシステム
US9070481B1 (en) Internal current measurement for age measurements
CN109791793A (zh) 均衡存储器单元的不同块的擦除深度
US9159426B1 (en) Three dimensional memory device having stacked conductive channels
US9804785B2 (en) Nonvolatile memory adaptive to host boot up routine
KR20170045200A (ko) 최적화된 전력 활용을 위한 저장 모듈 및 방법
US20210149598A1 (en) Nonvolatile memory device
CN104882431A (zh) 半导体器件
US11935619B2 (en) Page buffer circuits of three-dimensional memory device
US10141064B1 (en) Prevention of neighboring plane disturb in non-volatile memory
US20230146041A1 (en) Non-volatile memory device including multi-stack memory block and operating method thereof
US11984193B2 (en) Page buffer circuits in three-dimensional memory devices
US11776643B2 (en) Systems and methods for distributing programming speed among blocks with different program-erase cycle counts
US20220336488A1 (en) Semiconductor memory device and method of manufacturing the same
US20240194268A1 (en) Memory device and operating method thereof
US11989091B2 (en) Memory system for performing recovery operation, memory device, and method of operating the same
US20230154551A1 (en) Semiconductor device for improving retention performance and operating method thereof
US20230200068A1 (en) Semiconductor memory device and method of manufacturing the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination