CN117615577A - 用于制作nand存储器装置的分层半导体结构的方法 - Google Patents

用于制作nand存储器装置的分层半导体结构的方法 Download PDF

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CN117615577A CN202211114428.XA CN202211114428A CN117615577A CN 117615577 A CN117615577 A CN 117615577A CN 202211114428 A CN202211114428 A CN 202211114428A CN 117615577 A CN117615577 A CN 117615577A
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Abstract

本公开提供了制造用于NAND存储器装置的具有提高的可靠性的半导体结构的制作方法。该方法可以包括形成包括第一层、设置在第一层上的第二层和设置在第二层上的第三层的分层半导体结构。该方法还可以包括形成沟道结构，其可以包括通过该半导体结构的表面蚀刻第一层、第二层和第三层，以形成开口。可以在该开口处露出第三层的部分。该沟道结构的形成还包括氧化第三层的露出部分，从而形成扩大第三层的露出部分的氧化硅。

Description

用于制作NAND存储器装置的分层半导体结构的方法
技术领域
本公开总体上涉及半导体技术领域，更具体地涉及用于对NAND存储器中的双重编程错误除错的方法。
背景技术
随着存储器装置缩小到更小的管芯尺寸以降低制造成本并且提高存储密度，平面存储器单元的缩放因工艺技术限制和可靠性问题而面临挑战。三维(3D)存储器架构能够解决平面存储器单元中的密度和性能限制。
在3D NAND闪速存储器中，可以垂直堆叠设置很多层的存储器单元，从而能够极大地提高单位面积的存储密度。垂直堆叠设置的存储器单元能够形成存储器串，其中，每一存储器串中的存储器单元的沟道被连接起来。每一存储器单元可以通过字线和位线受到寻址。共享同一条字线的整个存储器页中的存储器单元的数据(即，逻辑状态)可以同时受到读取或编程。然而，由于激进的缩放的原因，可靠性会是3D NAND闪速存储器的一个顾虑。
发明内容
在本公开中描述了用于存储器装置中的数据保护的方法和系统的实施例。
在一些实施例中，一种制作方法能够制造用于NAND存储器装置的具有提高的可靠性的半导体结构。该方法可以包括形成包括第一层、设置在第一层上的第二层和设置在第二层上的第三层的半导体结构。该方法还可以包括形成沟道结构，其可以包括通过该半导体结构的表面蚀刻第一层、第二层和多晶硅层，以形成开口。可以在该开口处露出第三层的部分。该沟道结构的形成还可以包括氧化第三层的露出部分，从而基于该氧化形成扩大第三层的露出部分的氧化硅。
在一些实施例中，该氧化可以包括使用湿法氧化工艺。
在一些实施例中，扩大多晶硅层的露出部分可以使该开口的部分变窄。
在一些实施例中，该方法还可以包括在该开口处设置第一沟道层。该方法还可以包括在该开口内并且在第一沟道层上设置第二沟道层。第二沟道层可以具有第二硅化合物。该方法还可以包括在该开口内并且在第二沟道层上设置第三沟道层。
在一些实施例中，扩大第三层的露出部分使该开口的部分变窄。所述第一、第二或第三沟道层的设置可以阻塞该沟道的窄化部分。
在一些实施例中，该方法还可以包括在该沟道结构内设置第四和第五沟道层。
在一些实施例中，该方法还可以包括形成沟道末端结构。该形成可以包括在该开口处设置第一沟道层。该形成还可以包括在该开口处并且在第一沟道层上设置第二沟道层。该形成还可以包括在该开口处并且在第二沟道层上设置第三沟道层。所述沟道末端结构可以包括基于第三层的扩大的露出部分的瓶颈截面。
在一些实施例中，形成该半导体结构可以包括形成用于第一层的一层氧化硅。
在一些实施例中，形成该半导体结构可以包括形成用于第二层的一层氮化硅。
在一些实施例中，该氧化可以包括使用具有高于大约600摄氏度并且低于大约800摄氏度的温度的气体执行湿法氧化工艺。
在一些实施例中，该氧化可以包括使多晶硅层的露出部分暴露在氢气和氧气下。
在一些实施例中，氢气与氧气的比率可以大于大约0.14并且小于大约7.00。
在一些实施例中，该氧化还可以包括使多晶硅层的露出部分在长于大约0.5小时并且短于大约12.0小时的持续时间内暴露至氢气和氧气。
在一些实施例中，该氧化可以包括使第三层的露出部分暴露至氮气。
在一些实施例中，该半导体结构可以包括至少固定至该第一层的牺牲层。所述蚀刻还可以包括蚀刻该牺牲层。
在一些实施例中，该方法还可以包括在该沟道结构的开口处设置第一沟道层。第一沟道层的部分可以被设置到该牺牲层的受到蚀刻的部分当中。
在一些实施例中，该方法还可以包括将该半导体结构键合至CMOS结构。该牺牲层被设置为与该半导体结构和该CMOS结构的键合界面相对。
在一些实施例中，一种制作方法能够制造用于NAND存储器装置的具有提高的可靠性的半导体结构。该方法可以包括将该半导体结构制作为包括牺牲层、第一层、第二层、第三层和沟道结构，该沟道结构被设置为至少与所述第一层、第二层、第三层和牺牲层相交。该沟道结构可以包括空洞和窄化部分。该方法还可以包括去除该牺牲层。牺牲结构的去除可以包括去除沟道结构的被设置为与该牺牲层相交的部分。该方法还可以包括去除第一层，从而露出第三层和沟道结构的窄化部分。基于窄化部分阻塞了通往沟道结构的空洞的通道而防止了因去除该牺牲层而产生的材料进入该空洞。
在一些实施例中，该方法还可以包括蚀刻掉第一层和第二层的被设置为接近沟道结构的窄化部分的部分。
在一些实施例中，该方法还可以包括将多晶硅设置到该半导体结构上，以形成与该沟道结构的多晶硅结构的接触部。
在一些实施例中，牺牲层的去除还可以包括使用化学机械抛光工艺。
在一些实施例中，第一层的去除可以包括使用化学机械抛光工艺。
在一些实施例中，提供了一种用于NAND存储器装置的具有提高的可靠性的半导体结构。该分层半导体结构可以包括多晶硅层、氧化硅层、氮化硅层和沟道结构。沟道结构可以具有被设置为至少与所述多晶硅、氧化硅和氮化硅层相交的长度。沟道结构可以包括具有垂直于该沟道的长度定义的宽度的宽部分。该宽部分可以被设置为至少与所述氮化硅层相交。沟道结构还可以包括具有垂直于该沟道的长度定义的宽度的窄部分。窄部分可以被设置为至少与多晶硅层相交。窄部分的宽度可以小于宽部分的宽度。
在一些实施例中，提供了一种具有提高可靠性的分层半导体结构的NAND闪速存储器装置。该NAND闪速存储器装置可以包括半导体结构。该半导体结构可以包括多晶硅层、氧化硅层、氮化硅层和沟道结构。沟道结构可以具有被设置为至少与所述多晶硅、氧化硅和氮化硅层相交的长度。沟道结构可以包括具有垂直于该沟道的长度定义的宽度的宽部分。该宽部分可以被设置为至少与所述氮化硅层相交。沟道结构还可以包括具有垂直于该沟道的长度定义的宽度的窄部分。窄部分可以被设置为至少与多晶硅层相交。窄部分的宽度可以小于宽部分的宽度。
在一些实施例中，提供了一种具有提高可靠性的分层半导体结构的存储器系统。该存储器系统可以包括NAND闪速存储器装置。该NAND闪速存储器装置可以包括半导体结构。该半导体结构可以包括多晶硅层、氧化硅层、氮化硅层和沟道结构。沟道结构可以具有被设置为至少与所述多晶硅、氧化硅和氮化硅层相交的长度。沟道结构可以包括具有垂直于该沟道的长度定义的宽度的宽部分。该宽部分可以被设置为至少与所述氮化硅层相交。沟道结构还可以包括具有垂直于该沟道的长度定义的宽度的窄部分。窄部分可以被设置为至少与多晶硅层相交。窄部分的宽度可以小于宽部分的宽度。
本领域技术人员根据本公开的说明书、权利要求书和附图能够理解本公开的其他方面。
附图说明
被并入本文并形成说明书的部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1和图2A-2B示出了根据一些实施例的具有一个或多个存储器芯片的存储系统。
图3示出了根据一些实施例的存储器管芯的示意图。
图4示出了根据一些实施例的三维(3D)存储器管芯的示意图。
图5示出了根据一些实施例的3D存储器结构的部分的透视图。
图6A、图6B、图6C和图6D示出了根据一些实施例的处于各种制作阶段上的半导体结构的截面图。
图7示出了根据一些实施例的经过参考图6A、图6B、图6C和图6D描述的制作方法之后的半导体结构。
图8A、图8B、图8C和图8D示出了根据一些实施例的处于各种制作阶段上的半导体结构的截面图。
图9示出了根据一些实施例的3D存储器结构的部分的截面图。
在结合附图考虑时，通过下文阐述的详细描述，本发明的特征和优点将变得更加显见，在附图中，始终以类似的附图标记表示对应的元件。在附图中，类似的附图标记一般指示等同的、功能上类似的以及/或者结构上类似的元件。在对应附图标记中通过(一个或多个)最左侧位指示首次出现该元件的附图。将参考附图描述本公开的实施例。
具体实施方式
尽管论述了具体配置和布置，但是应当理解该论述只是为了达到举例说明的目的。本领域技术人员将认识到可以使用其他配置和布置而不脱离本公开的实质和范围。本领域技术人员显然将认识到也可以将本公开用到各种各样的其他应用当中。
应当指出，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等表示所述的实施例可以包括特定的特征、结构或特点，但未必每个实施例都包括该特定特征、结构或特点。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定特征、结构或特点时，结合明确或未明确描述的其他实施例实现这样的特征、结构或特点处于本领域技术人员的知识范围之内。
一般而言，应当至少部分地由语境下的使用来理解术语。例如，文中采用的词语“一个或多个”可以至少部分地根据语境用来从单数的意义上描述任何特征、结构或特点，或者可以用来从复数的意义上描述特征、结构或特点的组合。类似地，还可以将词语“一”、“一个”或“该”理解为传达单数使用或者传达复数使用，这至少部分地取决于语境。此外，可以将词语“基于”理解为未必意在传达排他的一组因素，相反可以允许存在其他的未必明确表述的因素，这还是至少部分地取决于语境。
应当理解，本公开中的“在……上”、“在……以上(above)”和“在……之上(over)”的含义应当被按照最宽泛的方式解释，因而“在……上”不仅是指直接位于某物上，还包括在处于某物上的时候其间具有中间特征或层的含义。此外，“在……以上”或者“在……之上”不仅是指在某物“以上”或“之上”，而且还可能含有在某物“以上”或“之上”而其间没有任何中间特征或层的含义(即，直接位于某物上)。
此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其他(一个或多个)元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或工艺步骤中的装置的不同取向。设备可以具有其他取向(旋转90度或者处于其他取向上)，并照样相应地解释文中采用的空间相对描述词。
文中使用的“衬底”一词是指在上面添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的地方，因此半导体器件形成于衬底的顶部一侧，除非另行指明。底表面与顶表面相反，因此衬底的底侧与衬底的顶侧相反。能够对衬底本身图案化。添加到衬底顶上的材料可以受到图案化，或者可以保持不受图案化。此外，衬底可以包括很宽范围内的一系列半导体材料，例如，硅、锗、砷化镓、磷化铟等。替代性地，衬底可以由诸如玻璃、塑料或者蓝宝石晶圆等的非导电材料构成。
如本文所用，术语“层”是指包括具有一定厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对接近衬底，顶侧相对远离衬底。层可以在下层结构或上覆结构的整体的范围内延伸，或者可以具有比下层结构或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于该连续结构的顶表面和底表面之间的任何一组水平平面之间，或者位于其顶表面和底表面处。层可以水平延伸、垂直延伸和/或沿锥变表面延伸。衬底可以是层，可以在其内包含一个或多个层，并且/或者可以具有位于其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和接触层(在其中形成接触部、互连线路和/或垂直互连通道(VIA))以及一个或多个电介质层。
在本公开当中，为了便于描述，采用“层级”指代沿垂直方向基本上具有相同高度的元件。例如，字线和下层栅极电介质层可以被称为“层级”，字线和下层绝缘层一起可以被称为“层级”，基本上具有相同高度的各字线可以被称为“字线层级”或类似表述，依此类推。
文中所使用的词语“标称/标称地”是指在产品或工艺的设计阶段期间设置的部件或工艺步骤的特点或参数的预期或目标值连同高于和/或低于预期值的某一值范围。该值范围可能归因于制造工艺或容限的略微变化。如文中所使用的，词语“大约”或“大致”等是指给定量的值可能基于与对象半导体器件相关联的特定技术节点发生变动。基于特定技术节点，“大约”一词可以指示给定量的值在(例如)该值的10-30％(例如，该值的±10％、±20％或者30％)以内发生变动。
在本公开中，词语“水平的/水平地/横向的/横向地”是指在标称上平行于衬底的横向表面，词语“垂直的”或者“垂直地”是指在标称上垂直于衬底的横向表面。
文中使用的“3D存储器”一词是指具有存储器单元晶体管的垂直取向串(文中称为“存储器串”，例如，NAND串)的三维(3D)半导体装置，所述的存储器单元晶体管的垂直取向串位于具有横向取向的衬底上，从而使得存储器串相对于衬底沿垂直方向延伸。
图1示出了根据一些实施例的具有存储系统10的系统S1的框图。在一些实施例中，系统S1可以是移动电话、台式计算机、膝上型电脑、平板电脑、车载计算机、游戏机、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置或者任何其他具有位于其内的存储设备的电子装置。存储系统10(例如，NAND存储系统)可以包括存储器控制器20以及一个或多个半导体存储器芯片25-1、25-2、25-3……25-n。每一半导体存储器芯片25(下文只称为“存储器芯片”)可以是NAND芯片(例如，“闪存”、“NAND闪存”或“NAND”)。存储系统10可以通过存储器控制器20与主机计算机15通信，其中，存储器控制器20可以经由一条或多条存储器信道30-1、30-2、30-3……30-n连接至一个或多个存储器芯片25-1、25-2、25-3……25-n。在一些实施例中，每一存储器芯片25可以经由一条或多条存储器信道30-1、30-2、30-3……30-n由存储器控制器20管理。
在一些实施例中，主机计算机15可以包括电子装置的处理器，例如，中央处理单元(CPU)，或者可以包括片上系统(SoC)，例如，应用处理器(AP)。主机计算机15可以发送将存储在存储系统10中的数据，并且/或者可以检索存储在存储系统10中的数据。
在一些实施例中，存储器控制器20可以处理接收自主机计算机15的I/O请求，确保数据完整性和有效率的存储，并且管理存储器芯片25。为了执行这些任务，存储器控制器20运行固件21，该固件可以由存储器控制器20的一个或多个处理器22(例如，微控制器单元，CPU)执行。例如，存储器控制器20可以通过运行固件21而将逻辑地址(例如，主机所用的与主机数据相关联的地址)映射至存储器芯片25中的物理地址(例如，数据被存储到的实际位置)。控制器20还通过运行固件21来管理存储器芯片25中的缺陷存储器块，其中，固件21可以将逻辑地址重新映射至不同物理地址，即，将数据移动到不同物理地址。控制器20还可以包括用于存储固件21使用的各种元数据的一个或多个存储器23(例如，DRAM、SRAM、EPROM等)。在一些实施例中，存储器控制器20还可以通过纠错码(ECC)引擎29执行错误恢复。ECC用于检测和校正出现在每一存储器芯片25内的原始位错误。
在一些实施例中，存储器信道30可以经由数据总线在存储器控制器20和每一存储器芯片25之间提供数据和控制通信。存储器控制器20可以根据芯片启用信号选择存储器芯片25之一。
在一些实施例中，图1的每一存储器芯片25可以包括一个或多个存储器管芯100，其中，每一存储器管芯可以是3D NAND存储器。
在一些实施例中，存储器控制器20以及一个或多个存储器芯片25可以被集成到各种类型的存储装置当中，例如，被包含到同一封装(诸如通用闪速存储(UFS)封装或eMMC封装)内。也就是说，存储系统10可以被实施并且封装到不同类型的最终电子产品当中。在如图2A所示的一个示例中，存储器控制器20和单个存储器芯片25可以被集成到存储器卡26内。存储器卡26可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡26可以进一步包括将存储器卡26与主机(例如，图1中的主机计算机15)耦接起来的存储器卡连接器24。在如图2B所示的另一示例中，存储器控制器20和多个存储器芯片25可以被集成到固态驱动器(SSD)27内。SSD 27可以进一步包括将SSD 27与主机(例如，图1中的主机计算机15)耦接起来的SSD连接器28。
图3示出了根据一些实施例的存储器管芯100的俯视图。图3中所示的示例性配置是作为非限制性示例给出的，并且应当认识到该存储器是可缩放的。在一些实施例中，存储器管芯100可以包括一个或多个存储器面101，并且存储器面101中的每者可以包括多个存储器块103。在每一存储器面101处可以发生等同的并发操作。可以具有数兆字节(MB)的尺寸的存储器块103是执行擦除操作的最小尺寸。存储器管芯100可以包括(例如)四个存储器面101。每一存储器面101可以包括(例如)六个存储器块103。每一存储器块103可以包括多个存储器单元，其中，可以通过诸如位线和字线的互连对每一存储器单元寻址。位线和字线可以是相互垂直布设的(例如，分别按照行和列)，从而形成金属线的阵列。在图3中，位线和字线的方向被标示为“BL”和“WL”。在本公开中，存储器块103又被称为“存储器阵列”或“阵列”。存储器阵列是存储器装置中的执行存储功能的核心区。
在一些实施例中，存储器管芯100还可以包括外围区105，即围绕存储器面101的区域。外围区105可以包括很多数字、模拟和/或混合信号电路来支持存储器阵列的功能，例如，页缓冲器、行解码器和列解码器以及感测放大器。外围电路使用有源和/或无源半导体器件，诸如晶体管、二极管、电容器、电阻器等。
在一些实施例中，图3所示的存储器管芯100中的存储器面101的布置和每一存储器面101中的存储器块103的布置仅被用作示例，其不限制本公开的范围。
图4示出了根据一些实施例的存储器管芯100的示意图。在一些实施例中，存储器管芯100可以包括一个或多个存储器块103(例如，103-1、103-2、103-3)。每一存储器块103可以包括多个存储器串212。每一存储器串212包括多个存储器单元340。共享同一条字线的存储器单元340形成了存储器页432。存储器串212还可以在每一端包括分别通过下部选择栅(LSG)332和顶部选择栅(TSG)334加以控制的至少一个场效应晶体管(例如，MOSFET)。顶部选择晶体管334-T的漏极端子可以连接至位线341，并且下部选择晶体管332-T的源极端子可以连接至阵列公共源极(ACS)430。ACS 430可以被整个存储器块内的存储器串212共享，因而又被称为公共源极线。
在一些实施例中，存储器管芯100也可以包括外围电路，该外围电路可以包括用以支持存储器块103的功能的很多数字、模拟和/或混合信号电路，例如，页缓冲器/感测放大器50、行解码器/字线驱动器40、列解码器/位线驱动器52、控制电路70、电压发生器65以及输入/输出缓冲器55。这些电路包括有源和/或无源半导体器件，诸如晶体管、二极管、电容器、电阻器等，这对于本领域技术人员而言将是显而易见的。
在一些实施例中，存储器块103可以经由字线(WL)333、下部选择栅(LSG)332和顶部选择栅(TSG)334与行解码器/字线驱动器40耦接。存储器块103可以经由位线(BL)341与页缓冲器/感测放大器50耦接。行解码器/字线驱动器40可以响应于由控制电路70提供的X路径控制信号选择存储器管芯100上的存储器块103中的一个。行解码器/字线驱动器40可以根据X路径控制信号将从电压发生器65提供的电压传送至字线。在读取和编程操作期间，行解码器/字线驱动器40可以根据从控制电路70接收到的X路径控制信号将读取电压Vread和编程电压Vpgm传送至选定字线，并且将通过电压Vpass传送至未选字线。
在一些实施例中，列解码器/位线驱动器52可以根据从控制电路70接收的Y路径控制信号向未选位线传送禁止电压Vinhibit并且将选定位线连接至地。换言之，列解码器/位线驱动器52可以被配置为根据来自控制电路70的Y路径控制信号来选定或不选定一个或多个存储器串212。页缓冲器/感测放大器50可以被配置为根据来自控制电路70的Y路径控制信号从存储器块103读取数据以及向存储器块103编程(写入)数据。例如，页缓冲器/感测放大器50可以存储将被编程到一个存储器页432内的一页数据。在另一个示例中，页缓冲器/感测放大器50可以执行验证操作，以确保数据已经被正确地编程到了每一存储器单元340内。在又一个示例中，在读取操作期间，页缓冲器/感测放大器50可以感测流经位线341的反映存储器单元340的逻辑状态(即数据)的电流并且将小信号放大至可测量的放大结果。
在一些实施例中，输入/输出缓冲器55可以传送往返于页缓冲器/感测放大器50的I/O数据并且向控制电路70传送地址ADDR或命令CMD。在一些实施例中，输入/输出缓冲器55可以起着存储器控制器20(图1中的)与存储器芯片25上的存储器管芯100之间的接口的作用。
在一些实施例中，控制电路70可以响应于由输入/输出缓冲器55传送的命令CMD而控制页缓冲器/感测放大器50和行解码器/字线驱动器40。在编程操作期间，控制电路70可以控制行解码器/字线驱动器40和页缓冲器/感测放大器50来对选定存储器单元编程。在读取操作期间，控制电路70可以控制行解码器/字线驱动器40和页缓冲器/感测放大器50来读取选定存储器单元。X路径控制信号和Y路径控制信号包括可以用来对存储器块103中的选定存储器单元定位的行地址X-ADDR和列地址Y-ADDR。行地址X-ADDR可以包括页索引PD、块索引BD和面索引PL，从而分别标示出存储器页432、存储器块103和存储器面101(图3中的)。列地址Y-ADDR可以标示出存储器页432的数据中的字节或字。
在一些实施例中，电压发生器65可以在控制电路70的控制之下生成将供应给字线和位线的电压。由电压发生器65生成的电压包括读取电压Vread、编程电压Vpgm、通过电压Vpass、禁止电压Vinhibit等。
应当指出，图1、图2A-2B以及图3-4中的存储系统10和存储器管芯100当中的电子部件的布置是作为非限制性示例示出的。在一些实施例中，存储系统10和存储器管芯100可以具有其他布局并且可以包括额外部件。图4中所示的存储器管芯100上的部件(例如，控制电路70、I/O缓冲器55)也可以被移到存储器管芯100外，从而作为存储系统10中的独立电部件。图4中所示的存储器管芯100上的部件(例如，控制电路70、I/O缓冲器55)也可以被移到存储系统10中的其他部件处，例如，控制电路70的部分可以与存储器控制器20相结合，反之亦然。
图5示出了根据一些实施例的3D存储器结构500的透视图。在一些实施例中，存储器管芯100可以是3D NAND存储器，并且3D存储器结构500可以是存储器管芯100的部分，例如，图3的区域108中的。3D存储器结构500可以包括阶梯区210和沟道结构区211。沟道结构区211可以包括多个存储器串212，每一存储器串包括多个堆叠设置的存储器单元340。阶梯区210可以包括阶梯结构。
在一些实施例中，3D存储器结构500可以包括衬底330、位于衬底330之上的绝缘膜331、位于绝缘膜331之上的一个层级的下部选择栅(LSG)332以及在LSG 332的顶上堆叠设置的多个层级的控制栅333(又被称为“字线(WL)”)，从而形成了由交替的导电层和电介质层构成的膜堆叠体335。在图5中为了清楚起见没有示出与各个层级的控制栅相邻的电介质层。
在一些实施例中，每一层级的各控制栅通过贯穿膜堆叠体335的缝隙结构216-1和216-2分开。3D存储器结构500还可以包括位于控制栅333的堆叠体之上的一个层级的顶部选择栅(TSG)334。TSG 334、控制栅333和LSG 332的堆叠体又被称为“栅电极”。3D存储器结构500可以进一步包括位于衬底330的处在相邻LSG 332之间的部分内的掺杂源极线区344。3D存储器结构500的存储器串212中的每者可以包括穿过绝缘膜331以及由交替的导电层和电介质层构成的膜堆叠体335延伸的沟道孔336。存储器串212还可以包括位于沟道孔336的侧壁上的存储器膜337、位于存储器膜337之上的沟道层338以及被沟道层338包围的核心填充膜339。存储器单元340(例如，340-1、340-2、340-3)可以形成于控制栅333(例如，333-1、333-2、333-3)与存储器串212的相交处。沟道层338的部分可以对应于相应控制栅并且又被称为该存储器单元的沟道338。3D存储器结构500进一步包括位于TSG 334之上的与各存储器串212连接的多条位线(BL)341。3D存储器结构500还可以包括通过多个接触结构214与各栅电极连接的多条金属互连线343。膜堆叠体335的边缘被配置为具有阶梯形状，从而允许实现对每一层级的栅电极的电连接。
在图5中，出于例示的目的，将三个层级的控制栅333-1、333-2和333-3与一个层级的TSG 334和一个层级的LSG 332一起示出。在这一示例中，每一存储器串212可以包括分别对应于控制栅333-1、333-2和333-3的三个存储器单元340-1、340-2和340-3。在一些实施例中，控制栅的数量和存储器单元的数量可以超过三个，以提高存储容量。3D存储器结构500还可以包括其他结构，例如，TSG切口、公共源极触点(即，阵列公共源极)和虚设存储器串。为了简单起见，在图5中未示出这些结构。要指出的是，图5中所示的3D存储器结构500仅用作示例，其不限制本公开的范围，并且任何其他适当3D存储器结构也可以适用。
重新参考图4，在一些实施例中，存储器块103可以是基于浮栅技术形成的。在一些实施例中，存储器块103可以是基于电荷捕集技术形成的。基于电荷捕集的NAND闪速存储器可以提供高存储密度和高固有可靠性。具有逻辑状态(“状态”，例如，存储器单元340的阈值电压Vth)的形式的存储数据取决于在存储器单元340的存储器膜337中捕集的载荷子的数量。
在一些实施例中，在NAND闪速存储器中，可以对存储器页432执行读取操作和写入操作(又称为编程操作)，并且可以对存储器块103执行擦除操作。
在一些实施例中，在NAND存储器中，存储器单元340可以处于擦除状态ER或者编程状态P1。最初，可以将存储器块103中的存储器单元340复位至作为逻辑“1”的擦除状态ER，其方式是实施控制栅333与沟道338之间的负电压差，从而能够消除存储器单元340的存储器膜中捕集的载荷子。例如，可以通过将存储器单元340的控制栅333设置到地并且向ACS430施加高正电压(擦除电压Verase)而引发该负电压差。在擦除状态ER(“状态ER”)中，存储器单元340的阈值电压Vth可以被复位至最低值。
在一些实施例中，在编程(即写入)期间，可以通过(例如)在控制栅333上施加编程电压Vpgm(例如，处于10V和20V之间的正电压脉冲)并且使对应的位线341接地而在控制栅333与沟道338之间建立正电压差。因此，载荷子(例如，电子)能够被注入到存储器单元340的存储器膜内，由此提高存储器单元340的阈值电压Vth。相应地，存储器单元340可以被编程至编程状态P1(“状态P1”或逻辑“0”)。
在一些实施例中，可以通过测量或感测存储器单元的阈值电压Vth来确定存储器单元的状态(例如，状态ER或状态P1)。在读取操作期间，读取电压Vread可以被施加到存储器单元的控制栅333上，并且可以在位线341处测量流经该存储器单元的电流。通过电压Vpass可以被施加到未选字线上，从而导通未选存储器单元。
在一些实施例中，NAND闪速存储器可以被配置为在单级单元(SLC)模式中操作。为了提高存储容量，NAND闪速存储器还可以被配置为在多级单元(MLC)模式、三级单元(TLC)模式、四级单元(QLC)模式或者这些模式的组合中操作。在SLC模式中，一个存储器单元存储1个位，并且具有两个逻辑状态(“状态”)，即逻辑{1和0}，即状态ER和P1。在MLC模式中，一个存储器单元存储2个位，并且具有四个逻辑状态，即逻辑{11，10，01和00}，即状态ER、P1、P2和P3。在TLC模式中，一个存储器单元存储3个位，并且具有八个逻辑状态，即逻辑{111,110,101,100,011,010,001,000}，即状态ER和状态P1–P7。在QLC模式中，一个存储器单元存储4个位，并且具有16个状态。存储系统10的存储器控制器20(参见图1)可以将接收自主机计算机15的数据转换成存储器管芯100上的存储器单元的对应逻辑状态，反之亦然。
在一些实施例中，半导体结构(例如，3D NAND)的制作可能遭受很多制作错误，由此降低了成品率并且提高了成本。希望减少制作错误的实例。在一种示例性情形当中，在制作沟道和子结构(例如，沟道孔336)时可能产生错误。在向该半导体结构中蚀刻出沟道孔336时，后续的制作过程可能向沟道孔336内引入污染物(例如，来自抛光工艺的颗粒)。这样的缺陷可能使受影响的(一个或多个)沟道表现出不符合要求的性能。如果有可能，可以重新尝试该制作，但是这会给制作过程引入延迟，而且不保证成功。另一种处理故障结构的方法是将其标记为永久性不可用(例如，使用NAND存储器控制器)，但是这种做法不理想，而且降低了装置的单位体积数据容量，并且最终产品的一些区段永久性不可用。
本文公开的实施例提供了减少制作错误的实例的半导体结构和制作方法。
图6A、图6B、图6C和图6D示出了根据一些实施例的处于各种制作阶段上的半导体结构600的截面图。在一些实施例中，半导体器件600可以代表3D存储器结构500(图5)的部分。将参考图6A、6B、6C和6D描述与制作方法有关的单独特征。半导体结构600可以是分层半导体结构。例如，半导体结构600可以包括硅化合物层602(例如，第一层)、硅化合物层604(例如，第二层)和多晶硅层606。半导体结构600还可以包括牺牲层608(例如，在制作期间的后续时间上去除的层)和沟道结构610。硅化合物层602和604可以包括不同硅化合物。例如，一个层可以包括氮化硅，并且另一个可以包括氧化硅。
应当认识到，在一些实施例中，可以使用作为命名惯例的列举形容词(例如，“第一”、“第二”或“第三”等)，其并非意在指明引入的顺序(除非做出另外注解)。例如，词语“第一层”和“第二层”可以区分两个层，但是未必指定在制作期间哪个层出现在另一个层之前。此外，附图中的元件未必局限于任何特定列举形容词。例如，硅化合物层602可以被称为第二层，如果(一个或多个)其他层使用了适当区分的(一个或多个)列举形容词的话。
在一些实施例中，可以使用材料设置技术将半导体结构600的不同层设置到牺牲层608上。一些非限制性技术示例可以包括化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、低压化学气相沉积(LPCVD)、高密度等离子体(HDP)、原子层沉积(ALD)、溅射、热氧化或氮化或者这些技术的组合。设置还可以包括生长方法，例如，外延生长。参考图6A，一种制作方法可以包括提供作为牺牲层608的硅晶圆。该制作方法可以进一步包括将硅化合物层602设置到牺牲晶圆608上。该制作方法可以进一步包括将多晶硅层606设置到牺牲晶圆608上的硅化合物层602上。该制作方法可以进一步包括将硅化合物层604设置到多晶硅层606上。该制作方法可以包括设置额外的硅化合物层602和604的交替层。牺牲层608可以提供对所沉积的层的结构支撑。例如，至少硅化合物层602可以被固定到牺牲层608。
在一些实施例中，该制作方法可以包括执行对半导体结构600的化学蚀刻，以形成沟道结构610。图6B表示刚好在该化学蚀刻之后的半导体结构600的状态。该化学蚀刻可以穿过不同层，使得沟道结构610被设置为至少与硅化合物层602和604、多晶硅层606和牺牲层608相交。也就是说，当化合物层602和604、多晶硅层606和牺牲层608在图6B中的页面上具有水平取向的同时，沟道结构610的长度可以在该页面上垂直(在垂直于这些层的跨度的方向上)延伸。可以在半导体结构600的与牺牲结构608相反的一侧发起化学蚀刻，从而使该蚀刻过程能够在对牺牲结构608进行部分蚀刻后停止。此外，可以在该蚀刻过程期间形成窄化部分630。窄化部分630用于在沟道结构的不同部分之间形成连接(例如，连接上下沟道)。
在一些实施例中，沟道结构610可以包括开口611。该蚀刻可以在开口611处露出不同层的部分。要考虑的一个露出区域是多晶硅层606在沟道结构610的侧壁处的露出部分，其中，宽度612表示沟道结构610在多晶硅层606的露出部分处的宽度。宽度612是平行于这些层的跨度或者垂直于沟道结构610的长度测量的。
在一些实施例中，沟道结构610的另一宽度由宽度614表示。宽度614可以是在(例如)硅化合物层602和604的额外的交替层中的一个处定义的。换言之，宽度614可以是在沟道610内的与多晶硅层606相距一定距离的某一位置处定义的。宽度614随着制作的进行为宽度612提供了比较参照。
在一些实施例中，该制作方法可以包括使沟道结构610的部分氧化。图6C表示刚好在该氧化过程之后半导体结构600的状态。可以使用湿法氧化工艺执行该氧化。湿法氧化可以使用(例如)H2O分子作为对硅进行氧化的氧源。湿法氧化可以使用其他分子作为氧化源。该工艺可以是增材的，其可以在俘获氧的位置上引起质量和体积的增大。湿法氧化工艺可以是选择性的。例如，可以对湿法氧化条件加以选择，使得多晶硅中的纯硅可以更易于与氧发生化学反应，而氮化硅和氧化硅则不太易于发生反应。可以在给定环境温度下，在给定时长内，借助于给定气体成分执行湿法氧化工艺。
在一些实施例中，该氧化可以包括使用具有高于大约600摄氏度(℃)并且低于大约800℃的温度的气体执行湿法氧化工艺。在一些实施例中，该氧化可以包括使用具有高于大约650℃并且低于大约750℃的温度的气体执行湿法氧化工艺。应当认识到，所公开的温度是作为非限制性示例提供的，并且可以基于其他加工条件设想其他温度。
在一些实施例中，该氧化可以包括使多晶硅层606的露出部分暴露在氢气和氧气下。在气体成分中还可以存在氮气。氢气与氧气的比率可以大于大约0.14(例如，1:7)并且小于大约7.00(例如，7:1)。在一些实施例中，氢气与氧气的比率可以大于大约0.50并且小于大约6.00。在一些实施例中，氢气与氧气的比率可以大于大约1.50并且小于大约5.00。应当认识到，所公开的气体的比率是作为非限制性示例提供的，并且可以基于其他加工条件设想其他比率。
在一些实施例中，该氧化可以包括使多晶硅层606的露出部分在长于大约0.5小时并且短于大约12.0小时的持续时间内暴露至氢气和氧气。在一些实施例中，该氧化可以包括使多晶硅层606的露出部分在长于大约1.0小时并且短于大约10.0小时的持续时间内暴露至氢气和氧气。在一些实施例中，该氧化可以包括使多晶硅层606的露出部分在长于大约2.0小时并且短于大约8.0小时的持续时间内暴露至氢气和氧气。
在一些实施例中，该制作方法可以包括基于该氧化扩大多晶硅层606的露出部分(例如，扩大部分616)。扩大部分616可以包括经氧化的硅，即氧化硅。先前在图6B中，沟道结构610的这一部分处的宽度为宽度612。现在在图6C中，由于该氧化过程和所产生的多晶硅层606的露出部分的扩大的原因，宽度已经下降至宽度612’。在牺牲层608是硅晶圆的实施例中，牺牲层608的露出部分也可能易于经受该湿法氧化过程，从而允许形成氧化部分618。在使用针对多晶硅反应优化的湿法蚀刻工艺时，应当认识到，图6C中的另一层(例如，氮化硅层)处的宽度614保持与图6B中大致相同。氧化多晶硅的这种选择性的扩大性质合乎在沟道结构610的末端附近建立瓶颈截面的需求。
在一些实施例中，该制作方法可以包括在沟道结构610中设置将被用于传达NAND存储器装置中的电流信号的沟道材料。图6D示出了刚好在沟道结构610中设置了几个沟道层之后的半导体结构600的状态。应当认识到，图6D中的沟道层可以对应于较早参考图5描述的那些(例如，存储器膜337、沟道层338或核心填充膜339等)。
在一些实施例中，该制作方法可以包括在沟道结构610中设置沟道层620、622、624、626和/或628。沟道层620(例如，第一沟道层)的材料可以是氧化硅。沟道层622(例如，第二沟道层)的材料可以是氮化硅。沟道层624(例如，第三沟道层)的材料可以是氮化硅。沟道层626(例如，多晶硅沟道层)的材料可以是多晶硅。沟道层628(例如，第四沟道层)的材料可以是氧化硅。沟道层628可以是结构化核心(例如，核心填充膜339(图5))。可以按顺序执行沟道层的设置，使得沟道层620、624和628相互隔开(例如，第一、第三和第四沟道层；例如，氧化硅沟道层)。例如，可以使用前文描述的材料设置技术中的任何技术(例如，CVD、PVD等)实现沟道层的设置。
曾提过，在一些实施例中，在刻出沟道结构610时，可能作为蚀刻过程的部分形成窄化部分630。在沟道层的设置期间，窄化部分630具有妨碍材料完全填充沟道结构610的部分的影响。结果是在沟道层的设置期间形成空洞632。为了防止以后(例如，在牺牲层608的去除期间)有不期望的材料进入空洞632，该制作方法可以包括基于多晶硅层的露出部分的扩大而使沟道结构610的部分变窄。此处的变窄(沟道末端结构634处)独立于窄化部分630。
还提到过，在一些实施例中，蚀刻过程将在牺牲结构608受到部分蚀刻之后停止。结果是，在沟道材料的设置期间，沟道层620(和可能的额外沟道层)的至少部分可能被设置到牺牲层608的受到蚀刻的部分当中。这一点可以是合乎需要的，从而使沟道层626(例如，多晶硅沟道层)的材料更接近牺牲层608，甚至位于牺牲层608的蚀刻部分之内。在之后去除牺牲层608时，制作与沟道层626的电接触部的过程能够更加可靠。
在一些实施例中，沟道末端结构634处的窄化部分可以用于至少基于在沟道结构610内设置沟道层622、624和626(例如，至少氧化硅、氮化硅和多晶硅沟道层)而封闭通往空洞632的通道，由此阻塞通往该空洞的通道。
为了认识到沟道末端结构634处的窄化部分的作用，考虑省略多晶硅层606的扩大的情形将带来启示性。在这种情形中，空洞632可以延伸到更靠近牺牲衬底608的位置。在通过化学机械抛光去除牺牲衬底608时，向上延伸的空洞632可以被打开并且来自化学机械抛光的浆料可能填充空洞632，从而在该过程中降低了沟道构造的质量。
在向沟道结构610内设置材料之后，在一些实施例中，可以将半导体结构600键合至提供与沟道结构610的电连接的另一结构。例如，半导体结构600可以键合至CMOS结构。当前在图6A、6B、6C或6D中未示出半导体结构600的键合至CMOS结构的一侧，因为牺牲层608被设置为与半导体结构600和CMOS结构的键合界面相对。执行该键合的一个原因在于使用沟道结构610完成电路。该CMOS结构可以包括顶部选择栅结构(例如，TSG 334)。
在一些实施例中，所得到的沟道末端结构634未必局限于图6D中所示的这个。图7示出了经过参考图6A、图6B、图6C和图6D描述的制作方法之后的半导体结构700。在一些实施例中，半导体结构700可以包括与参考图6A、图6B、图6C和图6D描述的半导体结构600类似的结构和功能。因此，除非做出另外的注解，否则对图6A、图6B、图6C和图6D的元件的描述还可以适用于图7的对应元件(例如，附图标记共享最右侧的两个数位)。因此，将不重新介绍对图7中的元件的一些描述，尤其是对于在上文中已经参考图6A、图6B、图6C和图6D做出了描述的类似元件而言。
在一些实施例中，沟道末端结构734与沟道末端结构634(图6D)的不同之处在于沟道末端结构734可以包括延伸到牺牲层708内的膨大部分。由扩大部分716导致的瓶颈使得上方膨大部分具有与沟道结构710的块体类似的结构。也就是说，上方膨大部分也可以包括沟道层720、722、724、726和/或728以及空洞738。
如前文所解释的，不希望污染材料进入空洞732。然而，如果意在通过后续制作工艺将上方膨大部分完全去除(但是在没有打开通往空洞732的通道时停止)，那么空洞738就不带来任何问题。
图8A、图8B、图8C和图8D示出了根据一些实施例的处于各种制作阶段上的半导体结构800的截面图。在一些实施例中，半导体结构800可以包括与参考图6A、图6B、图6C、图6D和图7描述的半导体结构600和/或700类似的结构和功能。因此，除非做出另外的注解，否则对图6A、图6B、图6C、图6D和图7的元件的描述还可以适用于图8A、图8B、图8C和/或图8D的对应元件(例如，附图标记共享最右侧的两个数位)。因此，将不重新介绍对图8A、图8B、图8C和图8D中的元件的描述，尤其是对于在上文中已经参考图6A、图6B、图6C、图6D和图7做出了描述的类似元件而言。
在一些实施例中，该制作方法可以包括从半导体结构去除牺牲层。图8A表示刚好在去除了牺牲层(例如，牺牲结构708(图7))之后的半导体结构800的状态。牺牲结构的去除可以包括去除沟道结构810的被设置为与牺牲层相交的部分。在图8A中，这对应于去除沟道末端结构834的部分。该牺牲结构的去除可以是使用(例如)化学机械抛光工艺完成的。沟道末端结构834可以包括基于多晶硅层806的氧化的窄化部分(如前文参考图6C和图6D所述)。该窄化部分起着阻塞通往空洞832的通道的作用。例如，该窄化部分能够防止由化学机械抛光带来的浆料进入空洞832。
在一些实施例中，该制作方法可以包括从半导体结构800去除另一层。图8B表示刚好在除了去除牺牲层之外又去除了另一个层之后半导体结构800的状态。在这种情形当中去除的层可以是硅化合物层802(例如，氧化硅层，即第一硅化合物层)。硅化合物层802可以是使用(例如)化学机械抛光工艺去除的。这里，沟道末端结构834的窄化部分也可以防止由化学机械抛光带来的浆料进入空洞832。
在一些实施例中，该制作方法可以包括蚀刻半导体结构800的部分。图8C表示刚好在该蚀刻过程之后的半导体结构800的状态。该蚀刻过程可以是以氮化硅和/或氧化硅为目标，同时使多晶硅保持完好的选择性蚀刻(例如，蚀刻掉第一和第二硅化合物的设置在接近沟道结构的窄化部分的位置处的部分)。例如，该蚀刻过程可以是气体等离子体蚀刻。图8C表明在该选择性蚀刻之后露出了多晶硅沟道层826的位于沟道结构810的窄化部分处的一些。多晶硅沟道材料的露出允许与沟道结构810发生电接触。
在一些实施例中，该制作方法可以包括将多晶硅材料840设置到半导体结构800上。图8D表示刚好在设置多晶硅材料840之后的半导体结构800的状态。其表明已经向沟道结构810的通过先前参考图8C描述的选择性蚀刻露出的多晶硅结构制作了多晶硅接触部842。这里的多晶硅接触部可以形成(一个或多个)底部选择栅(BSG)。
图9示出了根据一些实施例的3D存储器结构500的截面图。具体而言，图9示出了参考图6A–6D、图7和/或图8A–8D描述的制作方法在最初通过图5介绍的3D存储器结构500中的实施。在一些实施例中，图9中的插图示出了来自图8D的完成的半导体结构800。作为背景，将一些结构标示为阶梯区210、互连线343、字线333和沟道338(以指明图5和图9之间的对应关系)。通过这种方式，可以使用湿法氧化制作方法制造具有更少的与抛光期间污染沟道的浆料有关的错误的3D存储器结构500。
在一些实施例中，本文描述的制作方法步骤可以用于制作分层半导体结构。基于所述制作方法步骤，该分层半导体结构可以包括多晶硅层、氧化硅层、氮化硅层和沟道结构。沟道结构可以具有被设置为至少与所述多晶硅、氧化硅和氮化硅层相交的长度。沟道结构可以包括具有垂直于该沟道的长度定义的宽度的宽部分。该宽部分被设置为至少与所述氮化硅层相交(例如，参见宽度614(图6B和图6C))。沟道结构可以进一步包括具有垂直于该沟道的长度定义的宽度的窄部分。该窄部分被设置为至少与所述多晶硅层相交，并且该窄部分的宽度(例如，参见宽度612’(图6C))小于该宽部分的宽度。
本文公开的实施例中的方法步骤可以是按照任何可设想的顺序执行的，而且不要求执行所有步骤。
总之本公开提供了制造用于NAND存储器装置的具有提高的可靠性的半导体结构的制作方法。该方法可以包括形成包括第一层、设置在第一层上的第二层和第三层的半导体结构。该方法还可以包括形成沟道结构。沟道结构的形成可以包括通过该半导体结构的表面蚀刻第一层、第二层和第三层，以形成开口。可以在该开口处露出第三层的部分。该沟道结构的形成还可以包括氧化第三层的露出部分，从而形成扩大第三层的露出部分的氧化硅。
本公开还提供了制造用于NAND存储器装置的具有提高的可靠性的半导体结构的另一种制作方法。该方法可以包括将该半导体结构制作为包括牺牲层、第一层、设置在第一层上的第二层、第三层和沟道结构，该沟道结构被设置为至少与所述第一层、第二层、第三层和牺牲层相交。该沟道结构可以包括空洞和窄化部分。该方法还可以包括去除该牺牲层。牺牲结构的去除可以包括去除沟道结构的被设置为与该牺牲层相交的部分。该方法还可以包括去除所述第一层，从而露出第三层和沟道结构的窄化部分，其中，基于所述窄化部分阻塞了通往该沟道结构的空洞的通道而防止了因去除该牺牲层而产生的材料进入该空洞。
本公开还提供了一种用于NAND存储器装置的具有提高的可靠性的分层半导体结构。该半导体结构可以包括多晶硅层、氧化硅层、氮化硅层和沟道结构。沟道结构可以具有被设置为至少与所述多晶硅、氧化硅和氮化硅层相交的长度。沟道结构可以包括具有垂直于该沟道的长度定义的宽度的宽部分。该宽部分可以被设置为至少与所述氮化硅层相交。沟道结构还可以包括具有垂直于该沟道的长度定义的宽度的窄部分。窄部分可以被设置为至少与多晶硅层相交。窄部分的宽度可以小于宽部分的宽度。
本公开还提供了一种具有提高可靠性的分层半导体结构的NAND闪速存储器装置。该NAND闪速存储器装置可以包括半导体结构。该半导体结构可以包括多晶硅层、氧化硅层、氮化硅层和沟道结构。沟道结构可以具有被设置为至少与所述多晶硅、氧化硅和氮化硅层相交的长度。沟道结构可以包括具有垂直于该沟道的长度定义的宽度的宽部分。该宽部分可以被设置为至少与所述氮化硅层相交。沟道结构还可以包括具有垂直于该沟道的长度定义的宽度的窄部分。窄部分可以被设置为至少与多晶硅层相交。窄部分的宽度可以小于宽部分的宽度。
本公开还提供了一种具有提高可靠性的分层半导体结构的存储器系统。该存储器系统可以包括NAND闪速存储器装置。该NAND闪速存储器装置可以包括半导体结构。该半导体结构可以包括多晶硅层、氧化硅层、氮化硅层和沟道结构。沟道结构可以具有被设置为至少与所述多晶硅、氧化硅和氮化硅层相交的长度。沟道结构可以包括具有垂直于该沟道的长度定义的宽度的宽部分。该宽部分可以被设置为至少与所述氮化硅层相交。沟道结构还可以包括具有垂直于该沟道的长度定义的宽度的窄部分。窄部分可以被设置为至少与多晶硅层相交。窄部分的宽度可以小于宽部分的宽度。
对具体实施例的上述描述将充分揭示本公开的一般性质，以至于其他人可以通过应用本领域的技术知识，在不进行过多的实验的情况下就可以为各种应用轻易地修改和/或调整此类具体实施例，而不脱离本公开的一般原理。因此，基于文中提供的公开和指引，意在使这样的调整和修改落在所公开的实施例的含义以及等价方案的范围内。应当理解，文中的措辞或术语是为了达到描述而非限定目的，因而本领域技术人员应当根据所述公开和指引对本说明书的术语或措辞加以解释。
上文借助于对所指定的功能及其关系的实施方式进行举例说明的功能构建块描述了本公开的实施例。为了描述的方便起见，任意地定义了这些功能构建块的边界。可以定义替代边界，只要适当地执行指定功能及其关系即可。
发明内容部分和摘要部分可能阐述了本发明人设想的本公开的一个或多个示例性实施例，而非全部的示例性实施例，因而并非意在通过任何方式对本公开和所附权利要求构成限制。
本公开的宽度和范围不应由上述示例性实施例中的任何示例性实施例限制，而是仅根据下述权利要求及其等价方案限定。

Claims (25)

1.一种方法，包括：
形成包括第一层、设置在所述第一层上的第二层和设置在所述第二层上的第三层的半导体结构；
形成沟道结构，包括：
通过所述半导体结构的表面蚀刻所述第一层、所述第二层和所述第三层，以形成开口，其中，所述第三层的部分在所述开口处露出；以及
氧化所述第三层的露出部分，从而形成扩大所述第三层的露出部分的氧化硅。
2.根据权利要求1所述的方法，其中，所述氧化包括使用湿法氧化工艺。
3.根据权利要求1所述的方法，其中，扩大所述多晶硅层的露出部分使所述开口的部分变窄。
4.根据权利要求1所述的方法，进一步包括：
在所述开口处设置第一沟道层；
在所述开口处并且在所述第一沟道层上设置第二沟道层；以及
在所述开口处并且在所述第二沟道层上设置第三沟道层。
5.根据权利要求4所述的方法，其中：
所述第三层的露出部分的所述扩大使所述开口的部分变窄；
所述第一沟道层、所述第二沟道层或所述第三沟道层的设置阻塞了所述沟道的窄化部分。
6.根据权利要求4所述的方法，进一步包括在所述沟道结构处设置第四沟道层和第五沟道层。
7.根据权利要求1所述的方法，进一步包括形成沟道末端结构，包括：
在所述开口处设置第一沟道层；
在所述开口处并且在所述第一沟道层上设置第二沟道层；以及
在所述开口处并且在所述第二沟道层上设置第三沟道层，
其中，所述沟道末端结构包括基于所述第三层的扩大的露出部分的瓶颈截面。
8.根据权利要求1所述的方法，其中，所述形成所述半导体结构包括形成用于所述第一层的一层氧化硅。
9.根据权利要求1所述的方法，其中，所述形成所述半导体结构包括形成用于所述第二层的一层氮化硅。
10.根据权利要求1所述的方法，其中，所述氧化包括使用具有高于大约600摄氏度并且低于大约800摄氏度的温度的气体执行湿法氧化工艺。
11.根据权利要求1所述的方法，其中，所述氧化包括使所述多晶硅层的露出部分暴露至氢气和氧气。
12.根据权利要求11所述的方法，其中，所述氢气与所述氧气的比率大于大约0.14并且小于大约7.00。
13.根据权利要求11所述的方法，其中，所述氧化进一步包括使所述多晶硅层的露出部分在长于大约0.5小时并且短于大约12.0小时的持续时间内暴露至所述氢气和所述氧气。
14.根据权利要求11所述的方法，其中，所述氧化包括使所述第三层的露出部分暴露至氮气。
15.根据权利要求1所述的方法，其中：
所述半导体结构包括至少固定至所述第一层的牺牲层；
所述蚀刻进一步包括蚀刻所述牺牲层。
16.根据权利要求15所述的方法，进一步包括在所述开口处设置第一沟道层，其中，所述第一沟道层的部分设置在所述牺牲层的受到蚀刻的部分中。
17.根据权利要求15所述的方法，进一步包括使所述半导体结构键合至CMOS结构，其中，所述牺牲层被设置为与所述半导体结构和所述CMOS结构的键合界面相对。
18.一种制作半导体结构的方法，所述半导体结构包括牺牲层、第一层、第二层、第三层和沟道结构，所述沟道结构被设置为至少与所述第一层、所述第二层、所述第三层和所述牺牲层相交并且包括空洞和窄化部分，所述方法包括：
去除所述牺牲层，其中，牺牲结构的所述去除包括去除所述沟道结构的被设置为与所述牺牲层相交的部分；
去除所述第一层，从而露出所述第三层和所述沟道结构的窄化部分，其中，基于所述窄化部分阻塞了通往所述沟道结构的空洞的通道而防止了由所述牺牲层的所述去除产生的材料进入所述空洞。
19.根据权利要求18所述的方法，进一步包括蚀刻掉所述第一层和所述第二层的被设置为接近所述沟道结构的窄化部分的部分。
20.根据权利要求19所述的方法，进一步包括将多晶硅设置到所述半导体结构上，以形成与所述沟道结构的多晶硅结构的接触部。
21.根据权利要求18所述的方法，其中，所述牺牲层的所述去除进一步包括使用化学机械抛光工艺。
22.根据权利要求18所述的方法，其中，所述第一层的所述去除包括使用化学机械抛光工艺。
23.一种半导体结构，包括：
多晶硅层；
氧化硅层；
氮化硅层；以及
具有被设置为至少与所述多晶硅层、所述氧化硅层和所述氮化硅层相交的长度的沟道结构，所述沟道结构包括：
具有垂直于所述沟道的长度定义的宽度的宽部分，其中，所述宽部分被设置为至少与所述氮化硅层相交；以及
具有垂直于所述沟道的长度定义的宽度的窄部分，其中，所述窄部分被设置为至少与所述多晶硅层相交，并且所述窄部分的宽度小于所述宽部分的宽度。
24.一种NAND闪速存储器装置，包括：
半导体结构，包括：
多晶硅层；
氧化硅层；
氮化硅层；以及
具有被设置为至少与所述多晶硅层、所述氧化硅层和所述氮化硅层相交的长度的沟道结构，所述沟道结构包括：
具有垂直于所述沟道的长度定义的宽度的宽部分，其中，所述宽部分被设置为至少与所述氮化硅层相交；以及
具有垂直于所述沟道的长度定义的宽度的窄部分，其中，所述窄部分被设置为至少与所述多晶硅层相交，并且所述窄部分的宽度小于所述宽部分的宽度。
25.一种存储器系统，包括：
NAND闪速存储器装置，包括：
半导体结构，包括：
多晶硅层；
氧化硅层；
氮化硅层；以及
具有被设置为至少与所述多晶硅层、所述氧化硅层和所述氮化硅层相交的长度的沟道结构，所述沟道结构包括：
具有垂直于所述沟道的长度定义的宽度的宽部分，其中，所述宽部分被设置为至少与所述氮化硅层相交；以及
具有垂直于所述沟道的长度定义的宽度的窄部分，其中，所述窄部分被设置为至少与所述多晶硅层相交，并且所述窄部分的宽度小于所述宽部分的宽度。
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