CN109461650A - 一种3d nand存储器结构及其晶圆减薄方法 - Google Patents

一种3d nand存储器结构及其晶圆减薄方法 Download PDF

Info

Publication number
CN109461650A
CN109461650A CN201811345250.3A CN201811345250A CN109461650A CN 109461650 A CN109461650 A CN 109461650A CN 201811345250 A CN201811345250 A CN 201811345250A CN 109461650 A CN109461650 A CN 109461650A
Authority
CN
China
Prior art keywords
semiconductor substrate
substrate
insulating layer
support substrate
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811345250.3A
Other languages
English (en)
Inventor
刘毅华
刘峻
范鲁明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201811345250.3A priority Critical patent/CN109461650A/zh
Publication of CN109461650A publication Critical patent/CN109461650A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本申请提供一种3D NAND存储器结构及其晶圆减薄方法，所述晶圆减薄方法包括：提供第一半导体衬底和第二半导体衬底，其中，第一半导体衬底用于形成外围电路，第二半导体衬底用于形成存储阵列，且第二半导体衬底背离形成存储阵列的表面为绝缘体上衬底结构，即包括厚度较大的支撑衬底、位于支撑衬底上的绝缘层和位于绝缘层上的薄层硅；在减薄过程中，首先对支撑衬底进行减薄，然后再将绝缘层背离薄层硅表面的支撑衬底去除。由于绝缘层和支撑衬底两者材料不同，具有明显的界面，也即绝缘层作为支撑衬底去除过程中的停止层，从而使得晶圆减薄工艺容易控制，最后形成的表面为绝缘层表面，具有较高的平整度。

Description

一种3D NAND存储器结构及其晶圆减薄方法
技术领域
本发明涉及半导体器件制作技术领域，尤其涉及一种3D NAND存储器结构及其晶圆减薄方法。
背景技术
随着对集成度和存储容量的需求不断提高，3D(三维)NAND存储器应运而生。3DNAND存储器是一种基于平面NAND存储器的新型产品，这种产品的主要特色是将平面结构转化为立体结构，大大节省了硅片面积，降低制造成本，增加了存储容量。在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构，然而，其他的电路例如解码器(decoder)、页缓冲(page buffer)和锁存器(latch)等，这些外围电路都是由CMOS器件形成的，CMOS器件的工艺无法与3D NAND器件的制作工艺兼容在一起。目前，是分别采用不同的工艺形成3D NAND存储器阵列和外围电路，然后通过键合技术将两者键合在一起。
三维集成电路需要在两片晶圆键合的同时实现数千个芯片的内部互连，而这些需要对两片晶圆进行导电性键合，一般导电性连接可通过单纯的金属键合工艺和键合强度更高的混合键合工艺来实现，由于单纯的金属键合工艺所能达到的强度并不理想，所以混合键合工艺是目前三维集成电路中键合工艺的首选。
在采用混合键合工艺将两片晶圆键合完成后，还需要对晶圆进行减薄，现有技术中晶圆减薄工艺步骤较多，且减薄终点难以控制，最后形成的晶圆表面也较为粗糙。
发明内容
有鉴于此，本发明提供一种3D NAND存储器结构及其晶圆减薄方法，以解决现有技术中晶圆减薄工艺步骤较多，且减薄终点难以控制，最后形成的晶圆表面也较为粗糙的问题。
为实现上述目的，本发明提供如下技术方案：
一种3D NAND晶圆减薄方法，包括：
提供第一半导体衬底和第二半导体衬底，所述第一半导体衬底上形成有外围器件；所述第二半导体衬底上形成有存储阵列，所述第二半导体衬底包括绝缘体上衬底和形成在所述绝缘体上衬底表面的所述存储阵列；所述绝缘体上衬底包括支撑衬底、位于支撑衬底表面的绝缘层、位于绝缘层层背离所述支撑衬底表面的薄硅层；
将所述第一半导体衬底形成有外围器件的表面与所述第二半导体衬底形成有存储阵列的表面进行键合；
对所述第二半导体衬底的支撑衬底进行减薄；
去除所述支撑衬底，暴露所述绝缘层表面，完成3D NAND晶圆的减薄。
优选地，所述减薄具体采用刀刮方式进行减薄。
优选地，所述去除所述支撑衬底，暴露所述绝缘层表面采用的工艺为湿法刻蚀工艺。
优选地，所述绝缘层为氧化硅。
优选地，所述湿法刻蚀工艺采用的腐蚀液为SC1溶液或SC2溶液；
其中，SC1溶液为氨水：双氧水：水＝(1：1：5)～(1：2：7)；
SC2溶液为氯化氢：双氧水：水＝(1：1：6)-(1：2：8)；
比值为摩尔质量比。
优选地，所述绝缘体上衬底的厚度为大于或等于775μm。
优选地，所述对所述第二半导体衬底的支撑衬底进行减薄，将所述支撑衬底减薄至20μm-30μm，包括端点值。
本发明还提供一种3D NAND存储器结构，采用上面任意一项所述的3D NAND晶圆减薄方法制作形成；
所述3D NAND存储器结构包括：
第一半导体衬底和第二半导体衬底；
所述第一半导体衬底上形成有外围器件；
所述第二半导体衬底上形成有存储阵列；
所述第一半导体衬底形成有外围器件的表面键合在所述第二半导体衬底形成有存储阵列的表面；
其中，所述第二半导体衬底背离形成有存储阵列的表面设置有薄硅层和位于所述薄硅层背离所述存储阵列表面的绝缘层。
优选地，所述绝缘层的材质为氧化硅。
优选地，所述绝缘层和所述薄硅层的厚度之和小于或等于1μm，大于0μm。
经由上述的技术方案可知，本发明提供的3D NAND晶圆减薄方法，包括提供第一半导体衬底和第二半导体衬底，其中，第一半导体衬底用于形成外围电路，第二半导体衬底用于形成存储阵列，且第二半导体衬底背离形成存储阵列的表面为绝缘体上衬底结构，即包括厚度较大的支撑衬底、位于支撑衬底上的氧化层和位于氧化层上的薄层硅；在减薄过程中，可以首先对支撑衬底进行减薄，然后再将氧化层背离薄层硅表面的支撑衬底去除。由于氧化层和支撑衬底两者材料不同，两者之间具有明显的界面，因此可以采用去除工艺，将氧化层表面的支撑衬底去除，而保留氧化层，也即氧化层作为支撑衬底去除过程中的停止层，从而使得晶圆减薄工艺容易控制，最后形成的表面为氧化层表面，由于省略了现有技术中的CMP(chemicalmechanicalpolish，化学机械研磨)，使得氧化层具有较高的均匀度。
而且，仅采用一次减薄和一次去除工艺即可实现晶圆减薄，简化了晶圆减薄的工艺，使得晶圆减薄工艺步骤减少，工艺更加简单。
本发明还提一种3D NAND存储器结构，采用上面所述的晶圆减薄方法制作形成，使得3D NAND晶圆的表面的均匀度较高，从而提高3D NAND存储器结构的质量。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中的3D NAND晶圆减薄方法工艺流程图；
图2为现有技术中对3D NAND键合后的半成品剖面结构示意图；
图3为经过第一次减薄后的3D NAND晶圆剖面结构示意图；
图4为经过第二次减薄后的3D NAND晶圆剖面结构示意图；
图5为经过第三次减薄后的3D NAND晶圆剖面结构示意图；
图6为本发明实施例中提供的3D NAND晶圆减薄方法工艺流程图；
图7为本发明实施例提供的一种3D NAND晶圆剖面结构示意图；
图8为本发明实施例提供的经过第一次减薄后的3D NAND晶圆剖面结构示意图；
图9为本发明实施例提供的去除支撑衬底后的3D NAND晶圆剖面结构示意图。
具体实施方式
正如背景技术部分所述，现有技术中在采用混合键合工艺后，将其中一个晶圆减薄过程中，采用的晶圆减薄工艺步骤较多，且减薄终点难以控制，最后形成的晶圆表面也较为粗糙，造成器件不良。
发明人发现出现上述现象的原因是：如图1所示，图1为现有技术中的3D NAND晶圆减薄方法工艺流程图；现有技术中3D NAND晶圆减薄方法包括：
S01：提供第一晶圆和第二晶圆；
其中，第一晶圆的表面形成有外围器件结构，例如晶体管结构，第二晶圆表面形成有存储阵列。
S02：将所述第一晶圆的所述第二晶圆采用混合键合工艺键合在一起；
请参见图2，图2为现有技术中对3D NAND键合后的半成品剖面结构示意图；键合后的半成品包括键合在一起的第一晶圆01和第二晶圆02，具体的，通过金属和半导体混合键合，将第一晶圆01形成有外围器件结构011的表面和第二晶圆02形成有存储阵列021的表面键合在一起，外围器件结构011和存储阵列021之间实现电性连接。
需要说明的是，第二晶圆02的衬底022包括需要减薄去掉的部分022B以及减薄并保留的部分022A。
S03：对所述第二晶圆背离所述第一晶圆的表面进行第一次减薄；
由于第二晶圆02的衬底022较厚，通常为775μm左右，因此，第一次进行减薄时，可以通过刀刮或磨碎方式进行减薄，以提高减薄的速率。
请参见图3，图3为经过第一次减薄后的3D NAND晶圆剖面结构示意图；将775μm左右的衬底022减薄至20μm左右，得到减薄后衬底022B’。需要说明的是，本实施例中仅以20μ为例进行说明，但对衬底减薄厚度不作限定，在其他实施例中，还可以为20μm-30μm，包括端点值。
S04：对所述第二晶圆背离所述第一晶圆的表面进行第二次减薄；
由于第二晶圆02的衬底已经较薄，无法采用精度较差的机械破碎方式对晶圆的衬底进行减薄，因此，改换为刻蚀工艺，对第二晶圆02的衬底022B继续减薄。
请参见图4，图4为经过第二次减薄后的3D NAND晶圆剖面结构示意图；此时，衬底022仅剩余厚度约为5μm的部分022A。
S05：对所述第二晶圆背离所述第一晶圆的表面进行第三次减薄，完成3D NAND晶圆的减薄；
通过CMP(化学机械研磨)工艺，对剩余的衬底022A进一步进行研磨，研磨至厚度满足3D NAND存储器的要求，小于1μm。请参见图5，图5为经过第三次减薄后的3D NAND晶圆剖面结构示意图，衬底022A’的厚度相对于图4中的衬底022A厚度较小。
需要说明的是，由于最后剩余的晶圆衬底厚度较薄，需要通过精细的控制，以避免研磨过程中，研磨过量，造成晶圆报废的问题。但是由于CMP工艺精度限制，研磨过程中的精度控制较为困难，且最终得到的减薄后的表面比较粗糙。而且从上面可以看出，由于衬底较厚，需要通过三次减薄工艺依次进行，且每次减薄工艺的精度要求不同，三次减薄的工艺也不相同，3D NAND晶圆在减薄过程中，需要多次更换设备，造成减薄工艺步骤繁琐，还提高了晶圆被污染的风险。
为此，本发明实施例提供一种3D NAND减薄方法，包括：
提供第一半导体衬底和第二半导体衬底，所述第一半导体衬底上形成有外围器件；所述第二半导体衬底上形成有存储阵列，所述第二半导体衬底包括绝缘体上衬底和形成在所述绝缘体上衬底表面的存储阵列；所述绝缘体上衬底包括支撑衬底、位于支撑衬底表面的绝缘层、位于绝缘层层背离所述支撑衬底表面的薄硅层；
将所述第一半导体衬底形成有外围器件的表面与第二半导体衬底形成有存储阵列的表面进行键合；
对所述第二半导体衬底的支撑衬底进行减薄；
去除所述支撑衬底，暴露所述绝缘层表面，完成3D NAND晶圆的减薄。
本发明提供的3D NAND晶圆减薄方法，包括提供第一半导体衬底和第二半导体衬底，其中，第一半导体衬底用于形成外围电路，第二半导体衬底用于形成存储阵列，且第二半导体衬底背离形成存储阵列的表面为绝缘体上硅结构，即包括厚度较大的支撑衬底、位于支撑衬底上的绝缘层和位于绝缘层上的薄层硅；在减薄过程中，可以首先对支撑衬底进行减薄，然后再将绝缘层背离薄层硅表面的支撑衬底去除。由于绝缘层和支撑衬底两者材料不同，两者之间具有明显的界面，因此可以采用去除工艺，将绝缘层表面的支撑衬底去除，而保留绝缘层，也即绝缘层作为支撑衬底去除过程中的停止层，从而使得晶圆减薄工艺容易控制，最后形成的表面为绝缘层表面，具有较高的平整度。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图6，图6为本发明实施例中提供的3D NAND晶圆减薄方法工艺流程图；所述3D NAND晶圆减薄方法包括：
S101：提供第一半导体衬底和第二半导体衬底，所述第一半导体衬底上形成有外围器件；所述第二半导体衬底上形成有存储阵列，所述第二半导体衬底包括绝缘体上衬底和形成在所述绝缘体上衬底表面的存储阵列；所述绝缘体上衬底包括支撑衬底、位于支撑衬底表面的绝缘层、位于绝缘层背离所述支撑衬底表面的薄硅层；
需要说明的是，本实施例中第一半导体衬底为在一个晶圆的表面上形成了外围器件的结构，所述晶圆为第一晶圆。本实施例中所述外围器件包括多个晶体管，在一些实施例中，第一晶圆上形成有掺杂区和源极、漏极。可选的，外围器件为CMOS器件。本实施例中不限定第一晶圆的材质，可以由单晶硅制成；在本发明的一些实施例中，第一晶圆还可以由其他合适的材料制成，例如但不限于，硅锗、锗或绝缘体上硅薄膜(SOI)。
本实施例中第二半导体衬底为在另一个晶圆(本实施例中称为第二晶圆)的表面形成存储阵列的结构。需要说明的是，本实施例中第二半导体衬底包括绝缘体上衬底和形成在所述绝缘体上衬底表面的存储阵列；所述绝缘体上衬底包括支撑衬底、位于支撑衬底表面的氧化层、位于氧化层背离所述支撑衬底表面的薄硅层。
本实施例中不限定支撑衬底的材质，可选的，支撑衬底为硅材质，所述绝缘体上衬底为绝缘体上硅结构。所述绝缘层由绝缘材料制成，可以为氧化硅、氮化硅、氮氧化硅和掺杂氧化硅中的一种或多种的组合，也可以为其他合适的材料。
存储阵列可以用于存储操作NAND的电荷，存储阵列中的电荷的存储或是移除决定了半导体通道的开关状态。存储阵列的材料包括但不限于氮化硅、氮氧化硅或硅，或者以上材料的组合。存储单元层的厚度为3nm-15nm。
S102：将所述第一半导体衬底形成有外围器件的表面与第二半导体衬底形成有存储阵列的表面进行键合；
本实施例中通过混合键合工艺将第一半导体衬底的外围器件与第二半导体衬底上的存储阵列电性连接。
请参见图7，图7为本发明实施例提供的一种3D NAND晶圆剖面结构示意图。
所述3D NAND晶圆结构包括第一晶圆1和第二晶圆2，第一晶圆1上形成有外围器件11，所述外围器件在本发明的一个实施例中为CMOS结构。第二晶圆2的表面形成有存储阵列21，第二晶圆2包括绝缘体上衬底22，绝缘体上衬底22包括支撑衬底223和位于支撑衬底223表面的绝缘层222，以及位于绝缘层背离支撑衬底223表面的薄硅层221，其中，减薄之前的第二晶圆2绝缘体上衬底22的厚度大于或等于775μm。其中，支撑衬底223的厚度占绝大部分，而绝缘层222和薄硅层221的厚度较小，绝缘层222和薄硅层221的厚度之和小于或等于1μm，大于0μm。
S103：对所述第二半导体衬底的支撑衬底进行减薄；
本实施例中对第二半导体衬底的支撑衬底进行减薄的工艺不做限定，只要能够将厚度较厚的支撑衬底去除即可，可选的，在本发明的一个实施例中，采用刀刮或磨碎的方式大量去除厚度较厚的支撑衬底223，以便提高减薄的效率。
请参见图8，图8为本发明实施例提供的经过第一次减薄后的3D NAND晶圆剖面结构示意图。支撑衬底223’减薄至约20μm。
S104：去除所述支撑衬底，暴露所述绝缘层表面，完成3D NAND晶圆的减薄。
请参见图9，图9为本发明实施例提供的去除减薄后的支撑衬底223’后的3D NAND晶圆剖面结构示意图。
本实施例中，由于支撑衬底和绝缘层之间具有明确的界面，从而能够利用两者界面明确、材质不同的特点减薄后的将支撑衬底223’去除。
本实施例中不限定去除减薄后的支撑衬底223’的具体工艺，在本发明的一个实施例中，可以通过湿法刻蚀工艺将支撑衬底223从绝缘层的表面去除，由于湿法刻蚀工艺的腐蚀液可以有针对性的腐蚀掉某些材质，而对其他材质不造成影响，因此，本实施例中优选的采用湿法刻蚀工艺去除支撑衬底。
本实施例中对绝缘层的材质不做限定，可选为氧化硅材质，而在支撑衬底为硅衬底时，可选腐蚀液为去除硅，但对氧化硅不造成腐蚀的腐蚀液，具体湿法刻蚀工艺中的腐蚀液为SC1溶液或SC2溶液，其中，SC1溶液或SC2溶液的主要成分是氨水，还包括一些化学添加剂，在本发明的一个实施例中，SC1溶液为氨水：双氧水：水＝(1：1：5)～(1：2：7)；SC2溶液为氯化氢：双氧水：水＝(1：1：6)-(1：2：8)；比值为摩尔质量比。
将支撑衬底223去除后，第二晶圆的绝缘体上衬底保留了薄硅层221和绝缘层，由于本实施例中采用的是湿法刻蚀工艺将支撑衬底去除，而没有采用CMP对支撑衬底进行研磨，使得最终形成的绝缘层表面均匀度较高。
本发明实施例提供的3D NAND晶圆减薄方法，提供的第二晶圆的衬底为绝缘体上衬底，包括支撑衬底、位于支撑衬底上的绝缘层，以及位于绝缘层上的薄硅层，其中，支撑衬底和绝缘层之间采用不同材料形成，具有明显的界面，利用界面明确的特点，去除支撑衬底，从而省略了化学机械研磨的工艺，使得减薄工艺步骤简化，且界面清晰，容易对减薄工艺进行控制，进一步地，省略了化学机械研磨工艺，使得最终形成的3D NAND晶圆表面的均匀度较高。
另外，需要说明的是，本实施例中绝缘层不只可以在去掉支撑衬底的过程中作为去除停止层，在第二晶圆上存储阵列形成过程中，也可以作为硅研磨或硅刻蚀的停止层。
本发明实施例还提供一种3D NAND存储器结构，所述存储器结构采用混合键合工艺形成，并且采用上面实施例中所述的减薄方法制作形成。
请继续参见图9，为本发明实施例提供的一种3D NAND存储器结构示意图，所述3DNAND存储器结构包括第一半导体衬底1和第二半导体衬底2，其中，第一半导体衬底1上形成有外围器件，第二半导体衬底2上形成有存储阵列；第一半导体衬底1形成有外围器件的表面键合在第二半导体衬底2形成有存储阵列的表面。本发明实施例中3D NAND存储器结构采用上面实施例中提供的3D NAND晶圆减薄工艺形成，因此，本实施例中第二半导体衬底2仅包括形成在薄硅层221表面的存储阵列21，以及薄硅层221和位于薄硅层221背离存储阵列表面的绝缘层222，本实施例中所述绝缘层222的材质为氧化硅。
本实施例中不限定绝缘层222和薄硅层221的厚度，在本发明的一个实施例中，设置绝缘层和薄硅层的厚度之和小于或等于1μm，大于0μm。
本发明实施例中提供的3D NAND存储器结构，采用混合键合工艺形成，且第二半导体衬底的结构采用绝缘体上衬底的结构，尤其是绝缘体上硅(SOI)结构，由于绝缘层和硅层之间具有明显界限，因此可以将绝缘体上衬底的支撑衬底去除，避免去除支撑衬底过程中的工艺精度难以控制，并且由于节省了最后的CMP步骤，从而使得减薄工艺更加简单。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种3D NAND晶圆减薄方法，其特征在于，包括：
提供第一半导体衬底和第二半导体衬底，所述第一半导体衬底上形成有外围器件；所述第二半导体衬底上形成有存储阵列，所述第二半导体衬底包括绝缘体上衬底和形成在所述绝缘体上衬底表面的所述存储阵列；所述绝缘体上衬底包括支撑衬底、位于支撑衬底表面的绝缘层、位于绝缘层层背离所述支撑衬底表面的薄硅层；
将所述第一半导体衬底形成有外围器件的表面与所述第二半导体衬底形成有存储阵列的表面进行键合；
对所述第二半导体衬底的支撑衬底进行减薄；
去除所述支撑衬底，暴露所述绝缘层表面，完成3D NAND晶圆的减薄。
2.根据权利要求1所述的3D NAND晶圆减薄方法，其特征在于，所述减薄具体采用刀刮方式进行减薄。
3.根据权利要求1所述的3D NAND晶圆减薄方法，其特征在于，所述去除所述支撑衬底，暴露所述绝缘层表面采用的工艺为湿法刻蚀工艺。
4.根据权利要求3所述的3D NAND晶圆减薄方法，其特征在于，所述绝缘层为氧化硅。
5.根据权利要求4所述的3D NAND晶圆减薄方法，其特征在于，所述湿法刻蚀工艺采用的腐蚀液为SC1溶液或SC2溶液；
其中，SC1溶液为氨水：双氧水：水＝(1：1：5)～(1：2：7)；
SC2溶液为氯化氢：双氧水：水＝(1：1：6)-(1：2：8)；
比值为摩尔质量比。
6.根据权利要求1所述的3D NAND晶圆减薄方法，其特征在于，所述绝缘体上衬底的厚度为大于或等于775μm。
7.根据权利要求6所述的3D NAND晶圆减薄方法，其特征在于，所述对所述第二半导体衬底的支撑衬底进行减薄，将所述支撑衬底减薄至20μm-30μm，包括端点值。
8.一种3D NAND存储器结构，其特征在于，采用权利要求1-7任意一项所述的3D NAND晶圆减薄方法制作形成；
所述3D NAND存储器结构包括：
第一半导体衬底和第二半导体衬底；
所述第一半导体衬底上形成有外围器件；
所述第二半导体衬底上形成有存储阵列；
所述第一半导体衬底形成有外围器件的表面键合在所述第二半导体衬底形成有存储阵列的表面；
其中，所述第二半导体衬底背离形成有存储阵列的表面设置有薄硅层和位于所述薄硅层背离所述存储阵列表面的绝缘层。
9.根据权利要求8所述的3D NAND存储器结构，其特征在于，所述绝缘层的材质为氧化硅。
10.根据权利要求8或9所述的3D NAND存储器结构，其特征在于，所述绝缘层和所述薄硅层的厚度之和小于或等于1μm，大于0μm。
CN201811345250.3A 2018-11-13 2018-11-13 一种3d nand存储器结构及其晶圆减薄方法 Pending CN109461650A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811345250.3A CN109461650A (zh) 2018-11-13 2018-11-13 一种3d nand存储器结构及其晶圆减薄方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811345250.3A CN109461650A (zh) 2018-11-13 2018-11-13 一种3d nand存储器结构及其晶圆减薄方法

Publications (1)

Publication Number Publication Date
CN109461650A true CN109461650A (zh) 2019-03-12

Family

ID=65610243

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811345250.3A Pending CN109461650A (zh) 2018-11-13 2018-11-13 一种3d nand存储器结构及其晶圆减薄方法

Country Status (1)

Country Link
CN (1) CN109461650A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110211928A (zh) * 2019-05-17 2019-09-06 上海新储集成电路有限公司 一种三维存储器结构的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101232026A (zh) * 2007-12-28 2008-07-30 上海新傲科技有限公司 半导体衬底、制备技术及在先进三维电子封装中的应用
CN103117218A (zh) * 2013-01-14 2013-05-22 陆伟 一种晶圆背面减薄方法
CN107731828A (zh) * 2017-08-21 2018-02-23 长江存储科技有限责任公司 Nand存储器及其制备方法
CN107799459A (zh) * 2016-09-06 2018-03-13 中芯国际集成电路制造(上海)有限公司 一种绝缘体上锗硅衬底及其制造方法和半导体器件

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101232026A (zh) * 2007-12-28 2008-07-30 上海新傲科技有限公司 半导体衬底、制备技术及在先进三维电子封装中的应用
CN100595928C (zh) * 2007-12-28 2010-03-24 上海新傲科技股份有限公司 半导体衬底、制备技术及在先进三维电子封装中的应用
CN103117218A (zh) * 2013-01-14 2013-05-22 陆伟 一种晶圆背面减薄方法
CN107799459A (zh) * 2016-09-06 2018-03-13 中芯国际集成电路制造(上海)有限公司 一种绝缘体上锗硅衬底及其制造方法和半导体器件
CN107731828A (zh) * 2017-08-21 2018-02-23 长江存储科技有限责任公司 Nand存储器及其制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110211928A (zh) * 2019-05-17 2019-09-06 上海新储集成电路有限公司 一种三维存储器结构的制备方法

Similar Documents

Publication Publication Date Title
US5920764A (en) Process for restoring rejected wafers in line for reuse as new
CN1263121C (zh) 埋入式电路及器件的方法与结构
TWI353041B (en) One-transistor memory cell with bias gate
TW202201631A (zh) 半導體封裝、裝置及方法
JP3815943B2 (ja) 二重研磨阻止層を用いた化学機械的研磨方法
JPH06232367A (ja) シリコンオンインシュレータを用いたｄｒａｍおよびその製造方法
CN103915384B (zh) 半导体结构及其形成方法
JP2022537237A (ja) スリット構造に支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
JP2001196566A (ja) 半導体基板およびその製造方法
WO2014126798A1 (en) Ion reduced, ion cut-formed three-dimensional (3d) integrated circuits (ic) (3dics), and related methods and systems
TW201037809A (en) Conductive through connection and forming method thereof
JP2022534537A (ja) ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
CN109390305A (zh) 一种键合晶圆及其制备方法
CN101005025A (zh) 降低厚度变化的化学机械抛光方法及半导体器件制备方法
JP5532680B2 (ja) Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
JP7286794B2 (ja) ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
US9511475B2 (en) Polishing device for removing polishing byproducts
JP2022534430A (ja) 三次元メモリデバイス、および三次元メモリデバイスを形成するための方法
CN112635461B (zh) 一种三维存算电路结构及其制备方法
CN101375387A (zh) 填充高纵横比沟槽隔离区的方法和所得的结构
CN109461650A (zh) 一种3d nand存储器结构及其晶圆减薄方法
TW476984B (en) A method for cleaning and treating a semiconductor wafer after chemical mechanical polishing
JP3872925B2 (ja) 研磨装置および半導体装置の製造方法
TW550777B (en) Method and structure for DC and RF shielding of integrated circuits
US20210343538A1 (en) CMP System and Method of Use

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20190312

RJ01 Rejection of invention patent application after publication