CN109390305A - 一种键合晶圆及其制备方法 - Google Patents
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Abstract
本发明公开了一种键合晶圆及其制备方法。所述键合晶圆包括依次层叠的以下结构:第一晶圆;具有第一顶层金属的第一顶层金属绝缘层,所述第一顶层金属绝缘层层叠在所述第一晶圆上;一个或两个互连金属绝缘层,其中所述一个或两个互连金属绝缘层层叠在所述第一顶层金属绝缘层上,且在所述一个或两个互连金属绝缘层中形成有互连金属柱;具有第二顶层金属的第二顶层金属绝缘层,所述第二顶层金属绝缘层层叠在所述互连金属绝缘层上;和第二晶圆,所述第二晶圆层叠在所述第二顶层金属绝缘层上,其中,所述互连金属柱与所述第一顶层金属和所述第二顶层金属之间形成电连接。本发明的键合晶圆结构简单,制备方法经济简便,并避免引入更多缺陷。
Description
技术领域
本发明实施例涉及半导体制造领域,具体涉及键合晶圆及其制备方法。
背景技术
三维集成电路需要在两片晶圆键合的同时实现数千个芯片的内部互连,而这些需要对两片晶圆进行导电性键合。晶圆键合工艺仍存在成本高、效率低等问题,因此,需要进一步改进的工艺来降低成本,提高键合效率。
发明内容
有鉴于此,本发明的主要目的在于提供一种工艺简单的晶圆键合方法以及结构更简单的键合晶圆。
因此,本发明的第一方面提供一种键合晶圆,所述键合晶圆包括依次层叠的以下结构:
第一晶圆;
具有第一顶层金属的第一顶层金属绝缘层,所述第一顶层金属绝缘层层叠在所述第一晶圆上;
一个或两个互连金属绝缘层,其中,所述一个或两个互连金属绝缘层层叠在所述第一顶层金属绝缘层上,且在所述一个或两个互连金属绝缘层中形成有互连金属柱;
具有第二顶层金属的第二顶层金属绝缘层,所述第二顶层金属绝缘层层叠在所述互连金属绝缘层上;和
第二晶圆,所述第二晶圆层叠在所述第二顶层金属绝缘层上;
其中,所述互连金属柱与所述第一顶层金属和所述第二顶层金属之间形成电连接。
根据一种实施方式,所述第一顶层金属、第二顶层金属或互连金属柱的金属材料各自选自铜、铝、锡和钨中的至少一种,优选铜。
根据一种实施方式,所述第一晶圆和所述第二晶圆中的每一个可具有器件区、存储区中的至少一个区。
各所述绝缘层的绝缘材料相同或不同,可为选自氧化物、氮化物和氮氧化物中的至少一种。具体可选自氧化硅、氮化硅中的一种。
本发明的第二方面提供一种键合晶圆的制备方法,所述方法包括:
提供第一晶圆,并在所述第一晶圆上形成第一顶层金属绝缘层,其中,在所述第一顶层金属绝缘层中形成有第一顶层金属;
在所述第一顶层金属绝缘层上形成第一互连金属绝缘层;
蚀刻所述第一互连金属绝缘层以形成暴露所述第一顶层金属的第一通孔;
向所述第一互连金属绝缘层以及所述第一通孔沉积金属以在所述第一通孔内形成第一互连金属柱并在第一互连金属绝缘层上形成第一金属层;
蚀刻所述第一金属层以暴露所述第一互连金属绝缘层并形成具有与所述第一通孔的外轮廓相同的第一金属键合垫;提供第二晶圆,并在所述第二晶圆上形成第二顶层金属绝缘层,其中在所述第二顶层金属绝缘层中形成有第二顶层金属;
可选地,进一步在所述第二顶层金属绝缘层上形成第二互连金属绝缘层,其中在所述第二互连金属绝缘层中形成有与所述第二顶层金属互连的第二互连金属柱;和
使第一晶圆和第二晶圆键合。
根据一种实施方式,当所述第二晶圆上仅形成有第二顶层金属绝缘层时,在所述键合中使所述第二顶层金属绝缘层与所述第一晶圆上的所述第一互连金属绝缘层对接,并使所述第二顶层金属与所述第一金属键合垫对接。
根据一种实施方式,形成具有第二互连金属柱的第二互连金属绝缘层的方法包括:
在所述第二晶圆上沉积第二互连金属绝缘层;
蚀刻所述第二互连金属绝缘层形成暴露出第二顶层金属的第二通孔;
向所述第二互连金属绝缘层以及第二通孔沉积金属以在所述第二通孔内形成第二互连金属柱并在第二互连金属绝缘层上形成第二金属层;和
平坦化所述第二金属层形成具有第二互连金属柱的所述第二互连金属绝缘层,或者蚀刻所述第二金属层以暴露所述第二互连金属绝缘层并形成具有与所述第二通孔的外轮廓相同的第二金属键合垫。
根据一种实施方式,当所述第二晶圆上形成有第二互连金属绝缘层时,在所述键合中使第二互连金属绝缘层与所述第一晶圆上的所述第一互连金属绝缘层对接,并使所述第二互连金属柱或所述第二金属键合垫与所述第一金属键合垫对接。
本发明对所述金属键合垫的高度没有特别限制,只要方便进行键合并起到连接两晶圆上的互连金属柱的作用即可。
根据一种实施方式,所述键合可采用选自高温键合、高压键合和熔胶键合中的一种方法,优选的采用高温键合方法。当采用高温键合方法时,键合温度为200-500℃。
根据一种实施方式,在所述第一晶圆和所述第二晶圆上分别形成第一顶层金属绝缘层和第二顶层金属绝缘层的步骤包括:在所述第一晶圆和所述第二晶圆的表面分别沉积绝缘层,蚀刻所沉积绝缘层形成沟槽,对所述沟槽进行金属沉积与平坦化,形成具有顶层金属的所述第一顶层金属绝缘层和所述第二顶层金属绝缘层。
本发明的优点或有益效果主要体现在:
通过本发明提供的上述方法及其结构,晶圆键合过程中仅在将要键合的两个晶圆上或仅在一个晶圆上形成具有互连金属柱的绝缘层,降低了成本。由于本发明以蚀刻形成金属键合垫代替了传统的抛光,降低了对键合界面处的互连金属柱的化学机械研磨的要求,并减少了因研磨引入的缺陷。此外由于金属键合垫的引入,能够有效解决无法直接使互连金属柱实现互连的问题,并提升了键合晶圆的良率。此外,通过本发明提供的上述方法及其结构,制备互连金属柱与金属键合垫均使用同一张光罩,不需引入新的光罩,且互连金属柱与金属键合垫位于晶圆的同一区域,占用晶圆的面积减小,因此避免了成本的提高。
附图说明
图1为常规键合晶圆结构的示意图;
图2为本发明一种实施例的键合晶圆结构示意图;
图3为制备本发明一种实施例的键合晶圆制备过程示意图;
图4为制备本发明另一种实施例的键合晶圆制备过程示意图;
图5为本发明另一种实施例的键合晶圆结构示意图。
具体实施方式
下面将结合附图和实施例对本发明的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法,然而应当理解,可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反,提供这些实施方式是为了能够更透彻的理解本公开,并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本发明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施方式的目的。
在本文中,术语“A在B之上”意味着包含A、B两者相互接触地一者在另一者之上的情形,或者A、B两者之间还间插有其他部件而一者非接触地位于另一者之上的情形。
在本文中,术语“顺序连接/层叠”意味着所述部件(或层)依次直接连接/层叠,也可能所述部件(或层)之间还间插有其他部件(或其他层)而依次间接地连接/层叠。
键合晶圆是通过一定的工艺方法,使两个晶圆之间的内部结构通过引线相互连接。为此,需要在晶圆顶部沉积一定结构的金属层和金属引线层来实现这种互连。一种典型的键合晶圆100的结构如图1所示。
图1示出的键合晶圆100包括第一晶圆110、第二晶圆120和二者之间的键合部分。
如图1所示,键合部分包括在第一晶圆110上依次层叠的绝缘层111、绝缘层113和绝缘层115;以及在第二晶圆120上依次层叠的绝缘层121,绝缘层123和绝缘层125。
在绝缘层111中设置有与第一晶圆110相连接的顶层金属112,在绝缘层113中设置连通顶层金属112的小通孔,在绝缘层115中设置连通小通孔的大通孔,其中在小通孔和大通孔中填充有金属,从而形成互连金属柱114和互连金属柱116。
类似地,在晶圆120顶层上顺次层叠的绝缘层中也分别具有相互连接的顶层金属122、互连金属柱124和互连金属柱126。其中,互连金属柱116的直径与互连金属柱126的直径相同,互连金属柱114的直径与互连金属柱124的直径相同,且互连金属柱116的直径大于互连金属柱114的直径。如图1所示,顶层金属112、互连金属柱114、互连金属柱116、互连金属柱126、互连金属柱124和顶层金属122顺次电连接。
在该结构中,每个晶圆通过三个绝缘层以及顺次连接的顶层金属112、122,互连金属柱114、124和互连金属柱116、126,实现一个晶圆的内部器件与另一晶圆的内部器件的连接。
图1所示的键合晶圆通常的制备工艺如下。
首先,在第一晶圆110上沉积绝缘层111,蚀刻绝缘层111并进行导电金属沉积与平坦化,形成与第一晶圆110相连接的顶层金属112。在绝缘层111上沉积绝缘层113,刻蚀绝缘层113形成通孔,并对所述通孔进行导电金属沉积和平坦化,形成互连金属柱114,互连金属柱114和绝缘层113相平齐。在绝缘层113上沉积绝缘层115,蚀刻绝缘层115并进行导电金属沉积与平坦化,形成互连金属柱116,互连金属柱116的直径大于所述互连金属柱114。顶层金属112、互连金属柱114和互连金属柱116依次连接。
同样地,在第二晶圆120上也用相同的工艺获得相应的结构。
翻转第二晶圆,使第二晶圆的绝缘层125与第一晶圆的绝缘层115对接,并使互连金属柱116与互连金属柱126对接,键合第一晶圆与第二晶圆。
在以上键合晶圆的制备中,为获得图1所示的键合晶圆,首先需要形成金属引线将金属层引出到用于键合的各晶圆(第一晶圆和第二晶圆)表面,为了节约金属键合面积,常采用直径较小的金属柱作为引线,但在晶圆键合前需要对晶圆进行平坦化处理。由于较细的引线无法很好地进行平坦化,因此往往在较细的引线上再连接一段能够进行平坦化的直径较大的金属柱作为引线,即引入较粗的引线,经过平坦化后再进行键合。因此,所述各晶圆需顺次形成三个具有不同图案的用于使晶圆互连的金属构造的绝缘层。这样的构造在制备过程中需要两张不同的光罩制备两个不同尺寸的互连金属柱,并且需要对键合部分进行多次平坦化处理,因此增加了成本,且对于较粗引线的平坦化工艺会引入缺陷,影响键合效果,降低键合晶圆的良率。
因此,本发明提供了一种改进的具有更简单结构的键合晶圆,并且该键合晶圆的制备方法也更简单且更经济。
参考图2和图3a-e所示,以本发明的一种具体实施方式为例,详细说明本发明的键合晶圆及其制备方法。
参见图2,其中示出了键合晶圆200的结构示意图。如图2所示,键合晶圆包括第一晶圆210,第二晶圆220和键合部分23。
该实施方式中,键合部分23包括在第一晶圆210顶表面顺序层叠的第一顶层金属绝缘层211和第一互连金属绝缘层213,以及在第二晶圆220顶表面顺次层叠的第二顶层金属绝缘层221和第二互连金属绝缘层223。第一顶层金属绝缘层211具有与第一晶圆210相连接的第一顶层金属212,第一互连金属绝缘层213具有与第一顶层金属212相连接的第一互连金属柱214。第二顶层金属绝缘层221具有与第二晶圆220相连接的第二顶层金属222,第二互连金属绝缘层223具有与第二顶层金属222相连接的第二互连金属柱224。
本发明的键合晶圆的键合部分23在第一晶圆210之上的第一互连金属绝缘层与第二晶圆220之上的第二互连金属绝缘层相互键合的界面处,是通过一个金属键合垫216使第一互连金属柱和第二互连金属柱实现互连。这样,所述第一顶层金属212和第一互连金属柱214与第二互连金属柱224和第二顶层金属222顺次连接,从而实现了第一晶圆210与第二晶圆220的互连。
在本实施方式中,本发明的键合晶圆不包括大直径的金属柱,而是通过金属键合垫将两个晶圆之上的细金属柱直接相互连接。结构得到了简化。
本发明中,用于键合的各晶圆可以相同,也可以不同。用于键合的晶圆可仅具有器件区、仅具有存储区、或者同时具有器件区和存储区、或者具有其他的常规结构。
各绝缘层起到隔离金属以避免金属扩散,保护金属连线的作用,从而避免了金属扩散对器件性能的影响。各绝缘层的厚度与材料可以相同,也可以不同。绝缘层的材料没有特别限制,可以是氧化物、氮化物或氮氧化物。例如绝缘层可均为氧化硅。
各金属部分起到形成电连接,传导信号的作用。金属部分的材质可以为铜、铝、锡、钨等半导体工业中常用的金属中的一种或多种。各部分的金属可以相同也可以不同。例如,所用金属可均为铜。
本发明中,将金属键合垫用作金属互连的媒介,不仅减少了一层较粗的互连金属柱,结构更为简单,而且与此同时工艺也得到了简化,省去了制作较粗互连金属柱的步骤以及所需使用的光罩与平坦化工艺,节约了成本,更避免了对较细互连金属柱平坦化过程造成的缺陷对键合的影响,提高了键合晶圆的良率。
以下结合图3a-e和图4a-g,详细说明图2所示键合晶圆的制备方法。
如图3a所示,在第一晶圆310的顶表面沉积第一顶层金属绝缘层311。通过图形转移和蚀刻工艺,在第一顶层金属绝缘层311中形成沟槽,沟槽底部露出第一晶圆310的顶表面;对所述沟槽进行导电金属沉积,通过平坦化工艺去除多余的导电金属,使第一顶层金属312与第一顶层金属绝缘层311的高度平齐,在第一顶层金属绝缘层311中形成与第一晶圆310相连接的第一顶层金属312。
接着,在第一顶层金属绝缘层311的表面沉积第一互连金属绝缘层313,通过图形转移和蚀刻工艺,在第一互连金属绝缘层313中形成第一通孔。该第一通孔具有适于用作引线的尺寸。
进一步参见图3b-c,其中示出了金属键合垫的加工过程。
图3b中示出了对所述第一互连金属绝缘层313以及第一通孔进行导电金属沉积,使金属沉积在第一通孔中形成与第一顶层金属312连接的第一互连金属柱314并在第一互连金属绝缘层313上形成第一金属层315。
图3c中示出了蚀刻所述第一金属层315之后形成与第一互连金属柱314具有相同外轮廓的第一金属键合垫316。
上述绝缘层的沉积方法可以是任何合适的方法,例如化学气相沉积法,但不限于此。
沉积金属层的方法也没有特别限制,可以是任何适用的方法,例如物理气相沉积法,但不限于此。
蚀刻绝缘层和上述金属层的方法可以是干法离子蚀刻工艺,但不限于此。
如前所述,形成该第一金属键合垫316可避免对很细的互连金属柱进行平坦化,不仅简化了工序,也避免了对细金属柱平坦化引入的缺陷对键合的影响。
同样地,如图3d所示,在第二晶圆320的表面顺次层叠第二顶层金属绝缘层321和第二互连金属绝缘层323。与图3a所示结构的制备方法类似,并在第二顶层金属绝缘层中设置与第二晶圆320相连接的第二顶层金属322,在第二互连金属绝缘层323中形成第二通孔。在此不再赘述。在第二互连金属绝缘层323和第二通孔上沉积金属层,并通过平坦化形成与所述第二互连金属绝缘层323高度平齐的,且与第二顶层金属322连接的第二互连金属柱324。平坦化工艺可以是同时借助化学氧化和机械研磨机理的化学机械抛光工艺,来去除多余的金属,但不限于此。
参见图3e,将图3d中所示的第二晶圆翻转,使得第二互连金属柱324对应图3c中所示的第一晶圆结构中的第一金属键合垫316,所述第二互连金属绝缘层323对应所述第一互连金属绝缘层313,将所述第一晶圆与所述第二晶圆进行键合连接得到键合晶圆300。该键合晶圆300具有与图2所示的键合晶圆200类似的结构。
将两个晶圆进行键合的方法可采用任何合适的方法,例如可采用高温键合,高压键合,熔胶键合等方法,优选的采用高温键合方法。采用高温键合方法时,键合温度为200-500℃。
由于第一金属键合垫316可弥补对第二互连金属绝缘层的平坦化造成的第二互连金属柱下凹的缺陷,因此在键合后可形成良好的电连接。在获得理想良率的同时,简化了工艺,降低了成本。
进一步参见图4a-g,以本发明的另一种具体实施方式为例,说明图2所示键合晶圆制备方法。
如图4a-c所示,与图3a-c所示结构的制备方法相同,在第一晶圆410的顶表面顺次层叠设置有与第一晶圆410相连接的第一顶层金属412的第一顶层金属绝缘层411和第一互连金属绝缘层413。在第一互连金属绝缘层413中蚀刻出第一通孔(图4a),并通过沉积导电金属使金属填充第一通孔形成第一互连金属柱414并在第一互连金属绝缘层413上形成第一金属层415(图4b)。对该金属层进行蚀刻形成与第一互连金属柱414具有相同外轮廓的第一金属键合垫416(图4c)。
与图3所示的实施方式不同的是,如图4d-f所示,第二晶圆420的表面也如前述第一晶圆410相同的方法,顺次层叠设置有与第二晶圆420相连接的第二顶层金属422的第二顶层金属绝缘层421和第二互连金属绝缘层423,并在第二顶层金属绝缘层421中蚀刻出第二通孔(图4d)。通过沉积导电金属使金属填充第二通孔形成第二互连金属柱424并在第二互连金属绝缘层423上形成金属层425(图4e)。通过蚀刻金属层425形成与第二互连金属柱424具有相同外周轮廓的第二金属键合垫426(图4f)。
如前所述,形成该第一金属键合垫416和第二金属键合垫426可避免对很细的互连金属柱进行平坦化,进一步简化了工序,也避免了对细金属柱平坦化引入的缺陷对键合的影响。
参见图4g,将图4f中所示的第二晶圆翻转,使得第二金属键合垫426对应图4c中所示的第一晶圆结构中的第一金属键合垫416,所述第二互连金属绝缘层423对应所述第一互连金属绝缘层413,将所述第一晶圆与所述第二晶圆进行键合连接得到键合晶圆400。该键合晶圆400具有与图2所示的键合晶圆200类似的结构。
进一步参见图5,其中示出了本发明另一种实施方式的键合晶圆的结构示意图。如图所示,键合晶圆500包括第一晶圆510,第二晶圆520和键合部分53。
与图2所示的键合晶圆类似,键合部分53包括在第一晶圆510上顺次层叠的第一顶层金属绝缘层511和第一互连金属绝缘层513;所述第一顶层金属绝缘层511具有与第一晶圆510相连接的第一顶层金属512;所述第一互连金属绝缘层513具有第一互连金属柱514;所述第一顶层金属512和所述第一互连金属柱514相互电连接;键合部分53也包括第一金属键合垫516,所述第一金属键合垫516与第一互连金属柱514具有相同的外轮廓,且第一金属键合垫516与第一互连金属柱514相互电连接。
与图2所示的键合晶圆不同之处在于,键合部分53还包括在第二晶圆520上的第二顶层金属绝缘层521,第二顶层金属绝缘层521中设置有与第二晶圆520相连接的第二顶层金属522,该第二顶层金属522直接与第一金属键合垫516键合,而不再设置第二互连金属绝缘层和第二互连金属柱。
该实施方式减少了第二晶圆表面的互连金属柱,结构更为简单,而且与此同时工艺也得到了简化,省去了在第二晶圆表面制作包含有互连金属柱的绝缘层和互连金属柱的步骤,进一步节约了成本,避免了对第二晶圆上包含有互连金属柱的绝缘层的平坦化过程造成的缺陷对键合的影响,提高了键合晶圆的良率。
以上所述,仅为本发明较佳的具体实施方式,但本发明的保护范围并不局限于此。任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围以所属权利要求的保护范围为准。
Claims (12)
1.一种键合晶圆,所述键合晶圆包括依次层叠的以下结构:
第一晶圆;
具有第一顶层金属的第一顶层金属绝缘层,所述第一顶层金属绝缘层层叠在所述第一晶圆上;
一个或两个互连金属绝缘层,其中所述一个或两个互连金属绝缘层层叠在所述第一顶层金属绝缘层上,且在所述一个或两个互连金属绝缘层中形成有互连金属柱;
具有第二顶层金属的第二顶层金属绝缘层,所述第二顶层金属绝缘层层叠在所述互连金属绝缘层上;和
第二晶圆,所述第二晶圆层叠在所述第二顶层金属绝缘层上;
其中,所述互连金属柱与所述第一顶层金属和所述第二顶层金属之间形成电连接。
2.根据权利要求1所述的键合晶圆,其中,所述第一顶层金属、第二顶层金属或互连金属柱的金属材料各自选自铜、铝、锡和钨中的至少一种。
3.根据权利要求2所述的键合晶圆,其中,所述第一顶层金属、第二顶层金属以及互连金属柱的金属材料为铜。
4.根据权利要求1所述的键合晶圆,其中,所述第一晶圆和所述第二晶圆中的每一个具有选自器件区、存储区中的至少一个区。
5.根据权利要求1所述的键合晶圆,其中,各所述绝缘层的绝缘材料选自氧化物、氮化物和氮氧化物中的至少一种。
6.一种键合晶圆的制备方法,所述方法包括:
提供第一晶圆,并在所述第一晶圆上形成第一顶层金属绝缘层,其中在所述第一顶层金属绝缘层中形成有第一顶层金属;
在所述第一顶层金属绝缘层上形成第一互连金属绝缘层;
蚀刻所述第一互连金属绝缘层以形成暴露所述第一顶层金属的第一通孔;
向所述第一互连金属绝缘层以及所述第一通孔沉积金属以在所述第一通孔内形成第一互连金属柱并在第一互连金属绝缘层上形成第一金属层;
蚀刻所述第一金属层以暴露所述第一互连金属绝缘层并形成具有与所述第一通孔的外轮廓相同的第一金属键合垫;
提供第二晶圆,并在所述第二晶圆上形成第二顶层金属绝缘层,其中,在所述第二顶层金属绝缘层中形成有第二顶层金属;
可选地,进一步在所述第二顶层金属绝缘层上形成第二互连金属绝缘层,其中在所述第二互连金属绝缘层中形成有与所述第二顶层金属互连的第二互连金属柱;和
使第一晶圆和第二晶圆键合。
7.根据权利要求6所述的方法,其中,当所述第二晶圆上仅形成有第二顶层金属绝缘层时,在所述键合中使所述第二顶层金属绝缘层与所述第一晶圆上的所述第一互连金属绝缘层对接,并使所述第二顶层金属与所述第一金属键合垫对接。
8.根据权利要求6所述的方法,其中,形成具有第二互连金属柱的第二互连金属绝缘层的方法包括:
在所述第二晶圆上沉积第二互连金属绝缘层;
蚀刻所述第二互连金属绝缘层形成暴露出第二顶层金属的第二通孔;
向所述第二互连金属绝缘层及第二通孔沉积金属以在所述第二通孔内形成第二互连金属柱并在第二互连金属绝缘层上形成第二金属层;和
平坦化所述第二金属层形成具有第二互连金属柱的所述第二互连金属绝缘层,或者蚀刻所述第二金属层以暴露所述第二互连金属绝缘层并形成具有与所述第二互连金属柱的外轮廓相同的第二金属键合垫。
9.根据权利要求8所述的方法,其中,当所述第二晶圆上形成有第二互连金属绝缘层时,在所述键合中使第二互连金属绝缘层与所述第一晶圆上的所述第一互连金属绝缘层对接,并使所述第二互连金属柱或所述第二金属键合垫与所述第一金属键合垫对接。
10.根据权利要求6-9中任一项所述的方法,其中,所述键合采用选自高温键合、高压键合和熔胶键合中的一种方法。
11.根据权利要求10所述的方法,其中,当采用高温键合方法时,键合温度为200-500℃。
12.根据权利要求6所述的方法,其中,在所述第一晶圆和所述第二晶圆上分别形成第一顶层金属绝缘层和第二顶层金属绝缘层的步骤包括:在所述第一晶圆和所述第二晶圆的表面分别沉积绝缘层,蚀刻所沉积绝缘层形成沟槽,对所述沟槽进行金属沉积与平坦化,形成具有顶层金属的所述第一顶层金属绝缘层和所述第二顶层金属绝缘层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811232574.6A CN109390305B (zh) | 2018-10-22 | 2018-10-22 | 一种键合晶圆及其制备方法 |
Applications Claiming Priority (1)
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---|---|---|---|
CN201811232574.6A CN109390305B (zh) | 2018-10-22 | 2018-10-22 | 一种键合晶圆及其制备方法 |
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CN109390305A true CN109390305A (zh) | 2019-02-26 |
CN109390305B CN109390305B (zh) | 2021-05-11 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811232574.6A Active CN109390305B (zh) | 2018-10-22 | 2018-10-22 | 一种键合晶圆及其制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN109390305B (zh) |
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