CN110718476A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，半导体结构包括：提供第一晶圆，所述第一晶圆内具有若干晶体管及位于所述晶体管顶部的第一导电结构，所述第一导电结构与所述晶体管电连接；提供第二晶圆，所述第二晶圆内具有第二导电结构；键合所述第一晶圆与所述第二晶圆，所述第一导电结构与所述第二导电结构电连接。本发明有助于缩短形成半导体结构的工艺时间。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)是组成CMOS集成电路的基本单元。CMOS集成电路是一种单极型晶体管集成电路。CMOS反相器电路由N沟道和P沟道MOS场效应晶体管组成。N沟道与P沟道MOS场效应晶体管互为负载，处于互补工作状态。当输入低电平时，PMOS管导通，NMOS管截止，输出高电平。当输入高电平时，PMOS管截止，NMOS管导通，输出低电平。
CMOS电路具有静态功耗低、抗干扰能力强及速度快等优点。
然而，整个CMOS形成工艺流程的耗时长，影响CMOS的制作效率，因此，现有CMOS工艺仍有待改进。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，有助于缩短形成半导体结构的工艺时间。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供第一晶圆，所述第一晶圆内具有若干晶体管及位于所述晶体管顶部的第一导电结构，所述第一导电结构与所述晶体管电连接；提供第二晶圆，所述第二晶圆内具有第二导电结构；键合所述第一晶圆与所述第二晶圆，所述第一导电结构与所述第二导电结构电连接。
可选的，所述第一晶圆包括第一基底及位于所述第一基底上的第一介质层，所述第一介质层具有相对的第一面和第二面，所述第一面与所述第一基底表面相接触，所述第二面暴露出所述第一导电结构；所述晶体管包括：位于所述第一基底表面的栅极结构以及分别位于所述栅极结构两侧的第一基底内的源区和漏区；所述第一导电结构位于所述第一介质层内，且所述第一导电结构与所述栅极结构、源区和漏区中的一者或多者电连接。
可选的，所述第二面暴露出的所述第一导电结构表面高于所述第二面。
可选的，所述第一晶圆还包括：位于所述第二面的第二介质层，所述第二介质层具有相对的第三面和第四面，所述第三面与所述第二面相接触；位于所述第二介质层内的第一插塞，所述第一插塞与所述第一导电结构电连接，所述第四面暴露出所述第一插塞。
可选的，所述第四面暴露出的所述第一插塞表面高于所述第四面。
可选的，所述第一导电结构包括：若干层重叠设置的第一导电层；位于相邻两层第一导电层之间或所述第一导电层与晶体管之间的第一导电插塞。
可选的，所述第二晶圆包括第二基底及位于所述第二基底上的第三介质层，所述第三介质层具有相对的第五面和第六面，所述第五面与所述第二基底表面相接触，所述第六面暴露出所述第二导电结构。
可选的，所述第六面暴露出的所述第二导电结构表面高于所述第六面。
可选的，所述第二晶圆还包括位于所述第六面表面的第四介质层，所述第四介质层具有相对的第七面和第八面，所述第七面与所述第六面相接触；位于所述第四介质层内的第二插塞，所述第二插塞与所述第二导电结构电连接，所述第八面暴露出所述第二插塞。
可选的，所述第八面暴露出的所述第二插塞表面高于所述第八面。
可选的，所述第二导电结构包括若干层重叠设置的第二导电层以及位于相邻两层第二导电层之间的第二导电插塞。
可选的，所述晶体管为PMOS晶体管和NMOS晶体管中的一者或两者。
相应的，本发明还提供一种上述形成方法所形成的半导体结构。
本发明还提供一种半导体结构，包括：第一晶圆，所述第一晶圆内具有若干晶体管及位于所述晶体管顶部的第一导电结构，所述第一导电结构与所述晶体管电连接。
可选的，所述第一晶圆包括第一基底及位于所述第一基底上的第一介质层，所述第一介质层具有相对的第一面和第二面，所述第一面与所述第一基底表面相接触，所述第二面暴露出所述第一导电结构；所述晶体管包括：位于所述第一基底表面的栅极结构以及分别位于所述栅极结构两侧的第一基底内的源区和漏区；所述第一导电结构位于所述第一介质层内，且所述第一导电结构与所述栅极结构、源区和漏区中的一者或多者电连接。
可选的，所述第二面暴露出的所述第一导电结构表面高于所述第二面。
可选的，所述第一晶圆还包括：位于所述第二面表面的第二介质层，所述第二介质层具有相对的第三面和第四面，所述第三面与所述第二面相接触；位于所述第二介质层内的第一插塞，所述第一插塞与所述第一导电结构电连接，所述第四面暴露出所述第一插塞。
可选的，所述第四面暴露出的所述第一插塞表面高于所述第四面。
可选的，所述第一导电结构包括若干层重叠设置的第一导电层；位于相邻两层第一导电层之间或所述第一导电层与晶体管之间的第一导电插塞。
可选的，所述晶体管为PMOS晶体管和NMOS晶体管中的一者或两者。
相应的，本发明还提供一种形成上述半导体结构的方法。
本发明还提供一种半导体结构，包括：第二晶圆，所述第二晶圆内具有第二导电结构。
可选的，所述第二晶圆包括第二基底及位于所述第二基底上的第三介质层，所述第三介质层具有相对的第五面和第六面，所述第五面与所述第二基底表面相接触，所述第六面暴露出所述第二导电结构。
可选的，所述第六面暴露出的所述第二导电结构表面高于所述第六面。
可选的，所述第二晶圆还包括位于所述第六面表面的第四介质层，所述第四介质层具有相对的第七面和第八面，所述第七面与所述第六面相接触；位于所述第四介质层内的第二插塞，所述第二插塞与所述第二导电结构电连接，所述第八面暴露出所述第二插塞。
可选的，所述第八面暴露出的所述第二插塞表面高于所述第八面。
可选的，所述第二导电结构包括若干层重叠设置的第二导电层以及位于相邻两层第二导电层之间的第二导电插塞。
相应的，本发明还提供一种形成上述半导体结构的方法。
与现有技术相比，本发明的技术方案具有以下优点：
提供第一晶圆，所述第一晶圆内具有若干晶体管及位于所述晶体管顶部的第一导电结构，所述第一导电结构与所述晶体管电连接；提供第二晶圆，所述第二晶圆内具有第二导电结构；因而所述晶体管及所述第一导电结构的形成进程与所述第二导电结构的形成进程相独立，可以并行进行。后续通过键合所述第一晶圆与所述第二晶圆，使所述第一导电结构与所述第二导电结构电连接，形成半导体结构。前述同时进行所述晶体管及所述第一导电结构的制作与所述第二导电结构的制作，有助于缩短形成半导体结构的工艺时间，提高半导体结构的制造效率；此外，还有助于提高键合所述第一晶圆与所述第二晶圆的工艺良率，从而可提高半导体结构的良率。
可选方案中，所述第二面暴露出的所述第一导电结构表面高于所述第二面，后续键合所述第一晶圆与所述第二晶圆的步骤中，有助于实现所述第一导电结构与所述第二导电结构相粘接，从而降低所述第一导电结构与所述第二导电结构断开的风险，以保证所述第一导电结构与所述第二导电结构电连接。
可选方案中，所述第四面暴露出的所述第一插塞表面高于所述第四面，后续键合所述第一晶圆与所述第二晶圆的步骤中，有利于保证所述第一插塞与所述第二导电结构相接触并牢固的粘接在一起，从而提高键合质量。
附图说明
图1至图4是本发明半导体结构形成方法一实施例中各步骤对应的结构示意图；
图5至图7是本发明半导体结构形成方法另一实施例中各步骤对应的结构示意图；
图8至图10是本发明半导体结构形成方法又一实施例中各步骤对应的结构示意图；
图11至图13是本发明半导体结构形成方法再一实施例中各步骤对应的结构示意图；
图14至图16是本发明半导体结构形成方法又一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有半导体结构的性能仍有待提高。
现结合一种半导体结构的形成方法进行分析，形成半导体结构的工艺步骤主要包括：提供衬底，在所述衬底表面上形成若干晶体管；形成覆盖所述晶体管表面的第一介质层；在所述第一介质层内形成第一导电结构，所述导电结构位于所述晶体管的顶部；形成覆盖所述第一介质层及第一导电结构表面的第二介质层；在所述第二介质层内形成第二导电结构，所述第二导电结构与所述第一导电结构电连接。
上述方法形成的半导体结构的工艺时间长，分析其原因在于：
形成工艺依次进行，在完成一个形成工艺后才能进行下一个形成工艺。例如，在完成第一导电结构的形成工艺后，才能进行第二介质层的形成工艺，而后才能进第二导电结构的形成工艺。上述方法导致半导体结构的制造效率底，形成半导体结构的工艺时间长。
为了解决上述问题，本发明提供一种半导体结构的形成方法，在第一晶圆上形成晶体管及第一导电结构，在第二晶圆上形成第二导电结构，能够提高半导体结构的制造效率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图4为本发明一实施例提供的半导体结构形成过程的结构示意图。
参考图1，提供第一晶圆100，所述第一晶圆100内具有若干晶体管及位于所述晶体管顶部的第一导电结构120，所述第一导电结构120与所述晶体管电连接。
本实施例中，所述第一晶圆100包括第一基底110及位于所述第一基底110上的第一介质层111，所述第一介质层111具有相对的第一面101和第二面102，所述第一面101与所述第一基底110表面相接触，所述第二面102暴露出所述第一导电结构120。
本实施例中，所述晶体管包括：位于所述第一基底110表面的栅极结构以及分别位于所述栅极结构两侧的第一基底110内的源区和漏区。
所述晶体管为PMOS晶体管和NMOS晶体管中的一者或两者。
本实施例中，所述第一晶圆100还包括：阱区，所述阱区位于所述第一基底110内，所述栅极结构覆盖部分所述阱区表面，所述源区和所述漏区分别位于所述栅极结构两侧的所述阱区内。
本实施例中，所述阱区包括第一阱区137及第二阱区138，所述第一阱区137具有第一掺杂类型，所述第二阱区138具有第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型相反。
本实施例中，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
所述栅极结构包括第一栅极结构131及第二栅极结构132，所述第一栅极结构131覆盖所述第一阱区137部分表面，所述第二栅极结构132覆盖所述第二阱区138部分表面。
所述源区包括第一源区133和第二源区134，所述漏区包括第一漏区135和第二漏区136，所述第一源区133和所述第一漏区135位于所述第一栅极结构131两侧的所述第一阱区137内。所述第二源区134和所述第二漏区136位于所述第二栅极结构132两侧的所述第二阱区138内。
所述第一源区133和所述第一漏区135的掺杂类型与所述第一掺杂类型相反。所述第二源区134和所述第二漏区136的掺杂类型与所述第二掺杂类型相反。
本实施例中，所述栅极结构包括栅介质层140及位于所述栅介质层140上的栅电极层141。
本实施例中，所述栅极结构还包括：位于所述栅电极层141侧壁上的侧墙142。
本实施例中，所述第一基底110内还具有隔离结构143，所述隔离结构143位于相邻所述晶体管之间。
本实施例中，所述第一介质层111的材料为氮氧化硅。在其他实施例中，所述第一介质层的材料还可以为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼或碳氮化硼。
所述第一导电结构120位于所述第一介质层111内，且所述第一导电结构120与所述栅极结构、源区和漏区中的一者或多者电连接。
本实施例中，所述第一导电结构120包括：若干层重叠设置的第一导电层121；位于相邻两层第一导电层121之间或所述第一导电层121与晶体管之间的第一导电插塞122。
所述第一导电结构120的材料为铜、铝、钨或铝铜合金。本实施例中，第一导电结构120的材料为铜。
本实施例中，所述第二面102作为所述第一晶圆100的表面。所述第二面102暴露出的所述第一导电结构120表面高于所述第二面102，后续键合所述第一晶圆100与所述第二晶圆的步骤中，所述第一导电结构120容易与第二插塞粘接在一起，以提高所述第一导电结构120与所述第二导电结构或第二插塞的电连接质量。
本实施例中，所述第二面102暴露出的所述第一导电结构120表面高于所述第二面1nm～10nm。若所述第一导电结构120表面与所述第二面102的高度差值过小，后续键合所述第一晶圆100与所述第二晶圆，使得所述第一导电结构120与第二插塞相粘接的难度加大。若所述第一导电结构120表面与所述第二面102的高度差值过大，后续键合所述第一晶圆100与所述第二晶圆，所述第二面102与所述第二晶圆表面间容易存在空隙。
参考图2，提供第二晶圆150，所述第二晶圆150内具有第二导电结构160。
本实施例中，所述第二晶圆150包括第二基底170及位于所述第二基底170上的第三介质层113，所述第三介质层113具有相对的第五面105和第六面106，所述第五面105与所述第二基底170表面相接触，所述第六面106暴露出所述第二导电结构160。
本实施例中，所述第三介质层113的材料为氮氧化硅。在其他实施例中，所述第三介质层的材料还可以为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
本实施例中，所述第二导电结构160包括若干层重叠设置的第二导电层161以及位于相邻两层第二导电层161之间的第二导电插塞162。
本实施例中，所述第二晶圆150还包括：位于所述第六面106表面的第四介质层114，所述第四介质层114具有相对的第七面107和第八面108，所述第七面107与所述第六面106相接触；位于所述第四介质层114内的第二插塞182，所述第二插塞182与所述第二导电结构160电连接，所述第八面108暴露出所述第二插塞182。
本实施例中，所述第六面106暴露出的所述第二导电结构160表面与所述第六面106齐平。
所述第八面108作为所述第二晶圆150的表面，所述第八面108暴露出的所述第二插塞182表面高于所述第八面108，后续键合所述第一晶圆100与所述第二晶圆150的步骤中，所述第二插塞182容易与所述第一导电结构120粘连在一起。
本实施例中，所述第八面108暴露出的所述第二插塞182表面高于所述第八面1nm～10nm。若所述第二插塞182与所述第八面108的高度差值过小，后续键合所述第一晶圆100与所述第二晶圆150，使得所述第二插塞182与所述第一导电结构120间的粘连难度加大。若所述第二插塞182与所述第八面108的高度差值过大，所述第二面102与所述第八面108间容易存在空隙，影响所述第一晶圆100与所述第二晶圆150的键合质量。
所述第四介质层114的材料为氧化硅或氮化硅，有利于提高所述第八面108与所述第一晶圆100表面间的黏附强度。
参考图3，键合所述第一晶圆100(参考图1)与所述第二晶圆150(参考图2)，所述第一导电结构120与所述第二导电结构160电连接。
本实施例中，采用丝焊工艺对所述第一晶圆100及所述第二晶圆150进行键合。在其他实施例中，还可以采用压焊工艺对所述第一晶圆100及所述第二晶圆150进行键合。
本实施例中，在键合工艺中，所述第二面102与所述第八面108相贴合，所述第一导电结构120与所述第二插塞182相粘接。
参考图4，本实施例中，键合所述第一晶圆100与所述第二晶圆150后，还包括：对所述第二基底170进行打薄，对剩余所述第二基底170进行平坦化处理；刻蚀所述第二基底170，在所述第二基底170内形成开口(图中未示出)；在所述开口内形成焊盘结构(图中未示出)，所述焊盘结构与所述第二导电结构160电连接。
本实施例中，对所述第二基底170进行打薄后，采用化学机械研磨方法对剩余所述第二基底170进行平坦化处理。
在进行键合工艺前，所述晶体管及所述第一导电结构120的形成工艺与所述第二导电结构160的形成工艺分别在不同的晶圆上进行的。因此所述晶体管及所述第一导电结构120的形成进程与所述第二导电结构160的形成进程彼此相独立，可同时进行。通过键合工艺，使所述第一导电结构120与所述第二导电结构160电连接，以形成半导体结构。所述形成方法的工艺时间短，制作效率高。在形成具有晶体管及第一导电结构120的第一晶圆100后，可去除制作良率低于工艺要求的所述第一晶圆100；在形成具有第二导电结构160的第二晶圆150后，可去除制作良率低于工艺要求的所述第二晶圆150，有助于提高键合工艺良率，从而可改善所述半导体结构的良率。
参照图4，本实施例还提供一种采用上述形成方法获得的半导体结构。
图5至图7是本发明半导体结构形成方法另一实施例中各步骤对应的结构示意图。
参考图5，提供第一晶圆200，所述第一晶圆200内具有若干晶体管及位于所述晶体管顶部的第一导电结构220，所述第一导电结构220与所述晶体管电连接。
本实施例中，所述第一晶圆200包括第一基底210及位于所述第一基底210上的第一介质层211，所述第一介质层211具有相对的第一面201和第二面202，所述第一面201与所述第一基底210表面相接触，所述第二面202暴露出所述第一导电结构220。
本实施例中，所述第一导电结构220包括：若干层重叠设置的第一导电层221；位于相邻两层第一导电层221之间或所述第一导电层221与晶体管之间的第一导电插塞222。
本实施例中，所述第一晶圆200还包括：位于所述第二面202表面的第二介质层212，所述第二介质层212具有相对的第三面203和第四面204，所述第三面203与所述第二面202相接触；位于所述第二介质层212内的第一插塞281，所述第一插塞281与所述第一导电结构220电连接，所述第四面204暴露出所述第一插塞281。
本实施例中，所述第二面202暴露出的所述第一导电结构220表面与所述第二面202齐平。
所述第四面204作为所述第一晶圆200的表面。所述第四面204暴露出的所述第一插塞281表面高于所述第四面204，后续键合所述第一晶圆200与所述第二晶圆的步骤中，有利于保证所述第一插塞281与所述第二导电结构或第二插塞相接触并牢固的粘接在一起，从而提高键合质量。
本实施例中，所述第四面204暴露出的所述第一插塞281表面高于所述第四面1nm～10nm。若所述第一插塞281表面与所述第四面204的高度差值过小，后续键合所述第一晶圆200与所述第二晶圆，容易影响所述第一插塞281与所述第二导电结构的粘接效果。若所述第一插塞281表面与所述第四面204的高度差值过大，会使得所述第四面204与所述第二晶圆表面间的键合质量较差。
所述第二介质层212的材料为氧化硅或氮化硅，有利于提升所述第四面204与所述第二晶圆250表面间的黏附质量。
参考图6，提供第二晶圆250，所述第二晶圆250内具有第二导电结构260。
本实施例中，所述第二晶圆250仅包括第二基底270及位于所述第二基底270上的第三介质层213，所述第三介质层213内具有第二导电结构260。所述第三介质层213具有相对的第五面205和第六面206，所述第五面205与所述第二基底270表面相接触，所述第六面206暴露出所述第二导电结构260。
本实施例中，所述第二导电结构260包括若干层重叠设置的第二导电层261以及位于相邻两层第二导电层261之间的第二导电插塞262。
所述第六面206作为所述第二晶圆250的表面。所述第六面206暴露出的所述第二导电结构260表面高于所述第六面206，后续键合所述第一晶圆200与所述第二晶圆250的步骤中，有助于实现所述第二导电结构260与所述第一导电结构220相粘接。
其中，所述第六面206暴露出的所述第二导电结构260表面高于所述第六面1nm～10nm。若所述第二导电结构260表面与所述第六面206的高度差值过小，后续键合所述第一晶圆200与所述第二晶圆250，导致所述第二导电结构260与所述第一插塞281(参考图5)断开的风险加大。若所述第二导电结构260表面与所述第六面206的高度差值过大，后续键合所述第一晶圆200与所述第二晶圆250，使得所述第六面206与所述第四面204间距较大，容易影响所述第六面206与所述第四面204的黏附效果。
参考图7，键合所述第一晶圆200(参考图1)与所述第二晶圆250(参考图5)，所述第一导电结构220与所述第二导电结构260电连接。
本实施例中，在键合工艺中，所述第四面204与所述第六面206相贴合，所述第一插塞281与所述第二导电结构260相粘接。
本实施例中，键合所述第一晶圆200与所述第二晶圆250后，还包括：对所述第二基底270进行打薄，对剩余所述第二基底270进行平坦化处理；刻蚀所述第二基底270，在所述第二基底270内形成开口(图中未示出)；在所述开口内形成焊盘结构(图中未示出)，所述焊盘结构与所述第二导电结构260电连接。
参照图7，本实施例还提供一种采用上述形成方法获得的半导体结构。
图8至图10是本发明半导体结构形成方法又一实施例中各步骤对应的结构示意图。
参考图8，提供第一晶圆300，所述第一晶圆300内具有若干晶体管及位于所述晶体管顶部的第一导电结构320，所述第一导电结构320与所述晶体管电连接。
本实施例中，所述第一晶圆300包括第一基底310及位于所述第一基底310上的第一介质层311，所述第一介质层311具有相对的第一面301和第二面302，所述第一面301与所述第一基底310表面相接触，所述第二面302暴露出所述第一导电结构320。
本实施例中，所述第一导电结构320仅包括单层所述第一导电插塞322，所述第一导电插塞322与所述栅极结构、源区和漏区中的一者或多者电连接。
本实施例中，所述第二面302作为所述第一晶圆300的表面。所述第二面302暴露出的所述第一导电插塞322表面高于所述第二面302。
参考图9，提供第二晶圆350，所述第二晶圆350内具有第二导电结构360。
本实施例中，所述第二晶圆350包括第二基底370及位于所述第二基底370上的第三介质层313，所述第三介质层313内具有第二导电结构360。所述第三介质层313具有相对的第五面305和第六面306，所述第五面305与所述第二基底370表面相接触，所述第六面306暴露出所述第二导电结构360。
本实施例中，所述第二导电结构360包括若干层重叠设置的第二导电层361以及位于相邻两层第二导电层361之间的第二导电插塞362。
所述第六面306作为所述第二晶圆350的表面。所述第六面306暴露出的所述第二导电结构360表面高于所述第六面306，后续键合所述第一晶圆300与所述第二晶圆350的步骤中，有助于实现所述第二导电结构360与所述第一导电插塞322相粘接。
参考图10，键合所述第一晶圆300(参考图8)与所述第二晶圆350(参考图9)，所述第一导电结构与所述第二导电结构360电连接。
本实施例中，在键合工艺中，所述第二面302与所述第六面306相贴合，所述第一导电插塞322与所述第二导电结构360相粘接。
本实施例中，键合所述第一晶圆300与所述第二晶圆350后，还包括：对所述第二基底370进行打薄，对剩余所述第二基底370进行平坦化处理；刻蚀所述第二基底370，在所述第二基底370内形成开口(图中未示出)；在所述开口内形成焊盘结构(图中未示出)，所述焊盘结构与所述第二导电结构360电连接。
参照图10，本实施例还提供一种采用上述形成方法获得的半导体结构。
图11至图13是本发明半导体结构形成方法再一实施例中各步骤对应的结构示意图。
参考图11，提供第一晶圆400，所述第一晶圆400内具有若干晶体管及位于所述晶体管顶部的第一导电结构420，所述第一导电结构420与所述晶体管电连接。
本实施例中，所述第一晶圆400包括第一基底410及位于所述第一基底410上的第一介质层411，所述第一介质层411具有相对的第一面401和第二面402，所述第一面401与所述第一基底410表面相接触，所述第二面402暴露出所述第一导电结构420。
本实施例中，所述第一导电结构420包括：若干层重叠设置的第一导电层421；位于相邻两层第一导电层421之间或所述第一导电层421与晶体管之间的第一导电插塞422。
本实施例中，所述第二面402作为所述第一晶圆400的表面。所述第二面402暴露出的所述第一导电结构420表面高于所述第二面402。
参考图12，提供第二晶圆450，所述第二晶圆450内具有第二导电结构460。
本实施例中，所述第二晶圆450包括第二基底470及位于所述第二基底470上的第三介质层413，所述第三介质层413内具有第二导电结构460。所述第三介质层413具有相对的第五面405和第六面406，所述第五面405与所述第二基底470表面相接触，所述第六面406暴露出所述第二导电结构460。
本实施例中，所述第二导电结构460包括若干层重叠设置的第二导电层461以及位于相邻两层第二导电层461之间的第二导电插塞462。
所述第六面406作为所述第二晶圆450的表面。所述第六面406暴露出的所述第二导电结构460表面高于所述第六面406。
本实施例中，所述第二面402暴露出的所述第一导电层421与所述第六面406暴露出的所述第二导电层461的直径差值为15nm～50nm，后续键合所述第一晶圆400与所述第二晶圆450，有助于快速对准所述第一导电层421与所述第二导电层461，从而降低工艺难度。
参考图13，键合所述第一晶圆400与所述第二晶圆450，所述第一导电结构420与所述第二导电结构460电连接。
本实施例中，在键合工艺中，所述第二面402与所述第六面406相贴合，所述第一导电层421与所述第二导电层461相粘接。
本实施例中，键合所述第一晶圆400与所述第二晶圆450后，还包括：对所述第二基底470进行打薄，对剩余所述第二基底470进行平坦化处理；刻蚀所述第二基底470，在所述第二基底470内形成开口(图中未示出)；在所述开口内形成焊盘结构(图中未示出)，所述焊盘结构与所述第二导电结构460电连接。
参照图13，本实施例还提供一种采用上述形成方法获得的半导体结构。
图14至图16是本发明半导体结构形成方法又一实施例中各步骤对应的结构示意图。
参考图14，提供第一晶圆500，所述第一晶圆500内具有若干晶体管及位于所述晶体管顶部的第一导电结构520，所述第一导电结构520与所述晶体管电连接。
本实施例中，所述第一晶圆500包括第一基底510及位于所述第一基底510上的第一介质层511，所述第一介质层511具有相对的第一面501和第二面502，所述第一面501与所述第一基底510表面相接触，所述第二面502暴露出所述第一导电结构520。
本实施例中，所述第一导电结构520包括：若干层重叠设置的第一导电层521；位于相邻两层第一导电层521之间或所述第一导电层521与晶体管之间的第一导电插塞522。
本实施例中，所述第一晶圆500还包括：位于所述第二面502表面的第二介质层512，所述第二介质层512具有相对的第三面503和第四面504，所述第三面503与所述第二面502相接触；位于所述第二介质层512内的第一插塞581，所述第一插塞581与所述第一导电结构520电连接，所述第四面504暴露出所述第一插塞581。
本实施例中，所述第四面504作为所述第一晶圆500的表面。所述第四面504暴露出的所述第一插塞581表面高于所述第四面504。
参考图15，提供第二晶圆550，所述第二晶圆550内具有第二导电结构560。
本实施例中，所述第二晶圆550包括第二基底570及位于所述第二基底570上的第三介质层513，所述第三介质层513具有相对的第五面505和第六面506，所述第五面505与所述第二基底570表面相接触，所述第六面506暴露出所述第二导电结构560。
本实施例中，所述第二导电结构560包括若干层重叠设置的第二导电层561以及位于相邻两层第二导电层561之间的第二导电插塞562。
本实施例中，所述第二晶圆550还包括：位于所述第六面506表面的第四介质层514，所述第四介质层514具有相对的第七面507和第八面508，所述第七面507与所述第六面506相接触；位于所述第四介质层514内的第二插塞582，所述第二插塞582与所述第二导电结构560电连接，所述第八面508暴露出所述第二插塞582。
本实施例中，所述第八面508作为所述第二晶圆550的表面，所述第八面508暴露出的所述第二插塞582表面高于所述第八面508。
本实施例中，所述第一插塞581(参考图14)与所述第二插塞582的直径差值为15nm～50nm，后续键合所述第一晶圆500与所述第二晶圆550，便于所述第一插塞581对准所述第二插塞582，有助于提高键合效率。
参考图16，键合所述第一晶圆500(参考图14)与所述第二晶圆550(参考图15)，所述第一导电结构520与所述第二导电结构560电连接。
本实施例中，在键合工艺中，所述第四面504与所述第八面508相贴合，所述第一插塞581与所述第二插塞582相粘接。
本实施例中，键合所述第一晶圆500与所述第二晶圆550后，还包括：对所述第二基底570进行打薄，对剩余所述第二基底570进行平坦化处理；刻蚀所述第二基底570，在所述第二基底570内形成开口(图中未示出)；在所述开口内形成焊盘结构(图中未示出)，所述焊盘结构与所述第二导电结构560电连接。
参照图16，本实施例还提供一种采用上述形成方法获得的半导体结构。
参考图1，本发明还提供一种半导体结构，包括：第一晶圆100，所述第一晶圆100内具有若干晶体管及位于所述晶体管顶部的第一导电结构120，所述第一导电结构120与所述晶体管电连接。
本实施例中，所述第一晶圆100包括第一基底110及位于所述第一基底110上的第一介质层111，所述第一介质层111具有相对的第一面101和第二面102，所述第一面101与所述第一基底110表面相接触，所述第二面102暴露出所述第一导电结构120；所述晶体管包括：位于所述第一基底110表面的栅极结构以及分别位于所述栅极结构两侧的第一基底110内的源区和漏区；所述第一导电结构120位于所述第一介质层111内，且所述第一导电结构120与所述栅极结构、源区和漏区中的一者或多者电连接。
本实施例中，所述晶体管为PMOS晶体管和NMOS晶体管中的一者或两者。
本实施例中，所述第一介质层111的材料为氮氧化硅。在其他实施例中，所述第一介质层111的材料还可以为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼或碳氮化硼。
本实施例中，所述第二面102作为所述第一晶圆100表面，所述第二面102暴露出的所述第一导电结构120表面高于所述第二面102。
本实施例中，所述第二面102暴露出的所述第一导电结构120表面高于所述第二面1nm～10nm。
本实施例中，所述第一导电结构120包括若干层重叠设置的第一导电层121；位于相邻两层第一导电层121之间或所述第一导电层121与晶体管之间的第一导电插塞122。
参考图1，本实施例还提供一种形成上述半导体结构的方法。
参考图5，在另一实施例中，所述第一晶圆200还包括：位于所述第二面202表面的第二介质层212，所述第二介质层212具有相对的第三面203和第四面204，所述第三面203与所述第二面202相接触；位于所述第二介质层212内的第一插塞281，所述第一插塞281与所述第一导电结构220电连接，所述第四面204暴露出所述第一插塞281。
其中，所述第四面204作为所述第一晶圆200表面。所述第四面204暴露出的所述第一插塞281表面高于所述第四面204。具体的，所述第四面204暴露出的所述第一插塞281表面高于所述第四面1nm～10nm。
所述第二介质层212的材料为氧化硅或氮化硅。
参考图5，本实施例还提供一种形成上述半导体结构的方法。
参考图8，在另一实施例中，所述第一导电结构仅包括单层所述第一导电插塞322，所述第一导电插塞322与所述栅极结构、源区和漏区中的一者或多者电连接。
本实施例中，所述第二面302作为所述第一晶圆300的表面。所述第二面302暴露出的所述第一导电插塞322表面高于所述第二面302。
参考图8，本实施例还提供一种形成上述半导体结构的方法。
参考图2，本发明还提供一种半导体结构，包括：第二晶圆150，所述第二晶圆150内具有第二导电结构160。
本实施例中，所述第二导电结构160包括若干层重叠设置的第二导电层161以及位于相邻两层第二导电层161之间的第二导电插塞162。
本实施例中，所述第二晶圆150包括第二基底170及位于所述第二基底170上的第三介质层113，所述第三介质层113具有相对的第五面105和第六面106，所述第五面105与所述第二基底170表面相接触，所述第六面106暴露出所述第二导电结构160。
本实施例中，所述第三介质层113的材料为氮氧化硅。在其他实施例中，所述第三介质层113的材料还可以为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
本实施例中，所述第二晶圆150还包括位于所述第六面106表面的第四介质层114，所述第四介质层114具有相对的第七面107和第八面108，所述第七面107与所述第六面106相接触；位于所述第四介质层114内的第二插塞182，所述第二插塞182与所述第二导电结构160电连接，所述第八面108暴露出所述第二插塞182。
其中，所述第八面108作为所述第二晶圆150表面。所述第八面108暴露出的所述第二插塞182表面高于所述第八面108。具体的，所述第八面108暴露出的所述第二插塞182表面高于所述第八面1nm～10nm。
所述第四介质层114的材料为氧化硅或氮化硅。
参考图2，本实施例还提供一种形成上述半导体结构的方法。
参考图6，在另一实施例中，所述第二晶圆250包括第二基底270及位于所述第二基底270上的第三介质层213，所述第三介质层213内具有第二导电结构260。所述第六面206作为所述第二晶圆250表面。所述第六面206暴露出的所述第二导电结构260表面高于所述第六面206。
其中，所述第六面206暴露出的所述第二导电结构260表面高于所述第六面1nm～10nm。
参照图6，本发明还提供一种形成上述半导体结构的方法。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (28)

1.一种半导体结构的形成方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆内具有若干晶体管及位于所述晶体管顶部的第一导电结构，所述第一导电结构与所述晶体管电连接；
提供第二晶圆，所述第二晶圆内具有第二导电结构；
键合所述第一晶圆与所述第二晶圆，所述第一导电结构与所述第二导电结构电连接。
2.如权利要求1所述的形成方法，其特征在于，所述第一晶圆包括第一基底及位于所述第一基底上的第一介质层，所述第一介质层具有相对的第一面和第二面，所述第一面与所述第一基底表面相接触，所述第二面暴露出所述第一导电结构；所述晶体管包括：位于所述第一基底表面的栅极结构以及分别位于所述栅极结构两侧的第一基底内的源区和漏区；所述第一导电结构位于所述第一介质层内，且所述第一导电结构与所述栅极结构、源区和漏区中的一者或多者电连接。
3.如权利要求2所述的形成方法，其特征在于，所述第二面暴露出的所述第一导电结构表面高于所述第二面。
4.如权利要求2所述的形成方法，其特征在于，所述第一晶圆还包括：位于所述第二面的第二介质层，所述第二介质层具有相对的第三面和第四面，所述第三面与所述第二面相接触；位于所述第二介质层内的第一插塞，所述第一插塞与所述第一导电结构电连接，所述第四面暴露出所述第一插塞。
5.如权利要求4所述的形成方法，其特征在于，所述第四面暴露出的所述第一插塞表面高于所述第四面。
6.如权利要求1所述的形成方法，其特征在于，所述第一导电结构包括：若干层重叠设置的第一导电层；位于相邻两层第一导电层之间或所述第一导电层与晶体管之间的第一导电插塞。
7.如权利要求1所述的形成方法，其特征在于，所述第二晶圆包括第二基底及位于所述第二基底上的第三介质层，所述第三介质层具有相对的第五面和第六面，所述第五面与所述第二基底表面相接触，所述第六面暴露出所述第二导电结构。
8.如权利要求7所述的形成方法，其特征在于，所述第六面暴露出的所述第二导电结构表面高于所述第六面。
9.如权利要求7所述的形成方法，其特征在于，所述第二晶圆还包括位于所述第六面表面的第四介质层，所述第四介质层具有相对的第七面和第八面，所述第七面与所述第六面相接触；位于所述第四介质层内的第二插塞，所述第二插塞与所述第二导电结构电连接，所述第八面暴露出所述第二插塞。
10.如权利要求9所述的形成方法，其特征在于，所述第八面暴露出的所述第二插塞表面高于所述第八面。
11.如权利要求1所述的形成方法，其特征在于，所述第二导电结构包括若干层重叠设置的第二导电层以及位于相邻两层第二导电层之间的第二导电插塞。
12.如权利要求1所述的形成方法，其特征在于，所述晶体管为PMOS晶体管和NMOS晶体管中的一者或两者。
13.一种如权利要求1至12任一项所述的形成方法所形成的半导体结构。
14.一种半导体结构，其特征在于，包括：
第一晶圆，所述第一晶圆内具有若干晶体管及位于所述晶体管顶部的第一导电结构，所述第一导电结构与所述晶体管电连接。
15.如权利要求14所述的半导体结构，其特征在于，所述第一晶圆包括第一基底及位于所述第一基底上的第一介质层，所述第一介质层具有相对的第一面和第二面，所述第一面与所述第一基底表面相接触，所述第二面暴露出所述第一导电结构；所述晶体管包括：位于所述第一基底表面的栅极结构以及分别位于所述栅极结构两侧的第一基底内的源区和漏区；所述第一导电结构位于所述第一介质层内，且所述第一导电结构与所述栅极结构、源区和漏区中的一者或多者电连接。
16.如权利要求15所述的半导体结构，其特征在于，所述第二面暴露出的所述第一导电结构表面高于所述第二面。
17.如权利要求15所述的半导体结构，其特征在于，所述第一晶圆还包括：位于所述第二面表面的第二介质层，所述第二介质层具有相对的第三面和第四面，所述第三面与所述第二面相接触；位于所述第二介质层内的第一插塞，所述第一插塞与所述第一导电结构电连接，所述第四面暴露出所述第一插塞。
18.如权利要求17所述的半导体结构，其特征在于，所述第四面暴露出的所述第一插塞表面高于所述第四面。
19.如权利要求14所述的半导体结构，其特征在于，所述第一导电结构包括若干层重叠设置的第一导电层；位于相邻两层第一导电层之间或所述第一导电层与晶体管之间的第一导电插塞。
20.如权利要求14所述的半导体结构，其特征在于，所述晶体管为PMOS晶体管和NMOS晶体管中的一者或两者。
21.一种形成如权利要求14至20任一项所述的半导体结构的方法。
22.一种半导体结构，其特征在于，包括：
第二晶圆，所述第二晶圆内具有第二导电结构。
23.如权利要求22所述的半导体结构，其特征在于，所述第二晶圆包括第二基底及位于所述第二基底上的第三介质层，所述第三介质层具有相对的第五面和第六面，所述第五面与所述第二基底表面相接触，所述第六面暴露出所述第二导电结构。
24.如权利要求23所述的半导体结构，其特征在于，所述第六面暴露出的所述第二导电结构表面高于所述第六面。
25.如权利要求22所述的半导体结构，其特征在于，所述第二晶圆还包括位于所述第六面表面的第四介质层，所述第四介质层具有相对的第七面和第八面，所述第七面与所述第六面相接触；位于所述第四介质层内的第二插塞，所述第二插塞与所述第二导电结构电连接，所述第八面暴露出所述第二插塞。
26.如权利要求25所述的半导体结构，其特征在于，所述第八面暴露出的所述第二插塞表面高于所述第八面。
27.如权利要求22所述的半导体结构，其特征在于，所述第二导电结构包括若干层重叠设置的第二导电层以及位于相邻两层第二导电层之间的第二导电插塞。
28.一种形成如权利要求22至27任一项所述的半导体结构的方法。
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