JP2022534430A - 三次元メモリデバイス、および三次元メモリデバイスを形成するための方法 - Google Patents

三次元メモリデバイス、および三次元メモリデバイスを形成するための方法 Download PDF

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Abstract

３Ｄメモリデバイス、および３Ｄメモリデバイスを形成するための方法の実施形態が開示されている。例では、３Ｄメモリデバイスは、第１の側面、および第１の側面と反対の第２の側面を有する基板を備える。３Ｄメモリデバイスは、基板の第１の側面に交互の導電層および誘電層を備えるメモリスタックも備える。３Ｄメモリデバイスは、メモリスタックを通じて各々が垂直に延びる複数のチャネル構造も備える。３Ｄメモリデバイスは、メモリスタックを通じて垂直に延び、複数のチャネル構造を複数のブロックへと分離するために横に延びるスリット構造も備える。３Ｄメモリデバイスは、基板における、スリット構造と接触する第１のドープ領域をさらに備える。３Ｄメモリデバイスは、基板の第２の側面から第１のドープ領域へと垂直に延びる絶縁構造をさらに備える。３Ｄメモリデバイスは、基板における、絶縁構造によって分離される複数の第２のドープ領域をさらに備える。

Description

本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製作方法に関する。
平面型メモリセルが、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改良することで、より小さい大きさへと縮小されている。しかしながら、メモリセルの形体寸法が下限に近付くにつれて、平面のプロセスおよび製作の技術は困難になり、コストが掛かるようになる。結果として、平面型メモリセルについての記憶密度が上限に近付いている。
３Ｄメモリアーキテクチャは、平面型メモリセルにおける密度の限度に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイと行き来する信号を制御するための周辺装置とを含む。
３Ｄメモリデバイス、および３Ｄメモリデバイスを形成するための方法の実施形態が、本明細書において開示されている。
例では、３Ｄメモリデバイスは、第１の側面、および第１の側面と反対の第２の側面を有する基板を備える。３Ｄメモリデバイスは、基板の第１の側面に交互の導電層および誘電層を備えるメモリスタックも備える。３Ｄメモリデバイスは、メモリスタックを通じて各々が垂直に延びる複数のチャネル構造も備える。３Ｄメモリデバイスは、メモリスタックを通じて垂直に延び、複数のチャネル構造を複数のブロックへと分離するために横に延びるスリット構造も備える。３Ｄメモリデバイスは、基板における、スリット構造と接触する第１のドープ領域をさらに備える。３Ｄメモリデバイスは、基板の第２の側面から第１のドープ領域へと垂直に延びる絶縁構造をさらに備える。３Ｄメモリデバイスは、基板における、絶縁構造によって分離される複数の第２のドープ領域をさらに備える。
他の例では、３Ｄメモリデバイスは、周辺回路を備える第１の半導体構造と、第２の半導体構造と、第１の半導体構造と第２の半導体構造との間の接合境界面とを備える。第２の半導体構造は、交互の導電層および誘電層を備えるメモリスタックを備える。第２の半導体構造は、メモリスタックを通じて各々が垂直に延び、周辺回路に電気的に連結される複数のチャネル構造も備える。第２の半導体構造は、メモリスタックを通じて各々が垂直に延び、複数のチャネル構造を複数のブロックへと分離するために横に延びる複数のスリット構造を備える。第２の半導体構造は、複数のスリット構造のそれぞれ１つと各々が接触する複数の第１のドープ領域、および、複数の第１のドープ領域と接触する複数の第２のドープ領域を備える半導体層をさらに備える。第２の半導体構造は、複数の第２のドープ領域をブロックへと分離するために、半導体層の後側から複数の第１のドープ領域のそれぞれ１つへと各々が垂直に延びる複数の絶縁構造をさらに備える。
なおも他の例では、３Ｄメモリデバイスを形成するための方法が開示されている。ドープ領域が基板において基板の第１の側面から形成される。基板の第１の側面においてメモリスタックを通じて各々が垂直に延びる複数のチャネル構造が形成される。第１のドープ領域が、基板において、ドープ領域と接触して形成される。メモリスタックを通じて第１のドープ領域へと垂直に延び、複数のチャネル構造を複数のブロックへと分離するために横に延びるスリット構造が形成される。基板の第２の側面から第１のドープ領域へと垂直に延びる絶縁構造が、ドープ領域を複数の第２のドープ領域へと分離するために形成される。
本明細書において組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を示しており、本記載と共に、本開示の原理を説明するように、および、当業者に本開示を構成および使用させることができるように、さらに供する。
３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による他の例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態によるなおも他の例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態によるさらに他の例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態によるさらに他の例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による例示の結合された３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、３Ｄメモリデバイスを形成するための例示の製作プロセスの図である。 本開示の一部の実施形態による、３Ｄメモリデバイスを形成するための例示の製作プロセスの図である。 本開示の一部の実施形態による、３Ｄメモリデバイスを形成するための例示の製作プロセスの図である。 本開示の一部の実施形態による、３Ｄメモリデバイスを形成するための例示の製作プロセスの図である。 本開示の一部の実施形態による、３Ｄメモリデバイスを形成するための例示の方法の流れ図である。 本開示の一部の実施形態による、３Ｄメモリデバイスを形成するための他の例示の方法の流れ図である。 本開示の一部の実施形態による、３Ｄメモリデバイスを形成するためのさらなる例示の方法の流れ図である。
本開示の実施形態が添付の図面を参照して説明される。
特定の構成および配置が検討されているが、これは例示の目的だけのために行われていることは理解されるべきである。当業者は、他の構成および配置が、本開示の精神および範囲から逸脱することなく使用できることを認識するものである。本開示が様々な他の用途においても採用できることが、当業者には明らかとなる。
本明細書において、「一実施形態」、「実施形態」、「例の実施形態」、「一部の実施形態」などへの言及は、記載されている実施形態が具体的な特徴、構造、または特性を含み得るが、必ずしもすべての実施形態が具体的な特徴、構造、または特性を含むとは限らない可能性があることを意味していることは、留意されている。さらに、このような文言は必ずしも同じ実施形態を指すわけではない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されていようがなかろうが、このような特徴、構造、または特性に他の実施形態との関連で影響を与えることは、当業者の知識の範囲内である。
概して、専門用語は、文脈における使用から少なくとも一部で理解され得る。例えば、本明細書で使用されているような「１つまたは複数」という用語は、少なくとも一部で文脈に依存して、単数の意味で任意の特徴、構造、もしくは特性を記載するために使用され得るか、または、複数の意味で特徴、構造、もしくは特性の組み合わせを記載するために使用され得る。同様に、「１つ」または「その」などは、少なくとも一部で文脈に依存して、単数での使用を伝えるためと、または、複数での使用を伝えるためと理解できる。また、「～に基づいて」という用語は、因子の排他的な集まりを伝えるように必ずしも意図されていないとして理解でき、代わりに、ここでも少なくとも一部で文脈に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容してもよい。
本開示における「～の上に」、「～の上方に」、および「～にわたって」の意味が、「～の上に」が何か「に直接的に」だけを意味するのではなく、それらの間に中間の特徴または層を伴って何か「に」あるという意味も含むような最も幅広い様態で解釈されるべきであることと、「～の上方に」または「～にわたって」が、何か「の上方に」または何か「にわたって」だけを意味するのではなく、それらの間に中間の特徴または層を伴わずに何か「の上方に」または何か「にわたって」であるという意味も含む可能性もあることとは、容易に理解されるべきである。
さらに、「～の下に」、「～の下方に」、「下方の」、「～の上方に」、「上方の」などの空間的に相対的な用語は、本明細書において、図に示されているようなある要素または特徴の他の要素または特徴への関係を記載するために、記載の容易性のために本明細書において使用され得る。空間的に相対的な用語は、図で描写された配向に加えて、使用または動作における装置の異なる配向を網羅するように意図されている。装置は他に配向されてもよく（９０度または他の配向に回転させられる）、本明細書で使用される空間的に相対的な記載は、それに応じて同様に解釈され得る。
本明細書で使用されているように、「基板」という用語は、それに続く材料層が加えられる材料を指す。基板自体がパターン形成されてもよい。基板の上に追加される材料は、パターン形成されてもよいし、パターン形成されないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなど、幅広い半導体材料を含み得る。代替で、基板は、ガラス、プラスチック、またはサファイアのウェハなどの非導電性材料から形成されてもよい。
本明細書で使用されているように、「層」という用語は、厚さの領域を含む材料部分を指す。層は、下もしくは上にある構造の全体にわたって広がり得る、または、下もしくは上にある構造の広がり未満の広がりを有し得る。さらに、層は、連続的な構造の厚さ未満の厚さを有する同質または非同質の連続的な構造の領域であり得る。例えば、層は、連続的な構造の上面と下面との間における、またはそれら上面および下面における、水平面の任意の対の間に位置させられ得る。層は、水平に、垂直に、および／または、先細りの表面に沿って、延びることができる。基板は、層であり得る、１つもしくは複数の層を含み得る、ならびに／または、１つまたは複数の層を上、上方、および／もしくは下方に有し得る。層は複数の層を含んでもよい。例えば、インターコネクト層は、１つまたは複数の導体層およびコンタクト層（インターコネクト線、および／または垂直インターコネクトアクセス（ＶＩＡ）コンタクトが形成される）、ならびに、１つまたは複数の誘電層を含み得る。
本明細書で使用されているように、「名目上の／名目上は」は、製品の設計の局面の間またはプロセスの間に、所望の値より上の値および／または下の値の範囲と一緒に設定される、構成要素またはプロセス工程についての特性またはパラメータの所望の値または目標値を指す。値の範囲は、製造プロセスにおける若干の変化または公差によるものであり得る。本明細書で使用されているように、「約」という用語は、主題の半導体装置と関連付けられる具体的な技術ノードに基づいて変化する可能性がある所与の量の値を指示している。具体的な技術ノードに基づいて、「約」という用語は、例えば値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）内で変化する所与の量の値を指示することができる。
本明細書で使用されているように、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延びるように、横に配向された基板において、メモリセルトランジスタの垂直に配向されたストリング（本明細書では、ＮＡＮＤメモリストリングなど、「メモリストリング」と称される）を伴う半導体装置を指す。「垂直の／垂直に」という用語は、基板の横表面に対する名目上直角を成すことを意味する。
一部の３Ｄ ＮＡＮＤメモリデバイスでは、メモリアレイセルのソース側は、ワード線方向における壁形線コンタクトによって接触させられる。アレイ共通ソース（ＡＣＳ： Ａｒｒａｙ Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ）コンタクトとしても知られているこれらの壁形コンタクトは、ビット線方向に沿って、２つ以上のメモリストリングごとに形成される。しかしながら、メモリスタックに埋め込まれるＡＣＳコンタクトは、メモリスタックにおけるワード線への大きな結合容量を保持する。さらに、例えばＰウェル／Ｎウェルを備えるといったソース選択ゲートのソース側は、平面におけるメモリブロックのすべてを横切って広がり、すべてのメモリブロックを電気的に連結し、したがって大きな容量負荷を保持する。従来の壁の形式のＡＣＳコンタクトからの寄生容量と、大きなＰウェル／Ｎウェルの負荷は、メモリ削除およびプログラム動作における遅いランピングおよび大きな電流消費に起因すると考えられる。
例えば、図１は、３Ｄメモリデバイス１００の断面図を示している。３Ｄメモリデバイス１００は、複数のＮウェル１０４と、Ｎウェル１０４の各々と接触するＰウェル１０６と、Ｐウェル１０６と接触するＮウェル１０８とを有するＰ型基板１０２を備える。３Ｄメモリデバイス１００は、基板１０２の前側において、交互の導電層１１２（ゲート線／ワード線として機能する）および誘電層１１４を有するメモリスタック１１０も備える。ｘ軸、ｙ軸、およびｚ軸が、３Ｄメモリデバイス１００における構成要素同士に空間的な関係を示すために、図１に含まれている。基板１０２は、ｘ－ｙ平面において横に延びる２つの横表面、すなわち、ウェハの前側における前表面と、ウェハの前側と反対の後側における後表面とを備える。ｘ方向およびｙ方向は、ウェハ平面における２つの直交する方向であり、ｘ方向はワード線方向であり、ｙ方向はビット線方向である。ｚ軸は、ｘ方向とｙ方向との両方に対して直角である。本明細書で使用されているように、半導体装置（例えば、３Ｄメモリデバイス１００）のある構成要素（例えば、層または装置）が他の構成要素（例えば、層または装置）の「上にある」、「上方にある」、または「下方にある」かは、基板がｚ方向において半導体装置の最も下の平面に位置決めされるとき、ｚ方向（ｘ－ｙ平面に対して直角の垂直方向）において半導体装置（例えば、基板１０２）の基板に対して決定される。空間的な関係を記載するための同じ観念が、本開示を通じて適用されている。
図１に示されているように、３Ｄメモリデバイス１００は、チャネル構造１１６（ＮＡＮＤメモリストリングとして機能する）のアレイと、複数の平行なスリット構造１１８とをさらに備え、スリット構造１１８の各々は、メモリスタック１１０の交互の導電層１１２および誘電層１１４を通じて垂直（ｚ方向）に延びている。各々のチャネル構造１１６は、ビット線１２０のうちの１つに電気的に連結されている。ゲート線スリット（ＧＬＳ）としても知られている各々のスリット構造１１８は、チャネル構造１１６のアレイを複数のメモリブロックへと分離するためにビット線方向（ｙ方向）に沿って横にも延びている。ＡＣＳコンタクトとして機能するため、各々のスリット構造１１８は、ＡＣＳのそれぞれのＰウェル／Ｎウェルをソース線１２４に電気的に連結するために、Ｎウェル１０４のそれぞれ１つと接触する壁形コンタクト１２２を備える。各々の壁形コンタクト１２２は、スリット構造１１８における誘電性材料から作られたスペーサ１２６によって包囲され、導電層（ワード線）１１２から絶縁される。
結果として、メモリスタック１１０を通じて垂直に延びる壁形コンタクト１２２は、導電層（ワード線）１１２に対して大きな結合容量を形成し、これは、メモリセルが垂直に拡大するときにワード線１１２の数が増加するにつれて増加し続ける。さらに、異なるメモリブロックにおけるチャネル構造１１６は、それらのＡＣＳと同じＰウェル１０６／Ｎウェル１０８を共有する。したがって、単一のコンタクト１２８が、共通ソース電圧をＰウェル１０６に適用するために、Ｐウェル１０６と接触して形成され、メモリ平面におけるすべてのメモリブロックを横切って広がる。Ｐウェル１０６／Ｎウェル１０８は大きな容量負荷も保持し、メモリ削除およびプログラム動作における遅いランピングおよび大きな電流消費に起因すると考えられる。
本開示による様々な実施形態は、例えば図１に関して、前述した様々な種類の寄生容量を低下させ、それによってワード線バイアスランピング速度を増加させ、３Ｄメモリデバイスの電力消費を低減するために、改良された３Ｄメモリデバイスアーキテクチャおよびその製作方法を提供する。一部の実施形態では、従来の前側の壁の形式のＡＣＳコンタクトが、後側のソース線コンタクトで置き換えられる。結果として、ワード線に対する結合容量を回避するために、メモリスタックに埋め込まれたスリット構造が誘電性材料で完全に満たされ、つまり、絶縁構造になり得る。一部の実施形態では、ＡＣＳの単一のＰウェル／Ｎウェルが、例えばトレンチアイソレーションといった、メモリブロックごとに基板の後側から絶縁構造を形成し、それによって大きなＰウェル／Ｎウェルの静電容量をブロックの数で分割することで分けられる。さらに、複数のＰウェルが、Ｐウェルの負荷を低減して装置性能をさらに向上させるために、例えばブロックごとにより小さいＰウェル電圧を適用することなどで、複数のブロック選択スイッチを用いるブロックレベルにおいて個別に制御され得る。一部の実施形態では、後側のソース線コンタクトが、トレンチアイソレーションを通じて形成され、トレンチアイソレーションによって包囲される。
図２は、本開示の一部の実施形態による例示の３Ｄメモリデバイス２００の断面図を示している。３Ｄメモリデバイス２００は、シリコン（例：単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、または任意の他の適切な材料を含み得る基板２０２を備え得る。一部の実施形態では、基板２０２は、通常の厚さを伴うウェハから薄化された半導体層であり、つまり、薄化された基板である。基板２０２は、メモリセルなどの半導体装置が形成され得る前側と、前側と反対の後側とを有し得る。
図２に示されているように、基板２０２は、一部の実施形態によれば、同じ種類のドーパント（Ｐ型ドーパントまたはＮ型ドーパント）を有する複数の第１のドープ領域２０４と、第１のドープ領域２０４と異なる種類のドーパントを有する第２のドープ領域２０６と、第２のドープ領域２０６と異なる種類のドーパントを有する第３のドープ領域２０８とを含む様々なドープ領域を含む。つまり、単一の第２のドープ領域２０６は、複数のＰＮ接合を形成するために複数の第１のドープ領域２０４と接触することができ、単一の第３のドープ領域２０８は、他のＰＮ接合を形成するために単一の第２のドープ領域２０６と接触することができる。一部の実施形態では、基板２０２はＰ型基板であり、各々の第１のドープ領域２０４はＮウェルを備え、第２のドープ領域２０６はＰウェルを備え、第３のドープ領域２０８はＮウェルを備える。つまり、単一の第２のドープ領域２０６は複数の第１のドープ領域２０４を横切って広がることができる。一部の実施形態では、第１のドープ領域２０４および第２のドープ領域２０６は基板２０２の前側からドーピングされる。
一部の実施形態では、３Ｄメモリデバイス２００は、メモリセルがＮＡＮＤメモリストリングのアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスである。各々のメモリストリングは、導電層２１２および誘電層２１４を各々が含む複数の対（本明細書では「導電層／誘電層の対」と称される）を通じて垂直に延びるチャネル構造２１０を備え得る。積み重ねられた導電層／誘電層の対は、本明細書では、基板２０２の前側におけるメモリスタック２１６とも称される。メモリスタック２１６における導電層／誘電層の対の数（例えば、３２個、６４個、９６個、または１２８個）は３Ｄメモリデバイス２００におけるメモリセルの数を決定する。メモリスタック２１６は交互の導電層２１２および誘電層２１４を備え得る。メモリスタック２１６における導電層２１２および誘電層２１４は、垂直方向において交互になり得る。導電層２１２は、限定されることはないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含み得る。誘電層２１４は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含む誘電性材料を含み得る。一部の実施形態では、メモリスタック２１６の各々の導電層２１２は、タングステンなどの金属を含み、各々の誘電層２１４は酸化シリコンを含む。
チャネル構造２１０は、半導体材料（例えば、半導体チャネルとして）および誘電性材料（例えば、メモリ膜として）で満たされるチャネルホールを備え得る。一部の実施形態では、半導体チャネルは、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。一部の実施形態では、メモリ膜は、トンネル層、記憶層（「電荷捕獲層」としても知られている）、およびブロック層を含む複合層である。チャネル構造２１０のチャネルホールの残りの空間は、酸化シリコンなどの誘電性材料を含むキャッピング層で一部または全部満たされ得る。チャネル構造２１０は円筒形（例えば、柱の形）を有し得る。キャッピング層、半導体チャネル、トンネル層、記憶層、およびブロック層は、一部の実施形態によれば、柱の中心から外面に向けて径方向にこの順番で配置される。トンネル層は、酸化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含み得る。記憶層は、窒化シリコン、酸窒化シリコン、シリコン、またはそれらの任意の組み合わせを含み得る。ブロック層は、酸化シリコン、酸窒化シリコン、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含み得る。
一部の実施形態では、メモリスタック２１６における導電層２１２は、ＮＡＮＤメモリストリングにおけるメモリセルのゲート導体／ゲート線として機能する。導電層２１２は、複数のＮＡＮＤメモリセルの複数の制御ゲートを備えることができ、（例えば、３Ｄメモリデバイス２００の階段構造における）メモリスタック２１６の縁において途切れるワード線として横に（例えば、図２に示されているようなｘ方向に）延びることができる。一部の実施形態では、各々のチャネル構造２１０の一端は、ワード線２１２に対して直角に横に（例えば、図２に示されているようなｙ方向に）延びるビット線２１８のそれぞれ１つに電気的に連結される。一部の実施形態では、各々のチャネル構造２１０の他端は、各々のチャネル構造２１０を第２のドープ領域２０６に電気的に連結するために、例えばＰウェルといった第２のドープ領域２０６と接触する。
図２に示されているように、３Ｄメモリデバイス２００は、メモリスタック２１６の交互の導電層２１２および誘電層２１４を通じて垂直に各々が延びる複数の絶縁構造２２０をさらに備える。各々の絶縁構造２２０は、チャネル構造２１０を複数のブロックへと分離するために横に（図２に示されているようなｙ方向に）も延び得る。つまり、メモリスタック２１６は、チャネル構造２１０のアレイが各々のメモリブロックへと分離され得るように、絶縁構造２２０によって複数のメモリブロックへと分割され得る。一部の実施形態では、各々の絶縁構造２２０は、例えば基板２０２におけるＮウェルといった、第１のドープ領域２０４のそれぞれ１つと接触する。壁形コンタクト１２２を基板１０２の前側におけるＡＣＳコンタクトとして備える図１での３Ｄメモリデバイス１００における対応するスリット構造１１８と異なり、図２での絶縁構造２２０は、それ自体にコンタクトを備えず（つまり、ソースコンタクトとして機能しない）、そのため、スリット構造１１８ように導電層（ワード線）２１２に対して寄生容量を導入しない。一部の実施形態では、各々の絶縁構造２２０は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの組み合わせを含む、１つまたは複数の誘電性材料で満たされるスリット開口（例えば、トレンチ）を備える。一例では、各々の絶縁構造２２０は酸化シリコンで完全に満たされ得る。
前側のソースコンタクト（例えば、図１における３Ｄメモリデバイス１００のスリット構造１１８における壁形コンタクト１２２）の代わりに、３Ｄメモリデバイス２００は、図２に示されているように、第１のドープ領域２０４のそれぞれ１つと接触するように、基板２０２の第２のドープ領域２０６を通じて各々が垂直に延びる複数の後側のソースコンタクト２２２を備え得る。つまり、ソースコンタクト２２２は、例えばＮウェルといった、基板２０２におけるそれぞれの第１のドープ領域２０４と接触するように、基板２０２の後側から垂直に延びる。ソースコンタクト２２２は任意の適切な種類のコンタクトを備え得る。一部の実施形態では、ソースコンタクト２２２はＶＩＡコンタクトを備える。一部の実施形態では、ソースコンタクト２２２は、例えば図２においてｙ方向において横に延びるといった壁形コンタクトを備える。後側のソースコンタクト２２２は、基板２０２の後側において１つまたは複数のソース線またはソース線メッシュ（図示されていない）に電気的に連結され得る。
一部の実施形態では、３Ｄメモリデバイス２００は、例えばＰウェルといった第２のドープ領域２０６と接触するコンタクト２２４をさらに備える。コンタクト２２４は、第２のドープ領域２０６を、例えばトランジスタといった選択スイッチに、および／または、第２のドープ領域２０６に適用される電圧を制御するための３Ｄメモリデバイス２００の周辺回路（図示されていない）に、電気的に連結することができる。図２に示されているように、コンタクト２２４は基板２０２の前側へと延びることができ、例えば、基板２０２の第２のドープ領域２０６からメモリスタック２１６を通じて垂直に延びる。一部の実施形態では、コンタクト２２４が基板２０２の後側へと延び得ることは理解されており、例えば、第２のドープ領域２０６から基板２０２を通じて垂直に延びる。
図３Ａは、本開示の一部の実施形態による他の例示の３Ｄメモリデバイス３００の断面図を示している。３Ｄメモリデバイス３００は、シリコン（例：単結晶シリコン）、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、ＳＯＩ、ＧＯＩ、または任意の他の適切な材料を含み得る基板３０２を備え得る。一部の実施形態では、基板３０２は、通常の厚さを伴うウェハから薄化された半導体層であり、つまり、薄化された基板である。基板３０２は、メモリセルなどの半導体装置が形成され得る前側と、前側と反対の後側とを有し得る。
図３Ａに示されているように、基板３０２は、一部の実施形態によれば、同じ種類のドーパント（Ｐ型ドーパントまたはＮ型ドーパント）を有する複数の第１のドープ領域３０４と、同じ種類のドーパント（Ｐ型ドーパントまたはＮ型ドーパント）を有するが第１のドープ領域３０４と異なる複数の第２のドープ領域３０６と、同じ種類のドーパント（Ｐ型ドーパントまたはＮ型ドーパント）を有するが第２のドープ領域３０６と異なる複数の第３のドープ領域３０８とを含む様々なドープ領域を含む。一部の実施形態では、第１のドープ領域３０４および第２のドープ領域３０６は基板３０２の前側からドーピングされる。単一のＰウェル１０６が複数のＮウェル１０４を横切って広がる図１における３Ｄメモリデバイス１００の基板１０２と異なり、図３Ａにおける３Ｄメモリデバイス３００の基板３０２は、複数の第１のドープ領域３０４と接触する複数の別々の第２のドープ領域３０６を備える。
図３Ａに示されているように、３Ｄメモリデバイス３００は、第２のドープ領域３０６と第３のドープ領域３０８とを分離するために、基板３０２の後側から第１のドープ領域３０４のそれぞれ１つへと各々が垂直に延びる複数の後側の絶縁構造３１０を備え得る。各々の後側の絶縁構造３１０は、トレンチアイソレーション、つまり、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含む、１つまたは複数の誘電性材料で満たされるトレンチを備え得る。一部の実施形態では、第２のドープ領域３０６は、第１のドープ領域３０４と接触しており、後側の絶縁構造３１０に加えて第１のドープ領域３０４によっても分離されている。つまり、隣接する第２のドープ領域３０６同士は互いと電気的に連結されておらず、そのため、一部の実施形態によれば、個別に駆動させる必要があり、別々の電圧信号が適用される。一部の実施形態では、第３のドープ領域３０８は、第２のドープ領域３０６とそれぞれ接触しており、後側の絶縁構造３１０によって分離もされている。つまり、隣接する第３のドープ領域３０８同士は、一部の実施形態によれば、互いと電気的に連結されていない。一部の実施形態では、基板３０２はＰ型基板であり、各々の第１のドープ領域３０４はＮウェルを備え、各々の第２のドープ領域３０６はＰウェルを備え、各々の第３のドープ領域３０８はＮウェルを備える。結果として、各々の第２のドープ領域３０６のＰウェル／Ｎウェルの静電容量は、図１における単一のＰウェル１０６のＰウェル／Ｎウェルの静電容量と比較して低減でき、それによって３Ｄメモリデバイス３００の電力消費を節約することができる。
一部の実施形態では、３Ｄメモリデバイス３００は、メモリセルがＮＡＮＤメモリストリングのアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスである。各々のメモリストリングは、導電層３１４および誘電層３１６を各々が含む複数の対（本明細書では「導電層／誘電層の対」と称される）を通じて垂直に延びるチャネル構造３１２を備え得る。積み重ねられた導電層／誘電層の対は、本明細書では、基板３０２の前側におけるメモリスタック３１８とも称される。メモリスタック３１８における導電層／誘電層の対の数（例えば、３２個、６４個、９６個、または１２８個）は３Ｄメモリデバイス３００におけるメモリセルの数を決定する。メモリスタック３１８は交互の導電層３１４および誘電層３１６を備え得る。メモリスタック３１８における導電層３１４および誘電層３１６は、垂直方向において交互になり得る。導電層３１４は、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含み得る。誘電層３１６は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含む誘電性材料を含み得る。一部の実施形態では、メモリスタック３１８の各々の導電層３１４は、タングステンなどの金属を含み、各々の誘電層３１６は酸化シリコンを含む。
チャネル構造３１２は、半導体材料（例えば、半導体チャネルとして）および誘電性材料（例えば、メモリ膜として）で満たされるチャネルホールを備え得る。一部の実施形態では、半導体チャネルは、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。一部の実施形態では、メモリ膜は、トンネル層、記憶層（「電荷捕獲層」としても知られている）、およびブロック層を含む複合層である。チャネル構造３１２のチャネルホールの残りの空間は、酸化シリコンなどの誘電性材料を含むキャッピング層で一部または全部満たされ得る。チャネル構造３１２は円筒形（例えば、柱の形）を有し得る。キャッピング層、半導体チャネル、トンネル層、記憶層、およびブロック層は、一部の実施形態によれば、柱の中心から外面に向けて径方向にこの順番で配置される。トンネル層は、酸化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含み得る。記憶層は、窒化シリコン、酸窒化シリコン、シリコン、またはそれらの任意の組み合わせを含み得る。ブロック層は、酸化シリコン、酸窒化シリコン、高ｋ誘電体、またはそれらの任意の組み合わせを含み得る。
一部の実施形態では、メモリスタック３１８における導電層３１４は、ＮＡＮＤメモリストリングにおけるメモリセルのゲート導体／ゲート線として機能する。導電層３１４は、複数のＮＡＮＤメモリセルの複数の制御ゲートを備えることができ、（例えば、３Ｄメモリデバイス３００の階段構造における）メモリスタック３１８の縁において途切れるワード線として横に（例えば、図３Ａに示されているようなｘ方向に）延びることができる。一部の実施形態では、各々のチャネル構造３１２の一端は、ワード線３１４に対して直角に横に（例えば、図３Ａに示されているようなｙ方向に）延びるビット線３２０のそれぞれ１つに電気的に連結される。一部の実施形態では、各々のチャネル構造３１２の他端は、各々のチャネル構造３１２を第２のドープ領域３０６のうちの１つに電気的に連結するために、例えばＰウェルといった第２のドープ領域３０６のうちの１つと接触する。
図３Ａに示されているように、３Ｄメモリデバイス３００は、メモリスタック３１８の交互の導電層３１４および誘電層３１６を通じて垂直に各々が延びる複数のスリット構造３２２をさらに備える。各々のスリット構造３２２は、チャネル構造３１２を複数のブロックへと分離するために横に（図３Ａに示されているようなｙ方向に）も延び得る。つまり、メモリスタック３１８は、チャネル構造３１２のアレイが各々のメモリブロックへと分離され得るように、スリット構造３２２によって複数のメモリブロックへと分割され得る。一部の実施形態では、各々のスリット構造３２２は、例えば基板３０２におけるＮウェルといった、第１のドープ領域３０４のそれぞれ１つと接触する。一部の実施形態によれば、各々の後側の絶縁構造３１０が、第２のドープ領域３０６を分離する他の側面から第１のドープ領域３０４のそれぞれ１つとも接触するため、第２のドープ領域３０６もメモリブロックへと分離される。別の言い方をすれば、例えばＮウェルといった第２のドープ領域３０６は、メモリブロックごとに分割され得る。同様に、例えばＰウェルといった第３のドープ領域３０８は、メモリブロックごとに分割され得る。一部の実施形態では、各々の第２のドープ領域３０６は、それぞれのメモリブロックにおけるチャネル構造３１２が、同じメモリブロックに対応する第２のドープ領域３０６と接触するように、メモリブロックのそれぞれ１つに対応する。
一部の実施形態では、各々のスリット構造３２２は、前側のソースコンタクト３２４と、ソースコンタクト３２４を包囲するスペーサ３２６とで満たされるスリット開口（例えば、トレンチ）を備える。ソースコンタクト３２４は、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含む１つまたは複数の導電性材料を含み得る。スペーサ３２６は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含む１つまたは複数の誘電性材料を含み得る。スペーサ３２６は、ソースコンタクト３２４を、メモリスタック３１８における導電層３１４から電気的に絶縁し、メモリスタック３１８をブロックへと分離することができる。ソースコンタクト３２４は、それぞれの第１のドープ領域３０４をソース線（またはソースメッシュ）３２８に電気的に連結するために、ソース線３２８に電気的に連結され得る。一部の実施形態では、スリット構造３２２が前側のソースコンタクト３２４を含まなくてもよいことは理解されており、つまり、図２における絶縁構造２２０のように、１つまたは複数の誘電性材料で満たされてもよい。つまり、前側のソースコンタクト３２４は、図５に関連して後で記載されているような後側の絶縁構造３１０のそれぞれ１つを通じて延びる後側のソースコンタクトで置き換えられてもよい。
図３Ａに示されているように、３Ｄメモリデバイス３００は、対応する第２のドープ領域３０６の電圧を制御するための例えばＰウェルといった第２のドープ領域３０６のそれぞれ１つと各々が接触する複数のコンタクト３３０をさらに備える。単一のＰウェル１０６と単一のコンタクト１２８とを備える図１における３Ｄメモリデバイス１００と異なり、図３Ａにおける３Ｄメモリデバイス３００は、複数の別々の第２のドープ領域３０６を備え、第２のドープ領域３０６は、電圧信号を個々に適用するための複数のコンタクト３３０をさらに必要とする。各々のコンタクト３３０は、対応する第２のドープ領域３０６を、例えばトランジスタといった選択スイッチに、および／または、対応する第２のドープ領域３０６に適用される電圧を制御するための３Ｄメモリデバイス３００の周辺回路（図示されていない）に、電気的に連結することができる。図３Ａに示されているように、各々のコンタクト３３０は基板３０２の前側へと延びることができ、例えば、対応する第２のドープ領域３０６からメモリスタック３１８を通じて垂直に延びる。一部の実施形態では、コンタクト３３０は、第２のドープ領域３０６のように、メモリブロックごとに形成される。したがって、基板３０２におけるＰウェルの電圧はブロックごとに個別に制御できる。一部の実施形態では、例えば、図３Ｂに示されているように、３Ｄメモリデバイス３０１の各々のコンタクト３３１が基板３０２の後側へと延び得ることは理解されており、例えば、対応する第２のドープ領域３０６から基板３０２を通じて垂直に延びる。第２のドープ領域３０６のブロックごとの配置（例えば、ブロックごとのＰウェルをもたらす）と、したがって、ブロックごとの個々のＰウェル制御は、ブロックの数によってＰウェルの負荷を低減することができる。一部の実施形態では、第２のドープ領域３０６が後側の絶縁構造３１０で分離される場合、各々のメモリブロックに対応するＰウェルの電圧は、メモリブロックのアドレスに応じて制御される。
図４Ａは、本開示の一部の実施形態によるさらに他の例示の３Ｄメモリデバイス４００の断面図を示している。図２に関連して先に記載されているように、３Ｄメモリデバイス２００は、スリット構造における前側のＡＣＳコンタクトを、前側の絶縁構造２２０および後側のソースコンタクト２２２で置き換えることで、前側のＡＣＳコンタクトとワード線との間での寄生容量を低減することができる。図３Ａおよび図３Ｂに関して先に記載されているように、３Ｄメモリデバイス３００は、後側の絶縁構造３１０を用いて単一のＰウェルを複数のＰウェル（第２のドープ領域３０６）へと分けることで、Ｐウェル／Ｎウェルの寄生容量を低減することができる。３Ｄメモリデバイス４００は、ＡＣＳワード線とＰウェル／Ｎウェルとの両方によって導入される寄生容量を低減するために、３Ｄメモリデバイス２００と３Ｄメモリデバイス３００との両方の構造的な改良を組み合わせることができる。説明の容易性のために、３Ｄメモリデバイス４００は３Ｄメモリデバイス３００に基づいて記載され、３Ｄメモリデバイス３００と３Ｄメモリデバイス４００との両方における同じ構成要素は復唱されない。
図４に示されているように、３Ｄメモリデバイス４００は、一部の実施形態によれば、チャネル構造３１２を複数のブロックへと分離するために、メモリスタック３１８を通じて垂直に延び、横に（図４Ａにおけるｙ方向に）延びる複数の前側の絶縁構造４０２を備える。各々の絶縁構造４０２は第１のドープ領域３０４のそれぞれ１つと接触し得る。前側のソースコンタクト３２４およびスペーサ３２６を備えるスリット構造３２２の代わりに、３Ｄメモリデバイス４００におけるメモリブロックは、導電層３１４に対する寄生容量を回避するために、導電性材料を含まない絶縁構造４０２によって分割されている。別の言い方をすれば、図３Ａにおけるスリット構造３２２は、３Ｄメモリデバイス４００では前側の絶縁構造４０２になるために誘電性材料で完全に満たされ得る。
図４Ａに示されているように、３Ｄメモリデバイス４００は、第２のドープ領域３０６をブロックへと分離するために、基板３０２の後側から第１のドープ領域３０４のそれぞれ１つへと垂直に各々が延びる複数の後側の絶縁構造３１０も備える。図３Ａに示されているような前側のソースコンタクト３２２の代わりに、３Ｄメモリデバイス４００は、後側の絶縁構造３１０のそれぞれ１つによって各々が包囲され、第１のドープ領域３０４のそれぞれ１つと接触するように基板３０２から垂直に各々が延びる複数の後側のソースコンタクト４０４をさらに備える。つまり、各々の後側のソースコンタクト４０４は、例えばＮウェルといった、対応する第１のドープ領域３０４に電気的に連結されるように、対応する後側の絶縁構造３１０を貫くことができる。ソースコンタクト４０４は任意の適切な種類のコンタクトを備え得る。一部の実施形態では、ソースコンタクト４０４はＶＩＡコンタクトを備える。一部の実施形態では、ソースコンタクト４０４は、例えば図４Ａにおいてｙ方向において横に延びるといった壁形コンタクトを備える。後側のソースコンタクト４０４は、基板３０２の後側において１つまたは複数のソース線またはソース線メッシュ（図示されていない）に電気的に連結され得る。
図４Ａに示されているように、３Ｄメモリデバイス４００は、対応する第２のドープ領域３０６の電圧を制御するための例えばＰウェルといった第２のドープ領域３０６のそれぞれ１つと各々が接触する複数のコンタクト３３０をさらに備える。各々のコンタクト３３０は、対応する第２のドープ領域３０６を、例えばトランジスタといった選択スイッチに、および／または、対応する第２のドープ領域３０６に適用される電圧を制御するための３Ｄメモリデバイス４００の周辺回路（図示されていない）に、電気的に連結することができる。図４Ａに示されているように、各々のコンタクト３３０は基板３０２の前側へと延びることができ、例えば、対応する第２のドープ領域３０６からメモリスタック３１８を通じて垂直に延びる。一部の実施形態では、コンタクト３３０は、第２のドープ領域３０６のように、メモリブロックごとに形成される。したがって、基板３０２におけるＰウェル／Ｎウェルはブロックごとに個別に制御できる。一部の実施形態では、例えば、図４Ｂに示されているように、３Ｄメモリデバイス４０１の各々のコンタクト３３１が基板３０２の後側へと延び得ることは理解されており、例えば、対応する第２のドープ領域３０６から基板３０２を通じて垂直に延びる。第２のドープ領域３０６のブロックごとの配置（例えば、ブロックごとのＰウェル／Ｎウェルをもたらす）と、したがって、ブロックごとの個々のＰウェル／Ｎウェル制御は、ブロックの数によってＰウェル／Ｎウェルの負荷を低減することができる。
図５は、本開示の一部の実施形態による例示の結合された３Ｄメモリデバイス５００の断面図を示している。３Ｄメモリデバイス５００は結合されたチップの例を表している。３Ｄメモリデバイス５００の構成要素（例えば、３Ｄ ＮＡＮＤメモリセルおよび周辺回路）は、異なる基板に別々に形成され、次に、結合されたチップを形成するために接合され得る。３Ｄメモリデバイス５００は、第１の半導体構造５０２と、第１の半導体構造５０２にわたって積み重ねられた第２の半導体構造５０４とを備え得る。第１の半導体構造５０２と第２の半導体構造５０４とは、一部の実施形態によれば、結合境界面など、それらの間の接合境界面５０６において接合される。一部の実施形態では、第１の半導体構造５０２と第２の半導体構造５０４との相対的な位置が切り替えられてもよいことは理解されており、つまり、第１の半導体構造５０２が第２の半導体構造５０４にわたって積み重ねる。
一部の実施形態では、第１の半導体構造５０２は周辺回路を備える。周辺回路は、高い速度を達成するために、高度な論理プロセス（例えば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどの技術ノード）で実施され得る。一部の実施形態では、第１の半導体構造５０２における周辺回路は相補型金属酸化物半導体（ＣＭＯＳ）技術を用いている。一部の実施形態では、周辺回路は、限定されることはないが、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、センスアンプ、ドライバ、電荷ポンプ、電流または電圧の基準を含め、３Ｄメモリデバイス５００の動作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号の周辺回路を形成する複数のトランジスタ５０８を備える。トランジスタ５０８は基板５０１に形成され得る。隔離領域（例えば、シャロートレンチアイソレーション（ＳＴＩ））およびドープ領域（例えば、トランジスタ５０８のソース領域およびドレイン領域）も基板５０１に形成され得る。
一部の実施形態では、３Ｄメモリデバイス５００の第１の半導体構造５０２は、電気信号を周辺回路とのやりとりで送るために、インターコネクト層５１０をさらに備える。インターコネクト層５１０は、横のインターコネクト線およびＶＩＡコンタクトを含め、複数のインターコネクト（本明細書では「コンタクト」とも称される）を備え得る。本明細書で使用されているように、「インターコネクト」は、ミドルエンドオブライン（ＭＥＯＬ）インターコネクトおよびバックエンドオブライン（ＢＥＯＬ）インターコネクトなど、任意の適切な種類のインターコネクトを広く備え得る。インターコネクト層５１０は、インターコネクト線およびＶＩＡコンタクトが形成できる１つまたは複数の層間誘電（ＩＬＤ）層（「金属間誘電（ＩＭＤ）層」としても知られている）をさらに備え得る。３Ｄメモリデバイス５００の第１の半導体構造５０２は、結合境界面５０６（例えば、結合境界面）において接合層５１２をさらに備え得る。結合層５１２は、複数の結合コンタクトと、結合コンタクトを電気的に絶縁する誘電体とを備え得る。結合層５１２における結合コンタクトと包囲する誘電体とは、ハイブリッド結合のために使用され得る。
同様に、３Ｄメモリデバイス５００の第２の半導体構造５０４も、結合境界面５０６（例えば、結合境界面）において接合層５１４を備え得る。結合層５１４は、複数の結合コンタクトと、結合コンタクトを電気的に絶縁する誘電体とを備え得る。第２の半導体構造５０４は、境界面５０６において面同士の様態で第１の半導体構造５０２の上に結合され得る。一部の実施形態では、接合境界面５０６は、ハイブリッド結合（「金属／誘電体ハイブリッド結合」としても知られている）の結果として、結合層５１４と５１２との間に配置される結合境界面であり、ハイブリッド結合は、直接的な結合の技術（例えば、ハンダまたは接着剤などの中間層を用いることなく表面同士の間に結合を形成する）であり、金属同士の結合および誘電体同士の結合を同時に得られる。一部の実施形態では、結合境界面は、結合層５１４と５１２とが接触させられて結合される場所である。実用的には、結合境界面は、第１の半導体構造５０２の結合層５１２の上面と第２の半導体構造５０４の結合層５１４の下面とを含む特定の厚さを伴う層であり得る。
一部の実施形態では、３Ｄメモリデバイス５００の第２の半導体構造５０４は、電気信号を送るために、インターコネクト層５１６をさらに備える。インターコネクト層５１６は、ＭＥＯＬインターコネクトおよびＢＥＯＬインターコネクトなどの複数のインターコネクトを備え得る。インターコネクト層５１６は、インターコネクト線およびＶＩＡコンタクトが形成できる１つまたは複数のＩＬＤ層をさらに備え得る。
一部の実施形態では、３Ｄメモリデバイス５００の第２の半導体構造５０４は、図４Ａにおける３Ｄメモリデバイス４００のアーキテクチャと実質的に同じアーキテクチャでの３Ｄ ＮＡＮＤメモリセルのアレイの形態でメモリセルが設けられるＮＡＮＤフラッシュメモリデバイスを備える。３Ｄメモリデバイス４００と第２の半導体構造５０４との両方における同様の構造、材料、機能などの詳細が以下では復唱されない可能性があることは、理解されている。
第２の半導体構造５０４は、交互の導電層５２０（例えば、ゲート線およびワード線として）および誘電層５２２を備えるメモリスタック５１８を備え得る。一部の実施形態では、第２の半導体構造５０４は、メモリスタック５１８を通じて各々が垂直に延びる複数のチャネル構造５２４も備える。各々のチャネル構造５２４は、インターコネクト層５１６および５１０におけるビット線５２６などのインターコネクトと、結合層５１４および５１２における結合コンタクトとを通じて、第１の半導体構造５０２の周辺回路に電気的に連結され得る。第２の半導体構造５０４は、チャネル構造５２４を複数のブロックへと分離するために、メモリスタック５１８を通じて各々が垂直に延び、横に延びる複数の絶縁構造５２８も備え得る。一部の実施形態では、各々の絶縁構造５２８は、メモリスタック５１８における導電層５２０に対する寄生容量を回避するために、酸化シリコンなどの１つまたは複数の誘電性材料で満たされる。
第２の半導体構造５０４は、薄化された基板など、半導体層５３０をさらに備え得る。一部の実施形態では、半導体層５３０は、絶縁構造５２８のそれぞれ１つと各々が接触する複数の第１のドープ領域５３２を備える。例えば、各々の第１のドープ領域５３２はＮウェルを備え得る。一部の実施形態では、半導体層５３０は、第１のドープ領域５３２と接触する複数の第２のドープ領域５３４も備える。例えば、各々の第２のドープ領域５３４はＰウェルを備え得る。各々のチャネル構造５２４は第２のドープ領域５３４と接触することができる。一部の実施形態では、ブロックの各々における１つまたは複数のチャネル構造５２４は、同じブロックにおける第２のドープ領域５３４のそれぞれ１つと接触する。半導体層５３０は、一部の実施形態によれば、第２のドープ領域５３４と接触する複数の第３のドープ領域５３６をさらに備える。例えば、各々の第３のドープ領域５３６はＮウェルを備え得る。
第２の半導体構造５０４は、第２のドープ領域５３４をブロックへと分離するために、半導体層５３０の後側から第１のドープ領域５３２のそれぞれ１つへと垂直に各々が延びる複数の絶縁構造５３８をさらに備え得る。一部の実施形態では、各々の絶縁構造５３８はトレンチアイソレーションを備える。第２の半導体構造５０４は、第１のドープ領域５３２のそれぞれ１つと接触するために、半導体層５３０の第２のドープ領域５３６を通じて各々が垂直に延びる複数のコンタクト５４０をさらに備え得る。したがって、各々のコンタクト５４０は後側のソースコンタクトとして機能することができる。一部の実施形態では、各々のコンタクト５４０は絶縁構造５３８のそれぞれ１つによって包囲される。コンタクト５４０はＶＩＡコンタクトまたは壁形コンタクトを備え得る。後側の絶縁構造５３８を使用して単一のドープ領域を複数の別々の第２のドープ領域５３４へと分割することで、Ｐウェル／Ｎウェルの静電容量および各々の第２のドープ領域５３４と関連する負荷は低減され得る。
第２の半導体構造５０４は、対応する第２のドープ領域５３４の電圧を制御するための第２のドープ領域５３４のそれぞれ１つと各々が接触する複数のコンタクト５４２をさらに備え得る。コンタクト５４２は、図５に示されているように、例えばメモリスタック５１８を通じて垂直に延びるといった、半導体層５３０の前側へと延び得る、または、例えば半導体層５３０を通じて垂直に延びるといった（図５Ａに示されていない）、半導体層５３０の後側へと延び得る。一部の実施形態では、各々のコンタクト５４２は半導体層５３０の前側へと延び、対応する第２のドープ領域５３４を、インターコネクト層５１６および５１０におけるインターコネクトと、結合層５１４および５１２における結合コンタクトとを通じて、第１の半導体構造５０２の周辺回路へと電気的に連結する。
図６Ａ～図６Ｄは、本開示の一部の実施形態による、３Ｄメモリデバイスを形成するための例示の製作プロセスを示している。図７は、本開示の一部の実施形態による、３Ｄメモリデバイス（例えば、図２に描写されている３Ｄメモリデバイス２００）を形成するための例示の方法７００の流れ図を示している。図８は、本開示の一部の実施形態による、３Ｄメモリデバイス（例えば、図３Ａおよび図３Ｂに描写されている３Ｄメモリデバイス３００および３０１）を形成するための他の例示の方法８００の流れ図を示している。図９は、本開示の一部の実施形態による、３Ｄメモリデバイス（例えば、図４Ａおよび図４Ｂに描写されている３Ｄメモリデバイス４００および４０１）を形成するためのさらなる例示の方法９００の流れ図を示している。図６Ａ～図６Ｄおよび図７～図９は一緒に説明される。方法７００、８００、および９００に示された工程が完全ではないことと、他の工程が、図示されている工程のいずれかの前、後、または工程同士の間に実施され得ることとは、理解されている。さらに、工程のうちの一部は、同時に、または、図７～図９に示されたものと異なる順番で、実施されてもよい。
図７は、本開示の一部の実施形態による、３Ｄメモリデバイス（例えば、図２に描写されている３Ｄメモリデバイス２００）を形成するための例示の方法７００の流れ図を示している。図７を参照すると、方法７００は工程７０２において開始し、工程７０２では、基板の第１の側面においてメモリスタックを通じて各々が垂直に延びる複数のチャネル構造が形成される。基板はシリコン基板とでき、第１の側面は基板の前側であり得る。一部の実施形態では、メモリスタックを形成するために、交互の犠牲層および誘電層を含む誘電体スタックが基板の第１の側面に形成され、誘電体スタックを通じて基板へと垂直に延びるスリット開口が形成され、交互の導電層および誘電層を含むメモリスタックが、スリット開口を通じて、犠牲層を導電層で置き換えることによって形成される。一部の実施形態では、誘電体スタックを形成する前に、第２のドープ領域が基板に形成される。第２のドープ領域はＰウェルを備え得る。一部の実施形態では、チャネル構造を形成するために、誘電体スタックを通って垂直に延びるチャネルホールがエッチングされ、続いて、メモリ膜および半導体チャネルがチャネルホールの側壁および底面にわたって堆積させられる。チャネル構造の各々が第２のドープ領域と接触し得る。
図６Ａを参照すると、Ｐウェルなどのドープ領域６０４が、フォトリソグラフィを用いてパターン形成され、イオン注入、熱拡散、またはそれらの組み合わせを用いてシリコン基板６０２に形成される。複数のチャネル構造６０６がシリコン基板６０２の前側に形成でき、ドープ領域６０４と接触する。図６Ａには示されていないが、交互の導電層および誘電層を含むメモリスタックが、メモリスタックを通じて各々のチャネル構造６０６がシリコン基板６０２におけるドープ領域６０４へと垂直に延びるように、シリコン基板６０２の前側に形成され得る。
メモリスタックを形成するために、一部の実施形態では、交互の第１の誘電層（「犠牲層」としても知られている）および第２の誘電層（本明細書において、一緒になって「誘電層の対」と称される）を含む誘電体スタックが、シリコン基板６０２の上方に形成される。誘電層および犠牲層は、限定されることはないが、化学気相成長法（ＣＶＤ）、物理的気相成長法（ＰＶＤ）、原子層堆積法（ＡＬＤ）、またはそれらの任意の組み合わせを含む１つまたは複数の薄膜堆積プロセスによって、シリコン基板６０２に交互に堆積させられ得る。
チャネル構造６０６を形成するために、一部の実施形態では、複数のチャネルホールが、フォトリソグラフィ、発達、およびエッチングを用いて誘電体スタックを通じて同時に形成される。誘電体スタックは、フォトリソグラフィマスクおよびエッチングマスクによって定められるパターンでチャネルホールを同時に形成するために、パターン形成されたエッチングマスクを用いて、ディープ反応性イオンエッチング（ＤＲＩＥ）などの１つまたは複数のウェットエッチングおよび／またはドライエッチングのプロセスにより、貫くようにエッチングされる。一部の実施形態では、各々のチャネルホールは、さらにシリコン基板６０２のドープ領域６０４へと垂直に延びる。一部の実施形態では、続いて、メモリ膜（例えば、ブロック層、記憶層、およびトンネル層）と半導体チャネルとが、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを用いて、チャネルホールの側壁および底面にわたってこの順番で堆積させられる。一部の実施形態では、キャッピング層が、半導体チャネルの堆積の後に誘電性材料を堆積させることで、各々のチャネルホールの残りの空間において全部または一部で満たされる。それによって、一部の実施形態によれば、チャネル構造６０６が形成される。
方法７００は、図７に示されているように工程７０４へと進み、工程７０４では、第１のドープ領域が基板に形成される。一部の実施形態では、第１のドープ領域を形成するために、基板の一部がスリット開口を通じてドーピングされる。第１のドープ領域は、一部の実施形態によれば、第２のドープ領域と接触する。第１のドープ領域はＮウェルを備え得る。
図６Ａに示されているように、Ｎウェルなどの複数のドープ領域６１０が、イオン注入、熱拡散、またはそれらの組み合わせを用いてシリコン基板６０２に形成される。ドープ領域６１０は、複数のＰウェル／Ｎウェルを形成するために、ドープ領域６０４と接触して形成され得る。一部の実施形態では、複数のスリット開口が、シリコン基板６０２のドープ領域６０４に到達するために、ＤＲＩＥなどの１つまたは複数のウェットエッチングおよび／またはドライエッチングを用いて、誘電体スタック（図示されていない）を通じてエッチングされる。一部の実施形態では、スリット開口は、さらにシリコン基板６０２の上方部分へと垂直に延びる。次に、ドープ領域６１０は、例えばＮ型ドーパントをＰウェルに注入することで、スリット開口によって露出させられシリコン基板６０２のドーピング部分によって形成でき、続いて熱拡散させられる。
方法７００は、図７に示されているように工程７０６へと進み、工程７０６では、複数のチャネル構造を複数のブロックへと分離するために、メモリスタックを通じて第１のドープ領域へと垂直に延び、横に延びる第１の絶縁構造が形成される。一部の実施形態では、第１の絶縁構造を形成するために、スリット開口が１つまたは複数の誘電性材料で満たされる。
図６Ａに示されているように、それぞれがメモリスタック（図示されていない）を通じてドープ領域６１０へと垂直に延びる複数の絶縁構造６０８が形成される。絶縁構造６０８は、チャネル構造６０６をメモリブロックへと分離するために横に（例えば、図６Ａにおけるｙ方向に）も延び得る。絶縁構造６０８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを用いて、スリット開口を酸化シリコンなどの１つまたは複数の誘電性材料で満たすことで形成され得る。一部の実施形態では、導電性材料はスリット開口に充填されない。別の言い方をすれば、絶縁構造６０８は、コンタクトを含まないスリット構造である。
一部の実施形態では、絶縁構造６０８を形成するためのスリット開口への誘電性材料の堆積の前に、ゲート置換プロセスが、誘電体スタックからメモリスタックを形成するために実施される。誘電体スタックにおける犠牲層は、誘電層に選択的にウェットエッチングおよび／またはドライエッチングを用いることで除去できる。犠牲層を除去するためのエッチング液は、スリット開口を通じて運ばれ得る。メモリスタックの導電層は、スリット開口を通じて、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを用いて、エッチングされた犠牲層によって残された横凹部を満たすことによって形成される。別の言い方をすれば、それによって、誘電体スタックをメモリスタックへと転換するために、導電層が犠牲層に置き換わる。
方法７００は、図７に示されているように工程７０８へと進み、工程７０８では、第１のドープ領域と接触するように、基板の第１の側面の反対の第２の側面から垂直に延びる第１のコンタクトが形成される。一部の実施形態では、第１のコンタクトを形成するために、ＶＩＡコンタクトが形成される。一部の実施形態では、第１のコンタクトを形成するために、壁形コンタクトが形成される。一部の実施形態では、第１のコンタクトを形成する前に、第２のドープ領域と接触する第２のコンタクトが基板の第１の側面から形成される。
図６Ｂに示されているように、１つまたは複数のコンタクト６１２がシリコン基板６０２の前側に形成でき、ドープ領域６０４と接触する。先に詳細に記載されているように、コンタクト６１２の数は、製作プロセスが完了させられた後の最終的な３Ｄメモリデバイスにおけるドープ領域６０４の数に依存し得る。例えば、ドープ領域６０４が複数の領域へとさらに分割されない場合（単一のドープ領域６０４として残る場合）、単一のコンタクト６１２が形成され得る。そうでない場合、コンタクト６１２の数は、絶縁構造６０８によって分割されるメモリブロックの数など、分割されるドープ領域６０４の数と同じとされ得る。一部の実施形態では、コンタクト６１２は、コンタクトホールを形成するためにＤＲＩＥを用いてメモリスタック（図示されていない）を通じてエッチングし、次に、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを用いて、誘電性材料（スペーサとして）、および、１つまたは複数の導電性材料でコンタクトホールを満たすことによって形成される。図６Ｂに示されているように、チャネル構造６０６に電気的に連結されるビット線６１４などのインターコネクトが、限定されることはないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、化学メッキ、またはそれらの任意の組み合わせを含む１つまたは複数の薄膜堆積プロセスによってさらに形成され得る。
図６Ｄに示されているように、シリコン基板６０２の後側から垂直に各々が延びる複数のコンタクト６１８が形成される。各々のコンタクト６１８は、シリコン基板６０２におけるドープ領域６１０のそれぞれ１つと接触することができる。各々のコンタクト６１８は、横に（例えば、図６Ｄにおけるｙ方向に）延びるＶＩＡコンタクトまたは壁式コンタクトであり得る。一部の実施形態では、コンタクト６１８を形成するために、シリコン基板６０２は、ＤＲＩＥなどのウェットエッチングおよび／またはドライエッチングを用いてコンタクトホールまたはトレンチがシリコン基板６０２を通じてその後側からエッチングされ得るように、逆さまにひっくり返される。エッチングは、エッチングの速度および／または期間を制御することで、コンタクトホールまたはトレンチがドープ領域６１０に到達するときに停止させられ得る。１つまたは複数の導電性材料が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを用いて、コンタクトホールまたはトレンチへと堆積させられ、それによってドープ領域６１０とそれぞれ接触するコンタクト６１８を形成する。図６Ｄは、ドープ領域６０４を分割する後側の絶縁構造６１６によってコンタクト６１８が包囲されることをさらに示されているが、コンタクト６１８は後側の絶縁構造６１６なしで形成されてもよいことは、理解されている。別の言い方をすれば、後側の絶縁構造６１６の形成なしで、ドープ領域６０４は、最終的な３Ｄメモリデバイス（例えば、図２における３Ｄメモリデバイス２００）において複数のメモリブロックを横切って広がる単一のドープ領域を残すことができる。
図８は、本開示の一部の実施形態による、３Ｄメモリデバイス（例えば、図３Ａおよび図３Ｂに描写されている３Ｄメモリデバイス３００および３０１）を形成するための他の例示の方法８００の流れ図を示している。方法７００および８００が実質的に同様の一部の工程を共有するため、方法７００と方法８００との両方で同様のプロセスの詳細が以下において復唱されない可能性があることは、理解されている。図８を参照すると、方法８００は工程８０２において開始し、工程８０２では、基板におけるドープ領域が基板の第１の側面から形成される。基板はシリコン基板とでき、第１の側面は基板の前側であり得る。ドープ領域は、一部の実施形態によれば、Ｐウェルを備える。図６Ａを参照すると、Ｐウェルなどのドープ領域６０４が、フォトリソグラフィを用いてパターン形成され、イオン注入、熱拡散、またはそれらの組み合わせを用いてシリコン基板６０２に形成される。
図８に示されているように、方法８００は工程８０４へと進み、工程８０４では、基板の第１の側面においてメモリスタックを通じて各々が垂直に延びる複数のチャネル構造が形成される。一部の実施形態では、メモリスタックを形成するために、交互の犠牲層および誘電層を含む誘電体スタックが基板の第１の側面に形成され、誘電体スタックを通じて基板へと垂直に延びるスリット開口が形成され、交互の導電層および誘電層を含むメモリスタックが、スリット開口を通じて、犠牲層を導電層で置き換えることによって形成される。
図６Ａを参照すると、チャネル構造６０６がシリコン基板６０２の前側に形成でき、ドープ領域６０４と接触する。図６Ａには示されていないが、交互の導電層および誘電層を含むメモリスタックが、メモリスタックを通じて各々のチャネル構造６０６がシリコン基板６０２におけるドープ領域６０４へと垂直に延びるように、シリコン基板６０２の前側に形成され得る。
方法８００は、図８に示されているように工程８０６へと進み、工程８０６では、ドープ領域と接触する第１のドープ領域が基板に形成される。一部の実施形態では、第１のドープ領域を形成するために、基板の一部がスリット開口を通じてドーピングされる。第１のドープ領域はＮウェルを備え得る。
図６Ａに示されているように、Ｎウェルなどのドープ領域６１０が、イオン注入、熱拡散、またはそれらの組み合わせを用いてシリコン基板６０２に形成される。ドープ領域６１０は、複数のＰウェル／Ｎウェルを形成するために、ドープ領域６０４と接触して形成され得る。一部の実施形態では、複数のスリット開口が、シリコン基板６０２のドープ領域６０４に到達するために、ＤＲＩＥなどの１つまたは複数のウェットエッチングおよび／またはドライエッチングを用いて、誘電体スタック（図示されていない）を通じてエッチングされる。一部の実施形態では、スリット開口は、さらにシリコン基板６０２の上方部分へと垂直に延びる。次に、ドープ領域６１０は、例えばＮ型ドーパントをＰウェルに注入することを用いて、スリット開口によって露出させられシリコン基板６０２のドーピング部分によって形成でき、続いて熱拡散させられる。
方法８００は、図８に示されているように工程８０８へと進み、工程８０８では、複数のチャネル構造を複数のブロックへと分離するために、メモリスタックを通じて第１のドープ領域へと垂直に延び、横に延びるスリット構造が形成される。一部の実施形態では、スリット構造を形成するために、続いてスリット開口がスペーサおよび壁式コンタクトで堆積させられる。
図６Ａは、誘電性材料で満たされた絶縁構造６０８を示しているが、一部の実施形態では、スペーサおよび壁式コンタクトを各々が含む複数のスリット構造が、最終的な３Ｄメモリデバイスにおいて絶縁構造６０８を置き換えることができることは、理解されている。スリット構造は、メモリスタック（図示されていない）を通じてドープ領域６１０へとそれぞれ垂直に延びることができ、チャネル構造６０６をメモリブロックへと分離するために横に（例えば、図６Ａにおけるｙ方向に）延びることもできる。スリット構造は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを用いて、１つまたは複数の誘電性材料（スペーサとして）と、１つまたは複数の導電性材料（コンタクトとして）とを続けて堆積させることで形成され得る。
方法８００は、図８に示されているように工程８１２へと進み、工程８１２では、基板の第２の側面から第１のドープ領域へと垂直に延びる絶縁構造が、ドープ領域を複数の第２のドープ領域へと分離するために形成される。一部の実施形態によれば、絶縁構造を形成するために、トレンチが基板の第２の側面から第１のドープ領域までエッチングされ、トレンチは１つまたは複数の誘電性材料で満たされる。
図６Ｃに示されているように、シリコン基板６０２は逆さまにひっくり返され、複数の絶縁構造６１６が、単一のドープ領域６０４を複数のドープ領域６０４へと分離するために、シリコン基板６０２の後側から形成される。各々の絶縁構造６１６がシリコン基板６０２の後側からドープ領域６１０のそれぞれ１つへと垂直に延び得る。一部の実施形態では、各々の絶縁構造６１６は横に（例えば、図６Ｃにおけるｙ方向に）も延びる。絶縁構造６１６を形成するために、複数のトレンチが、フォトリソグラフィを用いて、ドープ領域６１０とそれぞれ位置合わせされるようにシリコン基板６０２の後側からパターン形成され、続いて、ＤＲＩＥなどのウェットエッチングおよび／またはドライエッチングがされる。エッチングの速度および／または期間は、トレンチがドープ領域６１０に到達するときにエッチングが停止するように制御され得る。酸化シリコンなどの１つまたは複数の誘電性材料が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの組み合わせなど、１つまたは複数の薄膜堆積プロセスを用いてトレンチに堆積させられ得る。一部の実施形態では、導電性材料はトレンチに堆積されない。つまり、ソースコンタクトが、３Ｄメモリデバイス（例えば、図３Ａにおける３Ｄメモリデバイス３００、または図３Ｂにおける３Ｄメモリデバイス３０１）において、シリコン基板６０２の後側と反対に、スリット構造においてシリコン基板６０２の前側に形成され得る。
方法８００は、対応する第２のドープ領域の電圧を制御するための、第２のドープ領域のそれぞれ１つと各々が接触する複数のコンタクトを形成する工程をさらに含む。コンタクトの形成は、工程８１２の前の工程８１０、または、工程８１２の後の工程８１４において行われ得る。
任意選択で、工程８１０において、ドープ領域と各々が接触する複数のコンタクトが基板の第１の側面から形成される。図６Ｂに示されているように、コンタクト６１２がシリコン基板６０２の前側に形成でき、ドープ領域６０４と接触する。先に詳細に記載されているように、コンタクト６１２の数は、絶縁構造６１６によって分割されるドープ領域６０４の数と同じであり得る（図６Ｃに示されている）。一部の実施形態では、コンタクト６１２は、コンタクトホールを形成するためにＤＲＩＥを用いてメモリスタック（図示されていない）を通じてエッチングし、次に、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを用いて、誘電性材料（スペーサとして）、および、１つまたは複数の導電性材料でコンタクトホールを満たすことによって形成される。
任意選択で、工程８１４において、第２のドープ領域のそれぞれ１つと各々が接触する複数のコンタクトが基板の第２の側面から形成される。図６Ｃでは示されていないが、複数のコンタクトはシリコン基板６０２の後側に形成でき、ドープ領域６０４とそれぞれ接触する。先に詳細に記載されているように、コンタクトの数はドープ領域６０４の数と同じであり得る。一部の実施形態では、コンタクトは、コンタクトホールを形成するためにＤＲＩＥを用いてドープ領域６０４までシリコン基板６０２をエッチングし、次に、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを用いて、誘電性材料（スペーサとして）、および、１つまたは複数の導電性材料でコンタクトホールを満たすことによって形成される。
図９は、本開示の一部の実施形態による、３Ｄメモリデバイス（例えば、図４Ａおよび図４Ｂに描写されている３Ｄメモリデバイス４００および４０１）を形成するための他の例示の方法９００の流れ図を示している。方法７００、方法８００、および方法９００における同じ工程が説明の容易さのために詳細に復唱されない可能性のあることは、理解されている。
図９を参照すると、方法９００は工程８０２において開始し、工程８０２では、基板におけるドープ領域が基板の第１の側面から形成される。図９に示されているように、方法９００は工程８０４へと進み、工程８０４では、基板の第１の側面においてメモリスタックを通じて各々が垂直に延びる複数のチャネル構造が形成される。方法９００は、図９に示されているように工程８０６へと進み、工程８０６では、ドープ領域と接触する第１のドープ領域が基板に形成される。方法９００は、図９に示されているように工程７０６へと進み、工程７０６では、複数のチャネル構造を複数のブロックへと分離するために、メモリスタックを通じて第１のドープ領域へと垂直に延び、横に延びる第１の絶縁構造が形成される。任意選択で、方法は、図９に示されているように工程８１０へと進み、工程８１０において、ドープ領域と各々が接触する複数の第１のコンタクトが基板の第１の側面から形成される。方法９００は、図９に示されているように工程８１２へと進み、工程８１２では、基板の第２の側面から第１のドープ領域へと垂直に延びる第２の絶縁構造が、ドープ領域を複数の第２のドープ領域へと分離するために形成される。
方法９００は、図９に示されているように工程９０２へと進み、工程９０２では、第１のドープ領域と接触するように、基板の第２の側面から第２の絶縁構造を通じて垂直に延びる第２のコンタクトが形成される。一部の実施形態では、第２のコンタクトを形成するために、ＶＩＡコンタクトが形成される。一部の実施形態では、第２のコンタクトを形成するために、壁形コンタクトが形成される。
図６Ｄに示されているように、シリコン基板６０２の後側から絶縁構造６１６のそれぞれ１つを通じて垂直に各々が延びる複数のコンタクト６１８が形成される。各々のコンタクト６１８は、シリコン基板６０２におけるドープ領域６１０のそれぞれ１つと接触することができる。各々のコンタクト６１８は、横に（例えば、図６Ｄにおけるｙ方向に）延びるＶＩＡコンタクトまたは壁式コンタクトであり得る。一部の実施形態では、コンタクト６１８を形成するために、シリコン基板６０２は、ＤＲＩＥなどのウェットエッチングおよび／またはドライエッチングを用いてコンタクトホールまたはトレンチがシリコン基板６０２の後側から絶縁構造６１６を通じてエッチングされ得るように、逆さまにひっくり返される。コンタクトまたはトレンチは、フォトリソグラフィを用いて、絶縁構造６１６とそれぞれ位置合わせされるように、シリコン基板６０２の後側からパターン形成され得る。エッチングは、エッチングの速度および／または期間を制御することで、コンタクトホールまたはトレンチがドープ領域６１０に到達するときに停止させられ得る。１つまたは複数の導電性材料が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを用いて、コンタクトホールまたはトレンチへと堆積させられ、それによってドープ領域６１０とそれぞれ接触するコンタクト６１８を形成する。それによって、後側の絶縁構造６１６によって包囲される後側のソースコンタクト６１８が、最終的な３Ｄメモリデバイス（例えば、図４Ａにおける３Ｄメモリデバイス４００、または図４Ｂにおける３Ｄメモリデバイス４０１）に形成できる。
任意選択で、方法は、図９に示されているように工程８１４へと進み、工程８１４において、基板の第２の側面から第２のドープ領域のそれぞれ１つと各々が接触する複数の第１のコンタクトが形成される。
本開示の第１の態様によれば、３Ｄメモリデバイスは、第１の側面、および第１の側面と反対の第２の側面を有する基板を備える。３Ｄメモリデバイスは、基板の第１の側面に交互の導電層および誘電層を備えるメモリスタックも備える。３Ｄメモリデバイスは、メモリスタックを通じて各々が垂直に延びる複数のチャネル構造も備える。３Ｄメモリデバイスは、メモリスタックを通じて垂直に延び、複数のチャネル構造を複数のブロックへと分離するために横に延びるスリット構造も備える。３Ｄメモリデバイスは、基板における、スリット構造と接触する第１のドープ領域をさらに備える。３Ｄメモリデバイスは、基板の第２の側面から第１のドープ領域へと垂直に延びる絶縁構造をさらに備える。３Ｄメモリデバイスは、基板における、絶縁構造によって分離される複数の第２のドープ領域をさらに備える。
一部の実施形態では、絶縁構造はトレンチアイソレーションを備える。
一部の実施形態では、第２のドープ領域は、第１のドープ領域と接触しており、絶縁構造および第１のドープ領域によってブロックへと分離される。
一部の実施形態では、ブロックの各々における１つまたは複数のチャネル構造は、ブロックにおける第２のドープ領域のそれぞれ１つと接触する。
一部の実施形態では、３Ｄメモリデバイスは、対応する第２のドープ領域の電圧を制御するための、第２のドープ領域のそれぞれ１つと各々が接触する複数の第１のコンタクトをさらに備える。一部の実施形態では、第１のコンタクトは基板の第１の側面へと延びる。一部の実施形態では、第１のコンタクトは基板の第２の側面へと延びる。
一部の実施形態では、第１のドープ領域はＮウェルを備え、第２のドープ領域の各々はＰウェルを備える。
一部の実施形態では、３Ｄメモリデバイスは、絶縁構造によって包囲され、第１のドープ領域と接触するように基板の第２の側面から垂直に延びる第２のコンタクトをさらに備える。
一部の実施形態では、スリット構造は１つまたは複数の誘電性材料で満たされる。
本開示の他の態様によれば、３Ｄメモリデバイスは、周辺回路を備える第１の半導体構造と、第２の半導体構造と、第１の半導体構造と第２の半導体構造との間の接合境界面とを備える。第２の半導体構造は、交互の導電層および誘電層を備えるメモリスタックを備える。第２の半導体構造は、メモリスタックを通じて各々が垂直に延び、周辺回路に電気的に連結される複数のチャネル構造も備える。第２の半導体構造は、メモリスタックを通じて各々が垂直に延び、複数のチャネル構造を複数のブロックへと分離するために横に延びる複数のスリット構造を備える。第２の半導体構造は、複数のスリット構造のそれぞれ１つと各々が接触する複数の第１のドープ領域、および、複数の第１のドープ領域と接触する複数の第２のドープ領域を備える半導体層をさらに備える。第２の半導体構造は、複数の第２のドープ領域をブロックへと分離するために、半導体層の後側から複数の第１のドープ領域のそれぞれ１つへと各々が垂直に延びる複数の絶縁構造をさらに備える。
一部の実施形態では、絶縁構造の各々はトレンチアイソレーションを備える。
一部の実施形態では、ブロックの各々における１つまたは複数のチャネル構造は、ブロックにおける第２のドープ領域のそれぞれ１つと接触する。
一部の実施形態では、３Ｄメモリデバイスは、対応する第２のドープ領域の電圧を制御するための、第２のドープ領域のそれぞれ１つと各々が接触する複数のコンタクトをさらに備える。一部の実施形態では、コンタクトは半導体層の前側へと延びる。一部の実施形態では、コンタクトは半導体層の後側へと延びる。
一部の実施形態では、第１のドープ領域はＮウェルを備え、第２のドープ領域の各々はＰウェルを備える。
本開示のなおも他の態様によれば、３Ｄメモリデバイスを形成するための方法が開示されている。ドープ領域が基板において基板の第１の側面から形成される。基板の第１の側面においてメモリスタックを通じて各々が垂直に延びる複数のチャネル構造が形成される。第１のドープ領域が、基板において、ドープ領域と接触して形成される。メモリスタックを通じて第１のドープ領域へと垂直に延び、複数のチャネル構造を複数のブロックへと分離するために横に延びるスリット構造が形成される。基板の第２の側面から第１のドープ領域へと垂直に延びる絶縁構造が、ドープ領域を複数の第２のドープ領域へと分離するために形成される。
一部の実施形態では、交互の犠牲層および誘電層を含む誘電体スタックが基板の第１の側面に形成され、誘電体スタックを通じて基板へと垂直に延びるスリット開口が形成され、交互の導電層および誘電層を含むメモリスタックが、スリット開口を通じて、犠牲層を導電層で置き換えることによって形成される。
一部の実施形態では、第１のドープ領域を形成するために、基板の一部がスリット開口を通じてドーピングされる。
一部の実施形態では、絶縁構造を形成するために、トレンチが基板の第２の側面から第１のドープ領域までエッチングされ、トレンチは１つまたは複数の誘電性材料で満たされる。
一部の実施形態では、対応する第２のドープ領域の電圧を制御するための、第２のドープ領域のそれぞれ１つと各々が接触する複数の第１のコンタクトが形成される。一部の実施形態では、第１のコンタクトを形成するために、第１のコンタクトが基板の第１の側面から形成される。一部の実施形態では、第１のコンタクトを形成するために、第１のコンタクトが基板の第２の側面から形成される。
一部の実施形態では、第１のドープ領域はＮウェルを備え、第２のドープ領域の各々はＰウェルを備える。
一部の実施形態では、第１のドープ領域と接触するように絶縁構造を通じて垂直に延びる第２のコンタクトが形成される。
特定の実施形態の先の記載は、他の者が、当業者の知識を適用することで、過度の実験なしで、本開示の大まかな概念から逸脱することなく、このような実施形態を様々な用途に向けて変更および／または適合することができるように、本開示の概略的な性質を明らかにしている。そのため、このような適合および変更は、本明細書で提起されている教示および案内に基づいて、開示されている実施形態の均等の意味および範囲の中にあるように意図されている。本明細書の用語および表現が教示および案内に鑑みて当業者によって解釈されるものであるように、本明細書における表現および用語が説明の目的のためであって、限定のものではないことは、理解されるものである。
本開示の実施形態は、明示された機能の実施およびそれらの関係を示す機能的な構成要素の助けで先に記載されている。これらの機能的な構成要素の境界は、記載の利便性のために本明細書では任意に定められている。明示された機能およびそれらの関係が適切に実施される限り、代替の境界が定められてもよい。
概要および要約の部分は、本開示の１つまたは複数の例示の実施形態を述べることができるが、発明者によって考えられているような本開示のすべての例示の実施形態を述べていない可能性があり、したがって、本開示および添付の特許請求の範囲を何らかの形で限定するようには意図されていない。
本開示の広がりおよび範囲は、前述の例示の実施形態のいずれによっても限定されるべきでなく、以下の特許請求の範囲およびその均等に従ってのみ定められるべきである。
１００ ３Ｄメモリデバイス
１０２ Ｐ型基板
１０４ Ｎウェル
１０６ Ｐウェル
１０８ Ｎウェル
１１０ メモリスタック
１１２ 導電層、ワード線
１１４ 誘電層
１１６ チャネル構造
１１８ スリット構造
１２０ ビット線
１２２ 壁形コンタクト
１２４ ソース線
２００ ３Ｄメモリデバイス
２０２ 基板
２０４ 第１のドープ領域
２０６ 第２のドープ領域
２０８ 第３のドープ領域
２１０ チャネル構造
２１２ 導電層、ワード線
２１４ 誘電層
２１６ メモリスタック
２１８ ビット線
２２０ 絶縁構造
２２２ ソースコンタクト
３００、３０１ ３Ｄメモリデバイス
３０２ 基板
３０４ 第１のドープ領域
３０６ 第２のドープ領域
３０８ 第３のドープ領域
３１０ 絶縁構造
３１２ チャネル構造
３１４ 導電層、ワード線
３１６ 誘電層
３１８ メモリスタック
３２０ ビット線
３２２ スリット構造
３２２ スリット構造
３２４ ソースコンタクト
３２６ スペーサ
３２８ ソース線、ソースメッシュ
３３０ コンタクト
４００、４０１ ３Ｄメモリデバイス
４０２ 絶縁構造
４０４ ソースコンタクト
５００ ３Ｄメモリデバイス
５０１ 基板
５０２ 第１の半導体構造
５０４ 第２の半導体構造
５０６ 接合境界面、結合境界面
５０８ トランジスタ
５１０ インターコネクト層
５１２、５１４ 接合層、結合層
５１６ インターコネクト層
５１８ メモリスタック
５２０ 導電層
５２２ 誘電層
５２４ チャネル構造
５２６ ビット線
５２８ 絶縁構造
５３０ 半導体層
５３２ 第１のドープ領域
５３４ 第２のドープ領域
５３６ 第３のドープ領域
５３８ 絶縁構造
５４０ コンタクト
５４２ コンタクト
６０２ シリコン基板
６０４ ドープ領域
６０６ チャネル構造
６０８ 絶縁構造
６１０ ドープ領域
６１２ コンタクト
６１４ ビット線
６１６ 絶縁構造
６１８ コンタクト

Claims (26)

  1. 第１の側面、および前記第１の側面と反対の第２の側面を有する基板と、
    前記基板の前記第１の側面に交互の導電層および誘電層を備えるメモリスタックと、
    前記メモリスタックを通じて各々が垂直に延びる複数のチャネル構造と、
    前記メモリスタックを通じて垂直に延び、前記複数のチャネル構造を複数のブロックへと分離するために横に延びるスリット構造と、
    前記基板における、前記スリット構造と接触する第１のドープ領域と、
    前記基板の前記第２の側面から前記第１のドープ領域へと垂直に延びる絶縁構造と、
    前記基板における、前記絶縁構造によって分離される複数の第２のドープ領域と
    を備える三次元（３Ｄ）メモリデバイス。
  2. 前記絶縁構造はトレンチアイソレーションを備える、請求項１に記載の３Ｄメモリデバイス。
  3. 前記第２のドープ領域は、前記第１のドープ領域と接触しており、前記絶縁構造および前記第１のドープ領域によって前記ブロックへと分離される、請求項１または２に記載の３Ｄメモリデバイス。
  4. 前記ブロックの各々における１つまたは複数の前記チャネル構造は、前記ブロックにおける前記第２のドープ領域のそれぞれ１つと接触する、請求項３に記載の３Ｄメモリデバイス。
  5. 対応する前記第２のドープ領域の電圧を制御するための、前記第２のドープ領域のそれぞれ１つと各々が接触する複数の第１のコンタクトをさらに備える、請求項１から４のいずれか一項に記載の３Ｄメモリデバイス。
  6. 前記第１のコンタクトは前記基板の前記第１の側面へと延びる、請求項５に記載の３Ｄメモリデバイス。
  7. 前記第１のコンタクトは前記基板の前記第２の側面へと延びる、請求項５に記載の３Ｄメモリデバイス。
  8. 前記第１のドープ領域はＮウェルを備え、前記第２のドープ領域の各々はＰウェルを備える、請求項１から７のいずれか一項に記載の３Ｄメモリデバイス。
  9. 前記絶縁構造によって包囲され、前記第１のドープ領域と接触するように前記基板の前記第２の側面から垂直に延びる第２のコンタクトをさらに備える、請求項１から８のいずれか一項に記載の３Ｄメモリデバイス。
  10. 前記スリット構造は１つまたは複数の誘電性材料で満たされる、請求項１から９のいずれか一項に記載の３Ｄメモリデバイス。
  11. 周辺回路を備える第１の半導体構造と、
    交互の導電層および誘電層を備えるメモリスタック、
    前記メモリスタックを通じて各々が垂直に延び、前記周辺回路に電気的に連結される複数のチャネル構造、
    前記メモリスタックを通じて各々が垂直に延び、前記複数のチャネル構造を複数のブロックへと分離するために横に延びる複数のスリット構造、
    前記複数のスリット構造のそれぞれ１つと各々が接触する複数の第１のドープ領域、および、前記複数の第１のドープ領域と接触する複数の第２のドープ領域を備える半導体層、ならびに、
    前記複数の第２のドープ領域を前記ブロックへと分離するために、前記半導体層の後側から前記複数の第１のドープ領域のそれぞれ１つへと各々が垂直に延びる複数の絶縁構造
    を備える第２の半導体構造と、
    前記第１の半導体構造と前記第２の半導体構造との間の接合境界面と
    を備える三次元（３Ｄ）メモリデバイス。
  12. 前記絶縁構造の各々はトレンチアイソレーションを備える、請求項１１に記載の３Ｄメモリデバイス。
  13. 前記ブロックの各々における１つまたは複数の前記チャネル構造は、前記ブロックにおける前記第２のドープ領域のそれぞれ１つと接触する、請求項１１または１２に記載の３Ｄメモリデバイス。
  14. 対応する前記第２のドープ領域の電圧を制御するための、前記第２のドープ領域のそれぞれ１つと各々が接触する複数のコンタクトをさらに備える、請求項１１から１３のいずれか一項に記載の３Ｄメモリデバイス。
  15. 前記コンタクトは前記半導体層の前側へと延びる、請求項１４に記載の３Ｄメモリデバイス。
  16. 前記コンタクトは前記半導体層の前記後側へと延びる、請求項１４に記載の３Ｄメモリデバイス。
  17. 前記第１のドープ領域はＮウェルを備え、前記第２のドープ領域の各々はＰウェルを備える、請求項１１から１６のいずれか一項に記載の３Ｄメモリデバイス。
  18. 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
    基板の第１の側面から、前記基板にドープ領域を形成するステップと、
    前記基板の前記第１の側面においてメモリスタックを通じて各々が垂直に延びる複数のチャネル構造を形成するステップと、
    前記基板において、前記ドープ領域と接触する第１のドープ領域を形成するステップと、
    前記メモリスタックを通じて前記第１のドープ領域へと垂直に延び、前記複数のチャネル構造を複数のブロックへと分離するために横に延びるスリット構造を形成するステップと、
    前記ドープ領域を複数の第２のドープ領域へと分離するために、前記基板の第２の側面から前記第１のドープ領域へと垂直に延びる絶縁構造を形成するステップと
    を含む方法。
  19. 前記基板の前記第１の側面に交互の犠牲層および誘電層を備える誘電体スタックを形成するステップと、
    前記誘電体スタックを通じて前記基板へと垂直に延びるスリット開口を形成するステップと、
    前記スリット開口を通じて前記犠牲層を導電層で置き換えることで、交互の導電層および前記誘電層を備える前記メモリスタックを形成するステップと
    をさらに含む、請求項１８に記載の方法。
  20. 前記第１のドープ領域を形成するステップは、前記スリット開口を通じて前記基板の一部分をドーピングするステップを含む、請求項１９に記載の方法。
  21. 前記絶縁構造を形成するステップは、
    前記基板の前記第２の側面から、前記第１のドープ領域までトレンチをエッチングするステップと、
    前記トレンチを１つまたは複数の誘電性材料で満たすステップと
    を含む、請求項１８から２０のいずれか一項に記載の方法。
  22. 対応する前記第２のドープ領域の電圧を制御するための、前記第２のドープ領域のそれぞれ１つと各々が接触する複数の第１のコンタクトを形成するステップをさらに含む、請求項１８から２１のいずれか一項に記載の方法。
  23. 前記第１のコンタクトを形成するステップは、前記基板の前記第１の側面から前記第１のコンタクトを形成するステップを含む、請求項２２に記載の方法。
  24. 前記第１のコンタクトを形成するステップは、前記基板の前記第２の側面から第２のコンタクトを形成するステップを含む、請求項２２に記載の方法。
  25. 前記第１のドープ領域はＮウェルを備え、前記第２のドープ領域の各々はＰウェルを備える、請求項１８から２４のいずれか一項に記載の方法。
  26. 前記第１のドープ領域と接触するように前記絶縁構造を通じて垂直に延びる第２のコンタクトを形成するステップをさらに含む、請求項１８から２５のいずれか一項に記載の方法。
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