JP2013182505A - ストレージシステムおよびその駆動方法 - Google Patents

Abstract

【課題】データ記憶容量、データ処理能力およびコストパフォーマンスに優れたストレージシステムを提供する。
【解決手段】ストレージシステムは、磁気抵抗型ランダムアクセスメモリを含む第１のストレージユニットと、ＮＡＮＤ型フラッシュメモリを含む第２のストレージユニットとを備える。マスタコントローラは、入出力データの論理アドレスと第１および第２のストレージユニットの物理アドレスとの対応関係を示すアドレス変換テーブルを保持する。マスタコントローラは、論理アドレスへのアクセス頻度に応じて、該論理アドレスに対応するアドレス変換テーブル内の物理アドレスを第１のストレージユニットの物理アドレスと第２のストレージユニットの物理アドレスとの間で変更する。
【選択図】図１

Description

本発明による実施形態は、ストレージシステムおよびその駆動方法に関する。

近年、高速な不揮発性メモリとして磁気ランダムアクセスメモリ（ＭＲＡＭ（Magnetic Random Access Memory））が開発されている。また、不揮発性メモリであるＮＡＮＤ型フラッシュメモリを搭載したＳＳＤ（Solid State Drive）の普及が進んでいる。

ＭＲＡＭは、アクセス速度および書換え可能回数においてＮＡＮＤ型フラッシュメモリよりも優れているという特徴を有する。一方、ＮＡＮＤ型フラッシュメモリは、ビットコストにおいてＭＲＡＭよりも安いという特徴を有する。

ところで、今後のクラウド社会におけるサーバおよびデータセンタには、大きなデータ記憶容量および高いデータ処理能力が要求される。このため、データ記憶容量、データ処理能力およびコストパフォーマンスに優れたストレージシステムの構築が望まれる。

米国特許第６，６４９，９５３号明細書

データ記憶容量、データ処理能力に優れ、低コストなストレージシステムを提供する。

本実施形態によるストレージシステムは、磁気抵抗型ランダムアクセスメモリを含む第１のストレージユニットと、ＮＡＮＤ型フラッシュメモリを含む第２のストレージユニットとを備える。マスタコントローラは、入出力データの論理アドレスと第１および第２のストレージユニットの物理アドレスとの対応関係を示すアドレス変換テーブルを保持する。マスタコントローラは、論理アドレスへのアクセス頻度に応じて、該論理アドレスに対応するアドレス変換テーブル内の物理アドレスを第１のストレージユニットの物理アドレスと第２のストレージユニットの物理アドレスとの間で変更する。

第１の実施形態によるストレージシステム１０の構成を示す概念図。 第１の実施形態によるストレージシステム１０の構成を示すブロック図。 アドレス変換テーブル５０の構成を示す概念図。 第２の実施形態に従ったストレージシステム１０の構成を示すブロック図。 第２の実施形態によるストレージシステム１０の構成を示すブロック図。 第１のストレージユニットＳＵ１に用いられるＭＲＡＭの構成を示す斜視図。 第１および第２の実施形態のストレージシステム１０に用いられるＭＲＡＭの構成を示す断面図。 ＨＤＤ、ＮＡＮＤおよびＭＲＡＭの性能とビットコストを比較したグラフ。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態によるストレージシステム１０の構成を示す概念図である。ストレージシステム１０は、ＭＲＡＭを含む第１のストレージユニットＳＵ１と、ＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリともいう）を含む第２のストレージユニットＳＵ２と、ハードディスクドライブ（ＨＤＤ）を含む第３のストレージユニットＳＵ３とを備えている。

第１から第３のストレージユニットＳＵ１〜ＳＵ３は、階層化されているものの、単体のストレージシステム１０としてデータを格納することができる。

図２は、第１の実施形態によるストレージシステム１０の構成を示すブロック図である。第１のストレージユニットＳＵ１は、複数のＭＲＡＭチップ２０と、第１のサブコントローラＳＵＢＣＮＴ１とを備えている。第１のサブコントローラＳＵＢＣＮＴ１は、データ読出しまたはデータ書込み動作において、複数のＭＲＡＭチップ２０を制御する。図２において、第１のストレージユニットＳＵ１の数は、１つであるが、第１のストレージユニットＳＵ１の数はこれに限定されない。

第２のストレージユニットＳＵ２は、複数のＮＡＮＤ型フラッシュメモリチップ（以下、ＮＡＮＤチップともいう）３０と、第２のサブコントローラＳＵＢＣＮＴ２とを備えている。第２のサブコントローラＳＵＢＣＮＴ２は、データ読出しまたはデータ書込み動作において、複数のＮＡＮＤチップ３０を制御する。図２において、第２のストレージユニットＳＵ２の数は、２つであるが、第２のストレージユニットＳＵ２の数はこれに限定されない。

第３のストレージユニットＳＵ３は、ＨＤＤ４０と、第３のサブコントローラＳＵＢＣＮＴ３とを備えている。第３のサブコントローラＳＵＢＣＮＴ３は、データ読出しまたはデータ書込み動作において、ＨＤＤ４０を制御する。図２において、第３のストレージユニットＳＵ３の数は、３つであるが、第３のストレージユニットＳＵ３の数はこれに限定されない。

第１から第３のサブコントローラＳＵＢＣＮＴ１〜ＳＵＢＣＮＴ３は、それぞれ第１から第３のストレージユニットＳＵ１〜ＳＵ３を個別に制御する。

さらに、ストレージシステム１０は、第１から第３のストレージユニットＳＵ１〜ＳＵ３のサブコントローラＳＵＢＣＮＴ１〜ＳＵＢＣＮＴ３を制御するためにマスタコントローラＭＣＮＴを備えている。

マスタコントローラＭＣＮＴは、データ読出しまたはデータ書込み動作においてストレージシステム１０にアクセスがあったときに、入出力データの論理アドレスを第１から第３のストレージユニットＳＵ１〜ＳＵ３のいずれかの物理アドレスに変換するためにアドレス変換テーブルを保持している。アドレス変換テーブルは、入出力データの論理アドレスと第１から第３のストレージユニットＳＵ１〜ＳＵ３の物理アドレスとの対応関係を示すテーブルである。マスタコントローラＭＣＮＴは、アドレス変換テーブルをレジスタ６０内に格納している。マスタコントローラＭＣＮＴは、アクセス頻度に応じて、アドレス変換テーブルの論理アドレスと物理アドレスとの対応関係を変更することができる。

図３は、アドレス変換テーブル５０の構成を示す概念図である。アドレス変換テーブル５０は、論理アドレスＬＡ０〜ＬＡｎ（ｎは整数）の情報と、物理アドレスＰＡ１０、ＰＡ１１、ＰＡ１２・・・、ＰＡ２０、ＰＡ２１、ＰＡ２２・・・、ＰＡ３０、ＰＡ３１、ＰＡ３２・・・の情報とを有する。物理アドレスＰＡ１０、ＰＡ１１、ＰＡ１２・・・は、第１のストレージユニットＳＵ１に割り当てられたアドレスである。物理アドレスＰＡ２０、ＰＡ２１、ＰＡ２２・・・は、第２のストレージユニットＳＵ２に割り当てられたアドレスである。さらに、物理アドレスＰＡ３０、ＰＡ３１、ＰＡ３２・・・は、第３のストレージユニットＳＵ３に割り当てられたアドレスである。

論理アドレスＬＡ０〜ＬＡｎは、それぞれ物理アドレスＰＡ１０、ＰＡ１１、ＰＡ１２・・・、ＰＡ２０、ＰＡ２１、ＰＡ２２・・・、ＰＡ３０、ＰＡ３１、ＰＡ３２・・・のいずれかに関連付けられている。それにより、データ読出しまたはデータ書込み動作において、マスタコントローラＭＣＮＴは、論理アドレスを、該論理アドレスに関連付けられた物理アドレスに変換し、該物理アドレスに対応するストレージユニットへデータを格納することができる。例えば、論理アドレスＬＡｋ（ｋ＝０〜ｎ）と物理アドレスＰＡ３１とが関連付けられているものとする。この場合、論理アドレスＬＡｋを指定するアクセスがあった場合、マスタコントローラＭＣＮＴは、論理アドレスＬＡｋを物理アドレスＰＡ３１に変換し、該物理アドレスＰＡ３１に対応する第３のストレージユニットＳＵ３のストレージ部分へアクセスする。そして、データ読出し動作の場合、図２に示す第３のサブコントローラＳＵＢＣＮＴ３は、物理アドレスＰＡ３１に対応する第３のストレージユニットＳＵ３のストレージ部分からデータをストレージシステム１０の外部へ読み出す。データ書込み動作の場合、第３のサブコントローラＳＵＢＣＮＴ３は、物理アドレスＰＡ３１に対応する第３のストレージユニットＳＵ３のストレージ部分へ書込みデータを書き込む。

図２に示すマスタコントローラＭＣＮＴのレジスタ６０は、各論理アドレスＬＡ０〜ＬＡｎおよび各物理アドレスＰＡ１０〜ＰＡ３ｍ（ｍは整数）についてのデータ書換え回数および／またはデータ読出し回数も保持する。データ書込みまたはデータ読出し動作においてアクセスがあったときに、マスタコントローラＭＣＮＴは、アクセスされた論理アドレスおよび物理アドレスの書換え回数および／またはデータ読出し回数をインクリメントしてレジスタ６０に保持する。

マスタコントローラＭＣＮＴは、論理アドレスＬＡ０〜ＬＡｎおよび物理アドレスＰＡ１０〜ＰＡ３ｍのそれぞれデータ書換え回数および／またはデータ読出し回数によって、論理アドレスＬＡ０〜ＬＡｎおよび物理アドレスＰＡ１０〜ＰＡ３ｍへのそれぞれのアクセス頻度を知ることができる。

一般に、ＭＲＡＭは、ビットコストにおいてＮＡＮＤメモリおよびＨＤＤよりも高いが、アクセス速度においてＮＡＮＤメモリおよびＨＤＤよりも速く、かつ、データ書換え回数においてＮＡＮＤメモリよりも非常に優れている。

ＨＤＤは、アクセス速度においてＮＡＮＤメモリおよびＭＲＡＭよりも遅いが、ビットコストにおいてＮＡＮＤメモリおよびＭＲＡＭのいずれよりも安い。また、ＨＤＤは、書換え可能回数においてＮＡＮＤメモリよりも優れている。

ＮＡＮＤメモリは、書換え可能回数においてＭＲＡＭおよびＨＤＤに比べて劣る。しかし、ＮＡＮＤメモリは、微細化に優れており、ＭＲＡＭよりもビットコストが安い。また、ＮＡＮＤメモリは、アクセス速度においてＭＲＡＭより劣るが、ＨＤＤに比較すると非常に速い。これらの関係をまとめると以下の不等式が成り立つ。
ビットコスト：ＭＲＡＭ＞ＮＡＮＤ＞ＨＤＤ
アクセス速度：ＭＲＡＭ＞ＮＡＮＤ＞ＨＤＤ
書換え可能回数：ＨＤＤ≒ＭＲＡＭ＞ＮＡＮＤ
ここで、アクセス速度は、データ読出し動作ではコマンドの入力からデータの出力完了までの時間で決定され、データ書込み動作ではコマンドの入力からデータの入力完了までの時間で決定されるものとする。

このような関係を考慮して、本実施形態によるストレージシステム１０のマスタコントローラＭＣＮＴは、アクセス頻度が高いデータをＨＤＤからＮＡＮＤメモリへ移動させ、アクセス頻度がさらに高いデータをＮＡＮＤメモリからＭＲＡＭへと移動させる。逆に、マスタコントローラＭＣＮＴは、アクセス頻度が低いデータをＭＲＡＭからＮＡＮＤメモリへ移動させ、アクセス頻度がさらに低いデータをＮＡＮＤメモリからＨＤＤへと移動させる。即ち、図１に示すように、アクセス頻度の高いデータＤ１は、第３のストレージユニットＳＵ３から第２のストレージユニットＳＵ２へ、第２のストレージユニットＳＵ２から第１のストレージユニットＳＵ１へ移動される。アクセス頻度の低いデータＤ２は、第１のストレージユニットＳＵ１から第２のストレージユニットＳＵ２へ、第２のストレージユニットＳＵ２から第３のストレージユニットＳＵ３へ移動される。

このようにデータの格納場所を変更するために、マスタコントローラＭＣＮＴは、或る論理アドレスＬＡｋへのアクセス頻度に応じて、該論理アドレスＬＡｋに対応するアドレス変換テーブル５０内の物理アドレスを第１から第３のストレージユニットＳＵ１〜ＳＵ３の間で交換する。

アクセス頻度の判断のために、例えば、マスタコントローラＭＣＮＴは、アクセス頻度に関する予め設定された第１の閾値、第１の閾値よりも低い第２の閾値、および、所定期間をレジスタ６０内に格納している。尚、アクセス頻度とは、各論理アドレスに対して所定期間内に行なわれるアクセス数である。

論理アドレスＬＡｋのアクセス頻度が第１の閾値を超えた場合、マスタコントローラＭＣＮＴは、論理アドレスＬＡｋを第１のストレージユニットＳＵ１のいずれかの物理アドレスＰＡ１０、ＰＡ１１、ＰＡ１２・・・に対応させる。

論理アドレスＬＡｋのアクセス頻度が第１の閾値以下であり、かつ、第２の閾値よりも高い場合、マスタコントローラＭＣＮＴは、論理アドレスＬＡｋを第２のストレージユニットＳＵ１の物理アドレスＰＡ２０、ＰＳ２１、ＰＡ２２・・・のいずれかに対応させる。

さらに、マスタコントローラＭＣＮＴは、論理アドレスＬＡｋのアクセス頻度が第２の閾値以下になった場合、論理アドレスＬＡｋを第３のストレージユニットＳＵ３の物理アドレスＰＡ３０、ＰＳ３１、ＰＡ３２・・・のいずれかに対応させる。

勿論、論理アドレスＬＡｋに対応する物理アドレスの変更に伴い、論理アドレスＬＡｋのデータは、論理アドレスＬＡｋに元々対応していた物理アドレスから論理アドレスＬＡｋに新しく対応する物理アドレスへ移動させる。

このように、マスタコントローラＭＣＮＴは、アクセス頻度に応じて、アドレス変換テーブル５０の論理アドレスと物理アドレスとの対応関係を変更する。これにより、ストレージシステム１０は、第１から第３のストレージユニットＳＵ１〜ＳＵ３のストレージ階層を越えて、データをアクセス頻度に適したストレージユニットへ格納することができる。例えば、ストレージシステム１０は、アクセス頻度の高いデータからアクセス頻度の低いデータを、ＭＲＡＭ、ＮＡＮＤ、ＨＤＤの順番に格納するように形成され得る。その結果、本実施形態によるストレージシステム１０は、全体として、データ記憶容量、データ処理能力およびコストパフォーマンスに優れたバランスの良いストレージシステムとなる。

また、ストレージシステム１０は、異なる種類のメモリによって形成されているが、マスタコントローラＭＣＮＴをインタフェースとして用いることによって、ストレージシステム１０の全体が仮想的に１つのストレージとして機能し得る。

アドレス変換テーブル５０の変更は、例えば、一定期間ごとにストレージシステム１０のバックグラウンドで自動的に実行される。より詳細には、アドレス変換テーブル５０の変更は、例えば、ストレージシステム１０へのアクセスの少ない夜間等に実行される。アドレス変換テーブル５０の変更期間中において、データ書込みまたはデータ読出し動作期間と同様に、マスタコントローラＭＣＮＴは、アクセス禁止を示すビジー信号を外部に出力してもよい。

上記実施形態において、マスタコントローラＭＣＮＴは、アクセス頻度を判断するために、第１および第２の閾値を用いている。しかし、マスタコントローラＭＣＮＴは、アドレス変換テーブル５０を更新するために、各論理アドレスＬＡ０〜ＬＡｎのアクセス頻度を相対的に比較してもよい。例えば、マスタコントローラＭＣＮＴは、第１のストレージユニットＳＵ１の論理アドレスのアクセス頻度と、第２のストレージユニットＳＵ２の論理アドレスのアクセス頻度と比較する。第１のストレージユニットＳＵ１の論理アドレスの中で、アクセス頻度が第２のストレージユニットＳＵ２の論理アドレスのアクセス頻度よりも低いものがある場合、マスタコントローラＭＣＮＴは、アクセス頻度の低い第１のストレージユニットＳＵ１の第１の論理アドレスおよびアクセス頻度の高い第２のストレージユニットＳＵ２の第２の論理アドレスに関して、それらの論理アドレスと物理アドレスとの対応関係を交換すればよい。つまり、マスタコントローラＭＣＮＴは、アドレス変換テーブル５０上において、第１のストレージユニットＳＵ１の第１の論理アドレスに対応する物理アドレスと第２のストレージユニットＳＵ２の第２の論理アドレスに対応する物理アドレスとをアクセス頻度に応じて入れ替えればよい。このような作業を繰り返すことにより、第１のストレージユニットＳＵ１の各論理アドレスのアクセス頻度はいずれも、第２のストレージユニットＳＵ２の各論理アドレスのアクセス頻度よりも高くなる。

マスタコントローラＭＣＮＴは、第２のストレージユニットＳＵ２および第３のストレージユニットＳＵ３についても同様の作業を実行する。これにより、第２のストレージユニットＳＵ２の各論理アドレスのアクセス頻度はいずれも、第３のストレージユニットＳＵ３の各論理アドレスのアクセス頻度よりも高くなる。

このように、各論理アドレスＬＡ０〜ＬＡｎのアクセス頻度を相対的に比較して、アドレス変換テーブル５０の論理アドレスと物理アドレスとの対応関係を変更してもよい。

また、上記実施形態によるストレージシステム１０は、第１から第３のストレージユニットＳＵ１〜ＳＵ３の３つのストレージ階層を備えている。しかし、ストレージシステム１０の階層は、これに限定されない。例えば、ストレージシステム１０は、第１および第２のストレージユニットＳＵ１、ＳＵ２の２つのストレージ階層で構成されていてもよい。また、ストレージシステム１０は、第１および第３のストレージユニットＳＵ１、ＳＵ３の２つのストレージ階層で構成されていてもよい。この場合、マスタコントローラＭＣＮＴは、論理アドレスへのアクセス頻度に応じて、該論理アドレスに対応するアドレス変換テーブル内の物理アドレスを第１のストレージユニットＳＵ１の物理アドレスと第２のストレージユニットＳＵ２の物理アドレスとの間で変更すればよい。このような形態であっても、第１の実施形態の効果は失われない。

（第２の実施形態）
図４は、第２の実施形態に従ったストレージシステム１０の構成を示すブロック図である。第２の実施形態では、ストレージシステム１０は、第１のストレージユニットＳＵ１としてＭＲＡＭと、第２のストレージユニットＳＵ２としてＮＡＮＤメモリとを備えている。尚、ＰＢは、メモリセルアレイＭＣＡ内の読出しデータや外部からの書込みデータを一時的に格納するページバッファである。Ｉ／Ｏはデータの入出力回路である。

ストレージシステム１０は、さらに、第１および第２のストレージユニットＳＵ１、ＳＵ２に対して共通に設けられた共通のインタフェースコントローラＩＦＣＮＴを備えている。インタフェースコントローラＩＦＣＮＴは、データ読出しまたはデータ書込み動作時に第１または第２のストレージユニットＳＵ１、ＳＵ２のいずれかを選択的に制御する。

第１および第２のストレージユニットＳＵ１、ＳＵ２は、チップイネーブル信号ＣＥを入力するＣＥピン（第１の入力部）ＣＥ１、ＣＥ２をそれぞれ個別に備えている。従って、第１および第２のストレージユニットＳＵ１、ＳＵ２は、それぞれチップイネーブル信号を個別に受け取ることによって選択的に活性化され得る。しかし、第１および第２のストレージユニットＳＵ１、ＳＵ２は、ＣＥピン以外の入出力用ピンを共有しており、ＣＥピン以外の入出力用ピンはインタフェースコントローラＩＦＣＮＴに共通に接続されている。

例えば、ＭＲＡＭは、ＮＡＮＤメモリと同様に、Ｉ／Ｏピン（Ｉ／Ｏ１〜Ｉ／Ｏ８）、ＷＥピン、ＲＥピン、ＣＬＥピン、ＡＬＥピン、ＷＰピン、ＲＹ／ＢＹピン等を備える。Ｉ／Ｏピンは、データ、アドレスまたはコマンドの入出力に用いられるピンである。ＷＥピンは、ライトイネーブル信号ＷＥを入力するピンである。ＲＥピンは、リードイネーブル信号ＲＥを入力するピンである。ＣＬＥピンは、コマンドラッチイネーブル信号を入力するピンである。ＡＬＥピンは、アドレスラッチイネーブル信号を入力するピンである。ＷＰピンは、ライトプロテクト信号を入力するピンである。ＲＹ／ＢＹピンは、レディ信号またはビジー信号を出力するピンである。これらのピンは、ＭＲＡＭおよびＮＡＮＤメモリにおいて共通化されている。これにより、インタフェースコントローラＩＦＣＮＴも第１および第２のストレージユニットＳＵ１、ＳＵ２において共通化され得る。

インタフェースコントローラＩＦＣＮＴは、第１のストレージユニットＳＵ１を駆動させる場合、ＣＥピンＣＥ１を介してチップイネーブル信号を第１のストレージユニットＳＵ１へ送信する。これにより、インタフェースコントローラＩＦＣＮＴは、第２のストレージユニットＳＵ２を停止させたまま、第１のストレージユニットＳＵ１を駆動させることができる。この場合、インタフェースコントローラＩＦＣＮＴは、Ｉ／Ｏピン（Ｉ／Ｏ１〜Ｉ／Ｏ８）、ＷＥピン、ＲＥピン、ＣＬＥピン、ＡＬＥピン、ＷＰピン、ＲＹ／ＢＹピン等の共通ピンを介して第１のストレージユニットＳＵ１を制御することができる。

一方、インタフェースコントローラＩＦＣＮＴは、第２のストレージユニットＳＵ２を駆動させる場合、ＣＥピンＣＥ２を介してチップイネーブル信号を第２のストレージユニットＳＵ２へ送信する。これにより、インタフェースコントローラＩＦＣＮＴは、第１のストレージユニットＳＵ１を停止させたまま、第２のストレージユニットＳＵ２を駆動させることができる。この場合、インタフェースコントローラＩＦＣＮＴは、Ｉ／Ｏピン（Ｉ／Ｏ１〜Ｉ／Ｏ８）、ＷＥピン、ＲＥピン、ＣＬＥピン、ＡＬＥピン、ＷＰピン、ＲＹ／ＢＹピン等の共通ピンを介して第２のストレージユニットＳＵ２を制御することができる。

図５は、第２の実施形態によるストレージシステム１０の構成を示すブロック図である。第１のストレージユニットＳＵ１および第２のストレージユニットＳＵ２は、内部データバスＩＤＢを共有しており、内部データバスＩＤＢを介してインタフェースコントローラＩＦＣＮＴへ共通に接続されている。

インタフェースコントローラＩＦＣＮＴは、シリアルＡＴＡ（Advanced Technology Attachment）規格に準拠したコントローラに接続される。

第２の実施形態によるストレージシステム１０は、ＭＲＡＭおよびＮＡＮＤメモリの両方を備えたＳＳＤ（Solid State Drive）（ハイブリッドＳＳＤ）として機能することができる。

第２の実施形態によるストレージシステム１０は、ＭＲＡＭとＮＡＮＤメモリとにおいて多くの信号線が共通化できる。このため、ストレージシステム１０全体の信号線の本数を減少させることができ、かつ、インタフェースコントローラＩＦＣＮＴの設計が容易となる。

インタフェースコントローラＩＦＣＮＴは、アドレス変換テーブル５０を格納している。よって、第２の実施形態においても、論理アドレスへのアクセス頻度に応じて、該論理アドレスに対応するアドレス変換テーブル内の物理アドレスを第１のストレージユニットＳＵ１の物理アドレスと第２のストレージユニットＳＵ２の物理アドレスとの間で変更する。これにより、第２の実施形態は、書換え可能回数の多いＭＲＡＭにアクセスを集中させることで全体の信頼性を向上させることができる。また、アクセス頻度の少ないデータをＮＡＮＤメモリに格納することによって、アクセス速度の向上とコスト削減の両立を図ることができる。

さらに、第１のストレージユニットＳＵ１を第２のストレージユニットＳＵ２のバッファ領域として用いてもよい。例えば、ＮＡＮＤメモリは、書換え可能回数に制限がある上、ブロック単位で消去する必要がある。従って、小容量のデータについては、当初、第１のストレージユニットＳＵ１のＭＲＡＭに書き込み、第１のストレージユニットＳＵ１にデータが或る程度（例えば、ＮＡＮＤメモリの１ブロックの容量以上）蓄積された後に、第１のストレージユニットＳＵ１から第２のストレージユニットＳＵ２のＮＡＮＤメモリへデータを転送してもよい。これにより、ＮＡＮＤメモリを効率良く用いることができる。

（変形例）
第１の実施形態において、メインコントローラＭＣＮＴおよび第１から第３のストレージユニットＳＵ１〜ＳＵ３のサブコントローラＳＵＢＣＮＴ１〜ＳＵＢＣＮＴ３は、それぞれワーキングメモリＷＭを備えてもよい。また、第２の実施形態において、インタフェースコントローラＩＦＣＮＴも、ワーキングメモリＷＭを備えてよい。ワーキングメモリＷＭは、ＭＲＡＭで形成されており、コントローラＭＣＮＴ、ＳＵＢＣＮＴ１〜ＳＵＢＣＮＴ３、ＩＦＣＮＴが様々な動作を実行する際のキャッシュメモリとして用いられる。ワーキングメモリＷＭは、第１のサブコントローラＳＵＢＣＮＴ１、第２のサブコントローラＳＵＢＣＮＴ２、インタフェースコントローラＩＦＣＮＴ、マスタコントローラＭＣＮＴの少なくとも１つに設けられていてもよい。

ワーキングメモリＷＭは、ストレージ用のメモリと異なり、コストおよび記憶容量よりもアクセス速度の観点で選択する必要がある。従って、ワーキングメモリＷＭとして、高速アクセス可能なＭＲＡＭが適している。ワーキングメモリＷＭに用いられるＭＲＡＭは、上記第１のストレージユニットＳＵ１に用いられるＭＲＡＭと構成において相違してもよい。ワーキングメモリＷＭのＭＲＡＭおよび第１のストレージユニットＳＵ１のＭＲＡＭの構成については、後述する。

（ＭＲＡＭの構成）
図６は、第１のストレージユニットＳＵ１に用いられるＭＲＡＭの構成を示す斜視図である。第１および第２の実施形態によるＭＲＡＭは、半導体基板１１と、半導体基板１１上に形成されたセルトランジスタＣＴと、セルトランジスタＣＴ上に形成されたＭＴＪ素子とを備えている。半導体基板１１は、例えば、シリコン基板である。

セルトランジスタＣＴは、チャネル長方向が半導体基板１１の表面に対して垂直方向である縦型トランジスタである。従って、セルトランジスタＣＴのソース線ＳＬ、チャネル領域ＣＨおよびドレイン領域Ｄは、半導体基板１１の表面に対して垂直方向に積層されている。さらに、ゲート電極Ｇは、チャネル領域の周囲を取り囲むように形成されている。即ち、セルトランジスタＣＴは、いわゆる、ＳＧＴ（Surrounding Gate Transistor）を用いて形成されている。

ＭＴＪ素子は、セルトランジスタＣＴに対応して設けられており、セルトランジスタＣＴ上に半導体基板１１の表面に対して垂直方向に積層されている。ＭＴＪは、半導体基板１１の表面上方から見たときにセルトランジスタＣＴに重複するように設けられている。

半導体基板１１上に設けられたソース線ＳＬは、ビット線ＢＬと同様にカラム方向に延伸している。ソース線ＳＬは、セルトランジスタＣＴのソースに接続され、あるいは、そのソースとして機能する。ワード線ＷＬは、カラム方向に対して直交するロウ方向に延伸している。ワード線ＷＬは、セルトランジスタＣＴのゲート電極ＣＧに接続され、あるいは、ゲート電極ＣＧとして機能する。ビット線ＢＬは、ＭＴＪ素子の上端に接続されており、カラム方向に延伸している。ビット線ＢＬは、例えば、タングステンを用いて形成されている。セルトランジスタＣＴおよびＭＴＪ素子の各ペアは、ビット線ＢＬとソース線ＳＬとの間に直列に接続されている。

図７は、第１および第２の実施形態のストレージシステム１０に用いられるＭＲＡＭの構成を示す断面図である。

セルトランジスタＣＴは、半導体基板１１の表面上に形成されたソース線ＳＬと、ソース線ＳＬ上に設けられたチャネル領域ＣＨと、チャネル領域ＣＨの周囲に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上にチャネル領域を取り囲むように形成されたゲート電極ＣＧと、チャネル領域ＣＨ上に設けられたドレイン領域Ｄを備える。チャネル領域ＣＨは、例えば、柱状のｐ型シリコンを用いて形成されている。ソース線ＳＬおよびドレイン領域Ｄは、例えば、ｎ型シリコンを用いて形成されている。ゲート電極ＣＧは、例えば、ポリシリコンを用いて形成されている。これにより、セルトランジスタＣＴは、ｎ型ＳＧＴとして形成される。

本実施形態では、ソース線ＳＬがＭＴＪ素子のカラムごとに互いに分離されているため、ソース線ＳＬの寄生容量を低減させることができる。これにより、ＭＲＡＭの動作を高速化することができる。

ＭＴＪ素子は、ドレイン領域Ｄに上に設けられている。ＭＴＪ素子の下端は、ドレイン領域Ｄに電気的に接続されている。ＭＴＪ素子は、記録層Ｆと、固定層Ｐと、トンネル絶縁膜Ｂとを備える。記録層Ｆおよび固定層Ｐの材料は、例えば、Ｃｏ、Ｆｅ、Ｎｉ、Ｐｔ、Ｆｅ、Ｐｄ、Ｂ、Ｔａ、Ｄｙ、Ｔｖ、Ｃｒ等を含む磁性体材料である。トンネル絶縁膜Ｂの材料は、例えば、酸化マグネシウム、酸化アルミニウム等の非磁性絶縁膜を用いて形成されている。トンネル絶縁膜Ｂは記録層Ｆと固定層Ｐとの間の電流の流れを妨げないように非常に薄く形成されている。

ＳＴＴ（Spin Transfer Torque）型ＭＴＪ素子は、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。例えば、固定層Ｐは、磁化の向きが固定されている層であり、記録層Ｆは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。ＭＴＪ素子は、２枚の強磁性層Ｆ、Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。

図６および図７のＭＴＪ素子内に示す矢印は、各強磁性体の磁化方向を示す。即ち、本実施形態によるＭＴＪ素子の固定層Ｐおよび記録層Ｆの磁化方向は、半導体基板１１の表面に対して垂直方向である。このような垂直ＭＴＪ素子は、面内型ＭＴＪ素子に比べて高密度に配置することができる。

書込み時に矢印Ａ１の向きに反転閾値電極以上の電流を流すと、Ｐｉｎ層Ｐの磁化の向きに対してＦｒｅｅ層Ｆのそれがパラレル状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。書込み時に矢印Ａ２の向きに反転閾値電極以上の電流を流すと、Ｐｉｎ層ＰとＦｒｅｅ層Ｆとのそれぞれの磁化の向きがアンチパラレル状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。このように、ＴＭＪ素子は、電流の方向によって異なるデータを書き込むことができる。尚、Ｐｉｎ層ＰとＦｒｅｅ層Ｆとの位置関係は逆であってもよい。

本実施形態によるＭＲＡＭは、半導体基板１１の表面に対して垂直方向に積層されたＳＧＴおよび垂直ＭＴＪ素子を備える。従って、レイアウト面積が小さく、高密度なＭＲＡＭを実現することができる。例えば、図６および図７に示すＭＲＡＭの単一セルユニットのレイアウト面積は、４Ｆ^２である。Ｆ（Feature Size）は、半導体製造プロセスにおいて形成可能な最小線幅を示す。

図８は、ＨＤＤ、ＮＡＮＤおよびＭＲＡＭの性能とビットコストを比較したグラフである。図８において、ＮＡＮＤ（ＳＬＣ（Single Level Cell））は、１セルに１ビットデータを記憶するＮＡＮＤメモリである。ＮＡＮＤ（ＭＬＣ（Multi Level Cell））は、１セルに複数のビットデータを記憶するＮＡＮＤメモリである。

図８に示すように、セルトランジスタＣＴとしてＳＧＴを備えたＭＲＡＭ（以下、ＳＧＴ−ＭＲＡＭ）は、セルトランジスタＣＴとして平面型トランジスタを備えたＭＲＡＭ（以下、ＮＯＲＭＡＬ−ＭＲＡＭ）に比べてアクセス速度（性能）において劣る。しかし、ＳＧＴ−ＭＲＡＭは、ＮＯＲＭＡＬ−ＭＲＡＭに比べてレイアウト面積において小さい。このため、ＳＧＴ−ＭＲＡＭは、ＮＯＲＭＡＬ−ＭＲＡＭに比べてビットコストが安い。一方、ＳＧＴ−ＭＲＡＭは、ＮＡＮＤメモリと比べると、ビットコストは高いが、アクセス速度（性能）が速い。

ＳＧＴ−ＭＲＡＭは、ＮＡＮＤメモリとＮＯＲＭＡＬ−ＭＲＡＭとの中間の性能およびビットコストを有する。よって、ＳＧＴ−ＭＲＡＭは、或る程度高性能なストレージシステムを或る程度低コストで構築するために適していると言える。

つまり、ＳＧＴ−ＭＲＡＭは、高価でも非常に高速なアクセス速度が求められるワーキングメモリよりも、或る程度安価でありかつ或る程度のアクセス速度が求められるストレージとして用いるのに適している。一方、ＮＯＲＭＡＬ−ＭＲＡＭは、ビットコストが高くても高速アクセスが求められるワーキングメモリＷＭとして用いるのに適していると言える。

本実施形態によるストレージシステム１０は、ＳＧＴ−ＭＲＡＭを第３のストレージユニットＳＵ３として用い、かつ、ＮＯＲＭＡＬ−ＭＲＡＭをワーキングメモリＷＭとして用いているので、記憶容量、アクセス速度およびコストに関してバランスを改善させることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０・・・ストレージシステム、２０・・・ＭＲＡＭ、３０・・・ＮＡＮＤ、４０・・・ＨＤＤ、５０・・・アドレス変換テーブル、６０・・・レジスタ、ＳＵ１・・・第１のストレージユニット、ＳＵ２・・・第２のストレージユニット、ＳＵ３・・・第３のストレージユニット、ＳＵＢＣＮＴ１・・・第１のサブコントローラ、ＳＵＢＣＮＴ２・・・第２のサブコントローラ、ＳＵＢＣＮＴ３・・・第３のサブコントローラ、ＭＣＮＴ・・・メインコントローラ、ＩＦＣＮＴ・・・インタフェースコントローラ、ＢＬ・・・ビット線、ＳＬ・・・ソース線、ＷＬ・・・ワード線、ＣＨ・・・チャネル領域、Ｄ・・・ドレイン、ＭＴＪ・・・ＭＴＪ素子

Claims (10)

1. 磁気抵抗型ランダムアクセスメモリを含む第１のストレージユニットと、
   ＮＡＮＤ型フラッシュメモリを含む第２のストレージユニットと、
   入出力データの論理アドレスと前記第１および第２のストレージユニットの物理アドレスとの対応関係を示すアドレス変換テーブルを保持し、前記論理アドレスへのアクセス頻度に応じて、該論理アドレスに対応する前記アドレス変換テーブル内の物理アドレスを前記第１のストレージユニットの物理アドレスと前記第２のストレージユニットの物理アドレスとの間で変更するマスタコントローラとを備え、
   前記マスタコントローラは、前記第１および前記第２のストレージユニットに対して共通に設けられており、データ読出しまたはデータ書込み動作時に前記第１または前記第２のストレージユニットのいずれかを選択的に制御し、
   前記第１のストレージユニット内の前記磁気抵抗型ランダムアクセスメモリは、
   半導体基板の表面上に形成され、チャネル長方向が該半導体基板の表面に対して垂直方向である縦型トランジスタと、
   前記縦型トランジスタ上に前記垂直方向に積層され、前記半導体基板の表面上方から見たときに前記縦型トランジスタと重複するように設けられた磁気トンネル接合素子と、を含む複数のメモリセルを備えていることを特徴とするストレージシステム。
2. 磁気抵抗型ランダムアクセスメモリを含む第１のストレージユニットと、
   ＮＡＮＤ型フラッシュメモリを含む第２のストレージユニットと、
   入出力データの論理アドレスと前記第１および第２のストレージユニットの物理アドレスとの対応関係を示すアドレス変換テーブルを保持し、前記論理アドレスへのアクセス頻度に応じて、該論理アドレスに対応する前記アドレス変換テーブル内の物理アドレスを前記第１のストレージユニットの物理アドレスと前記第２のストレージユニットの物理アドレスとの間で変更するマスタコントローラとを備えたストレージシステム。
3. ハードディスクドライブを含む第３のストレージユニットをさらに備え、
   前記アドレス変換テーブルは、入力データの論理アドレスと前記第３のストレージユニットの物理アドレスとの対応関係をも示し、
   前記マスタコントローラは、前記論理アドレスへのアクセス頻度に応じて、該論理アドレスに対応する前記アドレス変換テーブル内の物理アドレスを前記第１から前記第３のストレージユニットの物理アドレスの間で変更することを特徴とする請求項２に記載のストレージシステム。
4. 前記第１および前記第２のストレージユニットに対して共通に設けられており、データ読出しまたはデータ書込み動作時に前記第１または前記第２のストレージユニットのいずれかを選択的に制御する共通コントローラをさらに備えたことを特徴とする請求項２または請求項３に記載のストレージシステム。
5. 前記第１および前記第２のストレージユニットは、前記第１および前記第２のストレージユニットを起動させるチップイネーブル信号を入力する第１の入力部以外の入出力部において前記共通コントローラに共通に接続されることを特徴とする請求項４に記載のストレージシステム。
6. 前記マスタコントローラは、アクセス頻度が第１の閾値よりも高い論理アドレスを前記第１のストレージユニットのいずれかの物理アドレスに対応させ、アクセス頻度が前記第１の閾値以下の論理アドレスを前記第２のストレージユニットの物理アドレスのいずれかに対応させることを特徴とする請求項２から請求項５のいずれかに記載のストレージシステム。
7. 前記マスタコントローラは、前記第１のストレージユニットに対応する論理アドレスのアクセス頻度と前記第２のストレージユニットに対応する論理アドレスのアクセス頻度とを比較し、前記第１のストレージユニットに対応する第１の論理アドレスのアクセス頻度が前記第２のストレージユニットに対応する第２の論理アドレスのアクセス頻度よりも低い場合に、前記アドレス変換テーブルにおける前記第１の論理アドレスに対応する物理アドレスと前記第２の論理アドレスに対応する物理アドレスとを入れ替えることを特徴とする請求項２から請求項５のいずれかに記載のストレージシステム。
8. 前記第１のサブコントローラ、前記第２のサブコントローラ、前記共通コントローラ、前記マスタコントローラの少なくとも１つは、磁気抵抗型ランダムアクセスメモリで形成されたワーキングメモリを備えていることを特徴とする請求項４または請求項５に記載のストレージシステム。
9. 前記第１のストレージユニット内の前記磁気抵抗型ランダムアクセスメモリは、
   半導体基板の表面上に形成され、チャネル長方向が該半導体基板の表面に対して垂直方向である縦型トランジスタと、
   前記縦型トランジスタ上に前記垂直方向に積層され、前記半導体基板の表面上方から見たときに前記縦型トランジスタと重複するように設けられた磁気トンネル接合素子と、を含む複数のメモリセルを備えていることを特徴とする請求項２から請求項８のいずれかに記載のストレージシステム。
10. 磁気抵抗型ランダムアクセスメモリを含む第１のストレージユニットと、ＮＡＮＤ型フラッシュメモリを含む第２のストレージユニットと、入力データの論理アドレスと前記第１および第２のストレージユニットの物理アドレスとの対応関係を示すアドレス変換テーブルを保持し、前記論理アドレスと前記物理アドレスとの対応関係を変更することができるマスタコントローラとを備えたストレージシステムの駆動方法であって、
    前記論理アドレスへのアクセス頻度に応じて、該論理アドレスに対応する前記アドレス変換テーブル内の物理アドレスを前記第１のストレージユニットの物理アドレスと前記第２のストレージユニットの物理アドレスとの間で変更することを具備したストレージシステムの駆動方法。

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