JP6829172B2 - 半導体記憶装置 - Google Patents

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Description

本発明の実施形態は、半導体記憶装置に関する。
ＭＲＡＭ（Magnetic Random Access Memory）は、情報を記憶するメモリセルに磁気抵抗効果（magnetoresistive effect）を持つ磁気素子を用いたメモリデバイスであり、高速動作、大容量、不揮発性を特徴とする次世代メモリデバイスとして注目されている。また、ＭＲＡＭは、ＤＲＡＭやＳＲＡＭなどの揮発性メモリの置き換えとして研究及び開発が進められている。この場合、ＤＲＡＭ及びＳＲＡＭと同じ仕様によりＭＲＡＭを動作させることが、開発コストを抑え、かつ、置き換えをスムーズに行うに当たって望ましい。
特開２００４−１１８９２１号公報
高品質な半導体記憶装置を提供する。
実施形態の半導体記憶装置は、複数の第１素子を備える第１領域と、それぞれが前記第１素子よりも体積が大きい複数の第２素子を備える第２領域と、を備え、前記第１素子及び前記第２素子は抵抗変化素子であり、前記第１領域及び前記第２領域の少なくとも一方は記憶領域であり、前記第１領域に書き込まれたデータは、書き込み動作後の読み出し回数が閾値以上になると、前記第２領域に転送される。
図１は、第１実施形態に係る半導体記憶装置を含むメモリシステムの基本的な構成を示すブロック図である。 図２は、第１実施形態に係る半導体記憶装置の基本的な構成を示すブロック図である。 図３は、第１実施形態に係る半導体記憶装置のバンクの基本的な構成を示すブロック図である。 図４は、第１実施形態に係る半導体記憶装置のメモリセルの構成の第１例を示すブロック図である。 図５は、第１実施形態に係る半導体記憶装置のメモリセルの構成の第２例を示すブロック図である。 図６は、第１実施形態に係る半導体記憶装置のメモリセルの断面を示す断面図である。 図７は、メモリセルの記憶層の体積の変化を説明する為の図である。 図８は、メモリセルの記憶層の体積の変化を説明する為の図である。 図９は、第１実施形態に係る半導体記憶装置のメモリ領域を示す平面図である。 図１０は、第１実施形態に係る半導体記憶装置を含むメモリシステムの第１書込み動作を説明するためのフローチャートである。 図１１は、第１実施形態に係る半導体記憶装置を含むメモリシステムの第２書込み動作を説明するためのフローチャートである。 図１２は、第２実施形態に係る半導体記憶装置のメモリ領域を示す平面図である。 図１３は、第２実施形態に係る半導体記憶装置を含むメモリシステムの第１書込み動作を説明するためのフローチャートである。 図１４は、第２実施形態に係る半導体記憶装置を含むメモリシステムの第２書込み動作を説明するためのフローチャートである。 図１５は、第３実施形態に係る半導体記憶装置のメモリ領域を示す平面図である。 図１６は、第４実施形態に係る半導体記憶装置を示す鳥瞰図である。 図１７は、第４実施形態に係る半導体記憶装置のメモリ領域を示す平面図である。 図１８は、第４実施形態に係る半導体記憶装置のメモリ領域を示す平面図である。 図１９は、第５実施形態に係る半導体記憶装置を含むメモリシステムを示す鳥瞰図である。 図２０は、第５実施形態に係る半導体記憶装置を含むメモリシステムを示す平面図である。
以下に、構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板の上面に平行な方向であって相互に直交する２方向をＸ方向（Ｄ１）及びＹ方向（Ｄ２）とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち各層の積層方向をＺ方向（Ｄ３）とする。
＜１＞第１実施形態
＜１−１＞構成
＜１−１−１＞メモリシステムの構成
図１を用いて、第１実施形態に係る半導体記憶装置を含むメモリシステムの基本的な構成を概略的に説明する。メモリシステム４は、半導体記憶装置１、及びメモリコントローラ２を備えている。
＜１−１−２＞メモリコントローラの構成
メモリコントローラ２は、パーソナルコンピュータ等のホスト(外部機器)３から命令を受けて、半導体記憶装置１からデータを読み出したり、半導体記憶装置１にデータを書き込んだりする。
メモリコントローラ２は、ホストインタフェース（Host interface(I/F)）２１と、データバッファ２２と、レジスタ２３と、ＣＰＵ２４と、デバイスインタフェース（Device Interface(I/F)）２５と、ＥＣＣ回路２６と、を備えている。
ホストインタフェース２１は、ホスト３と接続されている。このホストインタフェース２１を介して、ホスト３とメモリシステム４との間でデータの送受信等が行われる。
データバッファ２２は、ホストインタフェース２１に接続される。データバッファ２２は、ホストインタフェース２１を介してホスト３からメモリシステム４に送信されたデータを受け取り、これを一時的に記憶する。また、データバッファ２２は、メモリシステム４からホストインタフェース２１を介してホスト３へ送信されるデータを一時的に記憶する。データバッファ２２は、揮発性のメモリでも、不揮発性のメモリでも良い。
レジスタ２３は、例えば揮発性のメモリであり、ＣＰＵ２４により実行される設定情報、コマンド、及びステータスなどを記憶する。レジスタ２３は、揮発性のメモリでも、不揮発性のメモリでも良い。
ＣＰＵ２４は、メモリシステム４の全体の動作を司る。ＣＰＵ２４は、例えばホスト３から受けたコマンドに従って半導体記憶装置１に対する所定の処理を実行する。
デバイスインタフェース２５は、メモリコントローラ２と、半導体記憶装置１との間で各種信号などの送受信を行う。
ＥＣＣ回路２６は、データバッファ２２を介して、ホスト３から受信した書き込みデータを受信する。そして、ＥＣＣ回路２６は、書き込みデータにエラー訂正符号を付加する。ＥＣＣ回路２６は、エラー訂正符号が付された書き込みデータを、例えばデータバッファ２２、またはデバイスインタフェース２５に供給する。
また、ＥＣＣ回路２６は、デバイスインタフェース２５を介して半導体記憶装置１から供給されたデータを受信する。ＥＣＣ回路２６は、半導体記憶装置１から受信したデータにエラーが存在するか否かの判定を行う。ＥＣＣ回路２６は、受信したデータにエラーが存在すると判定する場合、受信したデータに対してエラー訂正符号を用いてエラー訂正処理を行う。そして、ＥＣＣ回路２６は、エラー訂正処理したデータを、例えばデータバッファ２２、デバイスインタフェース２５等に供給する。
＜１−１−３＞半導体記憶装置
図２を用いて、第１実施形態に係る半導体記憶装置の基本的な構成を概略的に説明する。
第１実施形態に係る半導体記憶装置１は、周辺回路１０、及びメモリ領域１１を備えている。
メモリ領域１１は、複数のバンクＢＫ（図２の例では２個のバンクＢＫ）を備える。例えば、これらバンクＢＫは、独立に活性化することが可能である。バンクＢＫの詳細については後述する。
周辺回路１０は、カラムデコーダ１２と、ワード線ドライバ１３と、ロウデコーダ１４と、コマンドアドレス入力回路１５と、コントローラ１６と、ＩＯ回路１７と、を備えている。
カラムデコーダ１２は、外部制御信号に基づいて、コマンドアドレス信号ＣＡによるコマンドまたはアドレスを認識して、ビット線ＢＬ及びソース線ＳＬの選択を制御する。
ワード線ドライバ１３は、少なくともバンクＢＫの一辺に沿って配置される。また、ワード線ドライバ１３は、データ読出しまたはデータ書込みの際に、メインワード線ＭＷＬを介して選択ワード線ＷＬに電圧を印加するように構成されている。
ロウデコーダ１４は、コマンドアドレス入力回路１５から供給されたコマンドアドレス信号ＣＡのアドレスをデコードする。より具体的には、ロウデコーダ１４はデコードしたロウアドレスを、ワード線ドライバ１３に供給する。それにより、ワード線ドライバ１３は、選択ワード線ＷＬに電圧を印加することができる。
コマンドアドレス入力回路１５には、メモリコントローラ（ホストデバイスとも記載する）２から、各種の外部制御信号、例えば、チップセレクト信号ＣＳ、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、及びコマンドアドレス信号ＣＡ等が入力される。コマンドアドレス入力回路１５は、コマンドアドレス信号ＣＡをコントローラ１６に転送する。
コントローラ１６は、コマンドとアドレスとを識別する。コントローラ１６は、半導体記憶装置１を制御する。
ＩＯ回路１７は、データ線ＤＱを介してメモリコントローラ２から入力された入力データ、又は選択されたバンクから読み出された出力データを一時的に格納する。入力データは、選択されたバンクのメモリセル内に書き込まれる。
＜１−１−４＞バンクＢＫ
図３を用いて、第１実施形態に係る半導体記憶装置のバンクＢＫの基本的な構成を概略的に説明する。
バンクＢＫは、メモリアレイ２０ａと、センスアンプ／ライトドライバ（ＳＡ／ＷＤ）２０ｂと、ページバッファ２０ｃと、を備えている。
メモリアレイ２０ａは、複数のメモリセルＭＣがマトリクス状に配列されて構成される。メモリアレイ２０ａには、複数のワード線ＷＬ０〜ＷＬｉ−１（ｉは２以上の整数）、複数のビット線ＢＬ０〜ＢＬｊ−１（ｊは２以上の整数）、及び複数のソース線ＳＬ０〜ＳＬｊ−１が配設される。１本のワード線ＷＬには、メモリアレイ２０ａの一行が接続され、１本のビット線ＢＬ及び１本のソース線ＳＬからなる１対には、メモリアレイ２０ａの一列が接続される。
メモリセルＭＣは、磁気抵抗効果素子（ＭＴＪ（Magnetic Tunnel Junction）素子）３０、及び選択トランジスタ３１から構成される。選択トランジスタ３１は、例えばＮチャネルＭＯＳＦＥＴから構成される。
ＭＴＪ素子３０の一端は、ビット線ＢＬに接続され、他端は選択トランジスタ３１のドレイン（ソース）に接続される。選択トランジスタ３１のゲートは、ワード線ＷＬに接続され、ソース（ドレイン）はソース線ＳＬに接続される。
センスアンプ／ライトドライバ２０ｂは、メモリアレイ２０ａのビット線方向に配置されている。センスアンプ／ライトドライバ２０ｂは、センスアンプと、ライトドライバとを備えている。グローバルビット線ＧＢＬを介してビット線ＢＬに接続され、メインワード線ＭＷＬを介して選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバは、グローバルビット線ＧＢＬを介してビット線ＢＬに、またはグローバルソース線ＧＳＬを介してソース線ＳＬに接続され、メインワード線ＭＷＬを介して選択ワード線ＷＬに接続されたメモリセルＭＣに電流を流すことによってデータを書き込む。そして、センスアンプ／ライトドライバ２０ｂは、コントローラ１６からの制御信号に基づいて、ビット線ＢＬ及びソース線ＳＬを制御する。センスアンプ／ライトドライバ２０ｂとデータ線ＤＱとの間のデータの授受は、ＩＯ回路１７を介して行われる。
ページバッファ２０ｃは、メモリアレイ２０ａからリードしたデータまたはメモリコントローラ２から受信した書込みデータを一時的に保持する。メモリアレイ２０ａへのデータの書込みは、複数のメモリセル単位（ページ単位）で行われる。このように、一括してメモリアレイ２０ａに書込まれる単位を「ページ」と呼ぶ。また、本実施形態に係るページバッファ２０ｃは、バンクＢＫ毎に設けられ、バンクＢＫの全ページのデータを一時的に格納することができる程度の記憶容量を有している。
尚、上述したバンクＢＫの構成は一例であり、バンクＢＫはこれ以外の構成であっても良い。
＜１−１−５＞メモリセルＭＣ
＜１−１−５−１＞概略
＜１−１−５−１−１＞第１例
続いて、図４を用いて、第１実施形態に係る半導体記憶装置のメモリセルＭＣの構成の第１例について概略的に説明する。図４に示すように、第１実施形態に係るメモリセルＭＣのＭＴＪ素子３０の一端はビット線ＢＬに接続されており、他端は選択トランジスタ３１の一端に接続されている。そして選択トランジスタ３１の他端はソース線ＳＬに接続されている。ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子３０は、２枚の強磁性層Ｆ，Ｐとこれらに挟まれた非磁性層（トンネル絶縁膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子３０は、２枚の強磁性層Ｆ，Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子３０に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。
例えば、ＭＴＪ素子３０は、記憶層（フリー層、記録層）Ｆ、非磁性層Ｂ、参照層（ピン層、固定層）Ｐ、を順次積層して構成される。参照層Ｐおよび記憶層Ｆは、強磁性体で構成されており、非磁性層Ｂは、絶縁膜（例えば、Ａｌ２Ｏ３，ＭｇＯ）からなる。参照層Ｐは、磁化方向が固定されている層であり、記憶層Ｆは、磁化方向が可変であり、その磁化の向きによってデータを記憶する。
書込み時に矢印Ａ１の向きに電流を流すと、ピン層Ｐの磁化の向きに対してフリー層Ｆのそれが反平行状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに電流を流すと、ピン層Ｐとフリー層Ｆとのそれぞれの磁化の向きが平行状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。このように、ＭＴＪ素子は、電流を流す方向によって異なるデータを書き込むことができる。上述の「磁化方向が可変」とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、「磁化方向が固定」とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。
＜１−１−５−１−２＞第２例
続いて、図５用いて、第１実施形態に係る半導体記憶装置のメモリセルＭＣの構成の第２例について概略的に説明する。以下では、第１例と異なる点のみ説明する。図５に示すように、第２例においては、ＭＴＪ素子３０は、参照層（ピン層、固定層）Ｐ、非磁性層Ｂ、記憶層（フリー層、記録層）Ｆを順次積層して構成される。
書込み時に矢印Ａ３の向きに電流を流すと、ピン層Ｐの磁化の向きに対してフリー層Ｆのそれが反平行状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ４の向きに電流を流すと、ピン層Ｐとフリー層Ｆとのそれぞれの磁化の向きが平行状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。
なお、以下ではメモリセルＭＣの構成は、第１例に基づいて半導体記憶装置について説明する。
＜１−１−５−２＞断面
次に、図６を用いて、第１実施形態に係る半導体記憶装置のメモリセルＭＣの断面について概略的に説明する。
図６に示すように、アクティブエリアＡＡは、半導体基板１００に形成される素子分離領域（ＳＴＩ）１１０によって、区画される。素子分離領域１１０は、例えばシリコン酸化膜によって構成される。
アクティブエリアＡＡの表面上には、ソース／ドレイン拡散領域１０１及びソース／ドレイン拡散領域１０２が設けられる。ソース／ドレイン拡散領域１０１及びソース／ドレイン拡散領域１０２間のアクティブエリアＡＡの表面上には、ゲート絶縁膜１０３を介して、ゲート電極１０４が設けられる。ゲート電極１０４は、ワード線ＷＬとして用いられる。アクティブエリアＡＡ上に設けられたゲート絶縁膜１０３及びゲート電極１０４の積層構造は、選択トランジスタ３１として機能する。尚、選択トランジスタ３１は、ゲート電極１０４が、アクティブエリアＡＡ内の溝（リセス）内にゲート絶縁膜１０３を介して埋め込まれた構造を有しても良い。
ＭＴＪ素子３０の上端は、ビット線コンタクト（ＢＬＣ）１０６を介してビット線（ＢＬ）１０７に接続される。また、ＭＴＪ素子３０の下端は、ビット線コンタクト（ＢＬＣ）１０５を介して、選択トランジスタ３１のソース／ドレイン拡散領域１０１に接続される。選択トランジスタ３１のソース／ドレイン拡散領域１０１は、ソース線コンタクト（ＳＬＣ）１０８を介してソース線（ＳＬ）１０９に接続される。上記コンタクトは、例えばアルミ（Ａｌ）、またはタングステン（Ｗ）等で構成される。また、ビット線１０７及びソース線１０９は、例えば銅（Ｃｕ）、またはアルミ（Ａｌ）等で構成される。
ＭＴＪ素子３０は、少なくとも、参照層３０ａ（Ｐ）、非磁性層３０ｂ（Ｂ）、及び記憶層３０ｃ（Ｆ）を含む。非磁性層３０ｂ（Ｂ）は、固定層３０ａ（Ｐ）と記憶層３０ｃ（Ｆ）とに挟まれる。ＭＴＪ素子３０の下部に、下部電極３０ｄが設けられる。下部電極３０ｄは、記憶層３０ｃ（Ｆ）と、ビット線コンタクト１０５と、を電気的に接続する。ＭＴＪ素子３０の上部に、上部電極３０ｅが設けられる。上部電極３０ｅは、参照層３０ａ（Ｐ）と、ビット線コンタクト１０６と、を電気的に接続する。
参照層３０ａ（Ｐ）及び記憶層３０ｃ（Ｆ）は、垂直磁気異方性を有する磁性層である。参照層３０ａ（Ｐ）及び記憶層３０ｃ（Ｆ）の磁化（磁化方向）は、層面（膜面）に対してほぼ垂直である。記憶層３０ｃ（Ｆ）の磁化の向きは可変であり、参照層３０ａ（Ｐ）の磁化の向きは不変（固定状態）である。
参照層３０ａ（Ｐ）には、例えば、ＴｂＣｏＦｅ、ＣｏとＰｔを積層させた人工格子、ＦｅＰｔをＬ１０に規則化させた結晶膜等を用いてもよい。尚、参照層３０ａ（Ｐ）と非磁性層３０ｂ（Ｂ）の間にＣｏＦｅＢを挟むことで、参照層３０ａ（Ｐ）の分極率を向上させ、高いＭＲ比（磁気抵抗比）を得ることが可能になる。
非磁性層３０ｂ（Ｂ）は、非磁性材料からなり、非磁性金属、非磁性半導体、絶縁体等を用いることができる。非磁性層３０ｂ（Ｂ）には、例えば、ＭｇＯが用いられてもよい。ＭｇＯを非磁性層３０ｂ（Ｂ）として用いることで、高いＭＲ比を得ることが可能になる。
記録層３０ｃ（Ｆ）には、例えば、磁性材料としてたとえばＣｏＦｅＢを用いてもよい。記録層３０ｃは、2層以上の積層構造を有しても良い。その場合、記憶層３０ｃは、たとえばＣｏＦｅＢまたはＣｏＦｅを主成分とする２つの磁性層と、それらの間に挟まれた非磁性金属層との積層構造であってもよい。
下部電極３０ｄは、低電気抵抗及び耐拡散耐性に優れた材料が望まれる。下部電極３０ｄとして、例えば、Ｔａ／Ｃｕ／Ｔａの積層膜を用いてもよい。
上部電極３０ｅは、電極としての機能の他、ＭＴＪ素子３０をパターニングする際のマスクとしても用いられる。このため、上部電極３０ｅとしては、低電気抵抗及び耐拡散耐性に優れた材料で、かつ、耐エッチング耐性又は耐ミリング耐性に優れた材料が望まれる。上部電極３０ｅとして、例えば、Ｔａ／Ｒｕの積層膜が用いられる。
また、上部電極３０ｅと参照層３０ａとの間に、シフトキャンセル層が配置されても良い。シフトキャンセル層は、参照層３０ａから記録層３０ｃへ漏れる磁場を調整する層である。シフトキャンセル層により、記憶層３０ｃが保持する情報を安定的に維持することができる。
尚、ＭＴＪ素子３０は、ビット線コンタクト１０５の直上に設けられるが、中間配線層を用いて、ビット線コンタクト１０５の直上からずれた位置（例えば、選択トランジスタ３１のゲート電極１０４の上方）に設けられてもよい。
メモリセルＭＣでは、層間絶縁層（Inter-Layer Dielectric）ＩＬＤが設けられる。層間絶縁層ＩＬＤは、絶縁層１２０を備える。
絶縁層１２０は、素子分離領域１１０の上面に設けられる。絶縁層１２０は、ＭＴＪ素子３０、ビット線１０７、ビット線コンタクト１０５、１０６、ソース線１０９、ソース線コンタクト１０８、及びゲート電極１０４をそれぞれ電気的に分離する。
＜１−１−５−３＞ＭＴＪ素子の特性
ここで、ＭＴＪ素子の特性について説明する。ＭＴＪ素子のデータ保持指標である熱擾乱係数ｄＥは、ｄＥ＝（Ｋｕ×Ｖ）／（ｋｂ×Ｔ）で示されることが知られている。Ｋｕは記憶層の磁気異方性定数である。Ｖは記憶層の体積である。ｋｂは、ボルツマン定数である。Ｔは温度である。熱擾乱定数ｄＥは、Ｖに比例して減少していくことが知られている。熱擾乱定数ｄＥが低下すると、ＭＴＪ素子のデータ保持特性が低下し、書込み特性が向上する。逆に、熱擾乱定数ｄＥが増加すると、ＭＴＪ素子のデータ保持特性が向上し、書込み特性が低下する。
ここで、記憶層の体積Ｖの変化について簡単に説明する。ここでは、一例として、記憶層Ｆが円柱状である場合について説明する。
まず、図７を用いて、記憶層Ｆの断面積の変化による体積の変化について説明する。
図７に示すように、２つの記憶層Ｆ−１と、記憶層Ｆ−２の体積Ｖを比較する。記憶層Ｆ−１と、記憶層Ｆ−２のＤ３方向に沿った高さはそれぞれＨ１で同一である。他方で、記憶層Ｆ−１のＤ１及びＤ２方向に沿った断面における直径ＤＭ１は、記憶層Ｆ−２のＤ１及びＤ２方向に沿った断面における直径ＤＭ２（ＤＭ１＜ＤＭ２）よりも小さい。そのため、記憶層Ｆ−１の体積Ｖ１は、記憶層Ｆ−２の体積Ｖ２（Ｖ１＜Ｖ２）よりも小さくなる。
この場合、記憶層Ｆ−１は、記憶層Ｆ−２よりも書込み特性が高い。また、記憶層Ｆ−２は、記憶層Ｆ−１よりもデータ保持特性が高い。
次に、図８を用いて、記憶層Ｆの高さの変化による体積の変化について説明する。
図８に示すように、２つの記憶層Ｆ−１と、記憶層Ｆ−２の体積Ｖを比較する。記憶層Ｆ−１と、記憶層Ｆ−２のＤ１及びＤ２方向に沿った断面における直径は、それぞれＤＭ１で同一である。他方で、記憶層Ｆ−１のＤ３方向に沿った高さＨ１は、記憶層Ｆ−２のＤ３方向に沿った高さＨ２（Ｈ１＜Ｈ２）よりも低い。そのため、記憶層Ｆ−１の体積Ｖ１は、記憶層Ｆ−２の体積Ｖ２（Ｖ１＜Ｖ２）よりも小さくなる。
この場合、図７で説明した場合と同様に、記憶層Ｆ−１は、記憶層Ｆ−２よりも書込み特性が高い。また、記憶層Ｆ−２は、記憶層Ｆ−１よりもデータ保持特性が高い。
図７及び図８では、円柱形状の記憶層Ｆ−１と、記憶層Ｆ−２と、において、高さまたは断面における直径の片方が異なる場合について説明した。しかし、円柱形状の記憶層Ｆ−１と、記憶層Ｆ−２と、において、高さ及び断面における直径がそれぞれ異なっていても良い。
尚、記憶層の体積は、ＭＴＪ素子の体積とも見なすことができる。そこで、以下では簡単のため、記憶層の体積をＭＴＪ素子の体積と記載する。また、体積をサイズとも記載することがある。
＜１−１−６＞メモリ領域
上記にて記憶層の体積に依存して、ＭＴＪ素子の特性が変化することについて説明した。本実施形態では、上述した原理を鑑み、ＭＴＪ素子の体積毎に領域を分け、それぞれ目的別に使い分ける。
図９を用いて、上記領域について説明する。
図９に示すように、メモリ領域１１は、第１領域１１ａと、第２領域１１ｂと、に分割される。そして、第１領域１１ａは複数のバンクＢＫ１を備えている。また、第２領域１１ｂは複数のバンクＢＫ２を備えている。
バンクＢＫ１含まれるＭＴＪ素子の体積は、バンクＢＫ２含まれるＭＴＪ素子の体積よりも、小さいものとする。つまり、バンクＢＫ１は、バンクＢＫ２よりも書込み特性が高いバンクとなる。また、バンクＢＫ２は、バンクＢＫ１よりもデータ保持特性が高いバンクとなる。
このため、書込み特性が高いバンクＢＫ１を備える第１領域１１ａは、短期記憶用の領域として利用される。また、データ保持特性が高いバンクＢＫ２を備える第２領域１１ｂは、長期記憶用の領域として利用される。
このように、本実施形態では、ＭＴＪ素子の体積毎に領域を分け、それぞれの領域の用途を変えている。
＜１−２＞動作
＜１−２−１＞第１書込み動作
次に、図１０を用いて、第１実施形態に係る半導体記憶装置を含むメモリシステムの第１書込み動作について説明する。
［ステップＳ１００１］
メモリコントローラ２は、ホスト３から書込み命令を受信すると、短期記憶用の第１領域１１ａのバンクＢＫ１に対して書込み動作を行う。
［ステップＳ１００２］
メモリコントローラ２は、例えばレジスタ２３内に記憶されている、バンクＢＫ１に関する経過時間情報をリセットする。この経過時間情報とは、バンクＢＫ毎に記憶され、バンクＢＫにデータが書込まれてからどの程度時間が経緯したかを示す情報である。
［ステップＳ１００３］
メモリコントローラ２は、例えばレジスタ２３内に記憶されている、バンクＢＫ１に関する経過時間情報をタイマ（不図示）などで計測する。そして、メモリコントローラ２は、上記経過時間情報をモニタする。
［ステップＳ１００４］
メモリコントローラ２は、経過時間が、例えばレジスタ２３内に記憶されている閾値情報（第１時間）を超えるか否かを判定する。メモリコントローラ２は、経過時間が、第１時間を超えないと判定する場合（ステップＳ１００４、ＮＯ）、ステップＳ１００３を繰り返す。
［ステップＳ１００５］
メモリコントローラ２は、経過時間が、第１時間を超えると判定する場合（ステップＳ１００４、ＹＥＳ）、短期記憶用の第１領域１１ａのバンクＢＫ１に記憶されているデータを、長期記憶用の第２領域１１ｂのバンクＢＫ２に書込む。
なお、ｄＥが小さいときは記憶層の磁化反転が容易におこるため、書き込み電流を小さくすることができるが、ｄＥが大きいときは記憶層の磁化反転が起こりにくい。そのため、ステップＳ１００１と、Ｓ１００５において、同じ書き込み電流を用いて書込みを行うと、書込み不良が起こる可能性がある。そのため、ステップＳ１００５の書込みにおいては、ステップＳ１００１の書込みと比較し、書き込み電圧を高くする、または書き込みパルスを長くする必要がある。
以上のように、第１実施形態に係る半導体記憶装置を含むメモリシステムの第１書込み動作においては、データを記憶してからの経過時間に応じて、短期記憶用の領域から長期記憶用の領域にデータを移動させる。
＜１−２−２＞第２書込み動作
次に、図１１を用いて、第１実施形態に係る半導体記憶装置を含むメモリシステムの第２書込み動作について説明する。
［ステップＳ１１０１］
メモリコントローラ２は、ホスト３から書込み命令を受信すると、短期記憶用の第１領域１１ａのバンクＢＫ１に対して書込み動作を行う。
［ステップＳ１１０２］
メモリコントローラ２は、例えばレジスタ２３内に記憶されている、バンクＢＫ１に関する読み出し回数情報をリセットする。この読み出し回数情報とは、バンクＢＫ毎に記憶され、バンクＢＫにデータが書込まれてから、何回当該バンクに対して読み出し動作が行われたかを示す情報である。
［ステップＳ１１０３］
メモリコントローラ２は、バンクＢＫ１に関して読み出し動作が行われると、例えばレジスタ２３内に記憶されている、バンクＢＫ１に関する読み出し回数情報をカウントアップする。そして、メモリコントローラ２は、例えばレジスタ２３内に記憶されている、バンクＢＫ１に関する読み出し回数情報をモニタする。
［ステップＳ１１０４］
メモリコントローラ２は、読み出し回数が、例えばレジスタ２３内に記憶されている閾値情報（第１値）を超えるか否かを判定する。メモリコントローラ２は、読み出し回数が、第１値を超えないと判定する場合（ステップＳ１１０４、ＮＯ）、ステップＳ１１０３を繰り返す。
［ステップＳ１１０５］
メモリコントローラ２は、読み出し回数が、第１値を超えると判定する場合（ステップＳ１１０４、ＹＥＳ）、短期記憶用の第１領域１１ａのバンクＢＫ１に記憶されているデータを、長期記憶用の第２領域１１ｂのバンクＢＫ２に書込む。
なお、ステップＳ１１０１と、Ｓ１１０５において、同じ書き込み電流を用いて書込みを行うと、書込み不良が起こる可能性がある。そのため、ステップＳ１１０５の書込みにおいては、ステップＳ１１０１の書込みと比較し、書き込み電圧を高くする、または書き込みパルスを長くする必要がある。
以上のように、第１実施形態に係る半導体記憶装置を含むメモリシステムにおいては、データを記憶してからの読み出し回数に応じて、短期記憶用の領域から長期記憶用の領域にデータを移動させる。
また、第１実施形態に係る半導体記憶装置を含むメモリシステムにおいては、短期記憶用の領域への書込み回数は、長期記憶用の領域への書込み回数よりも多くなる。
＜１−３＞具体例
ここで、第１領域１１ａ、及び第２領域１１ｂの具体例について例示する。
具体例１としては、第１領域１１ａがＬ１キャッシュ（１次キャッシュとも記載し、データバッファ２２の一部として機能する）、第２領域１１ｂがＬ２キャッシュ（２次キャッシュとも記載し、データバッファ２２の一部として機能する）という例が考えられる。
また、具体例２としては、第１領域１１ａがＬ２キャッシュ、第２領域１１ｂがＬ３キャッシュ（３次キャッシュとも記載し、データバッファ２２の一部として機能する）という例が考えられる。
更に、具体例３としては、第１領域１１ａがＬ３キャッシュ、第２領域１１ｂがＤＲＭＡＭ代替という例が考えられる。
また、具体例４としては、第１領域１１ａが短期記憶用のＤＲＡＭ代替、第２領域１１ｂが長期記憶用のＤＲＡＭ代替という例が考えられる。
更に、具体例５としては、第１領域１１ａがＤＲＡＭ代替、第２領域１１ｂがＳＣＭ（ストレージクラスメモリ）という例が考えられる。
なお、第１領域１１ａ、及び第２領域１１ｂの具体例としては、上述した例以外のものであっても良い。
＜１−４＞効果
上述した実施形態によれば、領域によってＭＴＪ素子の体積を変更する。そして、領域毎に、用途を変えている。具体的には、書込み命令を受けたとき、まず短期記憶領域にデータを書込む。そして、短期記憶領域に記憶されているデータが、所定の条件を満たす場合、長期保存領域にデータを移動させる。
このように、上述した実施形態によれば、領域の特性毎に、用途を変更することで、良好な書込み特性、及び良好なデータ保持特性を両立し、パッケージ（半導体記憶装置、またはメモリシステム）のサイズを小さくすることができる。その結果、高品質な半導体記憶装置を提供することができる。
＜１−５＞変形例
第１実施形態では、第１領域１１ａ、及び第２領域１１ｂがともにメモリとして動作する場合を説明した。しかし、これに限らず、第１領域１１ａ、または第２領域１１ｂのどちらかがＭＴＪ素子で構成されたロジック回路であっても良い。例えば、ロジック回路において、ＭＴＪ素子の体積を小さくすると、高速動作を行うことが可能となる。例えば、第１領域１１ａがＭＴＪ素子で構成されたロジック回路である場合、第１領域１１ａは、例えば周辺回路１０の一部として機能する。
＜２＞第２実施形態
第２実施形態について説明する。第２実施形態では、メモリ領域が３つに分けられている場合について説明する。尚、第２実施形態に係る装置の基本的な構成及び基本的な動作は、上述した実施形態に係る装置と同様である。従って、上述した実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。
＜２−１＞メモリ領域
図１２を用いて、第２実施形態に係るメモリ領域１１について説明する。
図１２に示すように、メモリ領域１１は、第１領域１１ａと、第２領域１１ｂと、第３領域１１ｃと、に分割される。そして、第１領域１１ａは複数のバンクＢＫ１を備えている。また、第２領域１１ｂは複数のバンクＢＫ２を備えている。また、第３領域１１ｃは複数のバンクＢＫ３を備えている。
バンクＢＫ１含まれるＭＴＪ素子の体積は、バンクＢＫ２含まれるＭＴＪ素子の体積よりも、小さいものとする。また、バンクＢＫ２含まれるＭＴＪ素子の体積は、バンクＢＫ３含まれるＭＴＪ素子の体積よりも、小さいものとする。換言すると、バンクＢＫ１、バンクＢＫ２、及びバンクＢＫ３のうち、バンクＢＫ１のＭＴＪ素子の体積が最も小さくなる。
バンクＢＫ２は、バンクＢＫ３よりも書込み特性が高いバンクとなる。バンクＢＫ１は、バンクＢＫ２よりも書込み特性が高いバンクとなる。換言すると、バンクＢＫ１、バンクＢＫ２、及びバンクＢＫ３のうち、バンクＢＫ１が最も書込み特性が高くなる。
また、バンクＢＫ２は、バンクＢＫ１よりもデータ保持特性が高いバンクとなる。また、バンクＢＫ３は、バンクＢＫ２よりもデータ保持特性が高いバンクとなる。換言すると、バンクＢＫ１、バンクＢＫ２、及びバンクＢＫ３のうち、バンクＢＫ３が最もデータ保持特性が高くなる。
このため、書込み特性が高いバンクＢＫ１を備える第１領域１１ａは、短期記憶用の領域として利用される。書込み特性、並びにデータ保持特性が中程度のバンクＢＫ２を備える第２領域１１ｂは、中期記憶用の領域として利用される。また、データ保持特性が高いバンクＢＫ３を備える第３領域１１ｃは、長期記憶用の領域として利用される。
このように、本実施形態では、ＭＴＪ素子の体積毎に領域を分け、それぞれの領域の用途を変えている。
＜２−２＞動作
＜２−２−１＞第１書込み動作
次に、図１３を用いて、第２実施形態に係る半導体記憶装置を含むメモリシステムの第１書込み動作について説明する。
［ステップＳ２００１］〜［ステップＳ２００５］
ステップＳ２００１〜Ｓ２００５は、上述したステップＳ１００１〜Ｓ１００５と同様の動作である。
［ステップＳ２００６］
メモリコントローラ２は、レジスタ２３内に記憶されているバンクＢＫ２に関する経過時間情報をタイマなどで計測する。そして、メモリコントローラ２は、上記経過時間情報をモニタする。
［ステップＳ２００７］
メモリコントローラ２は、経過時間が、例えばレジスタ２３内に記憶されている閾値情報（第２時間）を超えるか否かを判定する。メモリコントローラ２は、経過時間が、第２時間を超えないと判定する場合（ステップＳ２００７、ＮＯ）、ステップＳ２００６を繰り返す。
［ステップＳ２００８］
メモリコントローラ２は、経過時間が、第２１時間を超えると判定する場合（ステップＳ２００７、ＹＥＳ）、中期記憶用の第２領域１１ｂのバンクＢＫ２に記憶されているデータを、長期記憶用の第３領域１１ｃのバンクＢＫ３に書込む。
なお、ステップＳ２００１と、Ｓ２００５と、Ｓ２００８と、において、同じ書き込み電流を用いて書込みを行うと、書込み不良が起こる可能性がある。そのため、ステップＳ２００５の書込みにおいては、ステップＳ２００１の書込みと比較し、書き込み電圧を高くする、または書き込みパルスを長くする必要がある。同様に、ステップＳ２００８の書込みにおいては、ステップＳ２００５の書込みと比較し、書き込み電圧を高くする、または書き込みパルスを長くする必要がある。
以上のように、第２実施形態に係る半導体記憶装置を含むメモリシステムの第１書込み動作においては、データを記憶してからの経過時間に応じて、短期記憶用の領域から中期記憶用の領域、更に中期記憶用の領域から長期記憶用の領域にデータを移動させる。
＜２−２−２＞第２書込み動作
次に、図１４を用いて、第２実施形態に係る半導体記憶装置を含むメモリシステムの第２書込み動作について説明する。
［ステップＳ２１０１］〜［ステップＳ２１０５］
ステップＳ２１０１〜Ｓ２１０５は、上述したステップＳ１１０１〜Ｓ１１０５と同様の動作である。
［ステップＳ２１０６］
メモリコントローラ２は、バンクＢＫ２に関して読み出し動作が行われると、例えばレジスタ２３内に記憶されているバンクＢＫ２に関する読み出し回数情報をカウントアップする。そして、メモリコントローラ２は、レジスタ２３内に記憶されているバンクＢＫ２に関する読み出し回数情報をモニタする。
［ステップＳ２１０７］
メモリコントローラ２は、読み出し回数が、例えばレジスタ２３内に記憶されている閾値情報（第２値）を超えるか否かを判定する。メモリコントローラ２は、読み出し回数が、第２値を超えないと判定する場合（ステップＳ２１０７、ＮＯ）、ステップＳ２１０６を繰り返す。
［ステップＳ２１０８］
メモリコントローラ２は、読み出し回数が、第２値を超えると判定する場合（ステップＳ２１０７、ＹＥＳ）、中期記憶用の第２領域１１ｂのバンクＢＫ２に記憶されているデータを、長期記憶用の第３領域１１ｃのバンクＢＫ３に書込む。
なお、ステップＳ２１０１と、Ｓ２１０５と、Ｓ２１０８と、において、同じ書き込み電流を用いて書込みを行うと、書込み不良が起こる可能性がある。そのため、ステップＳ２１０５の書込みにおいては、ステップＳ２１０１の書込みと比較し、書き込み電圧を高くする、または書き込みパルスを長くする必要がある。同様に、ステップＳ２１０８の書込みにおいては、ステップＳ２１０５の書込みと比較し、書き込み電圧を高くする、または書き込みパルスを長くする必要がある。
以上のように、第２実施形態に係る半導体記憶装置を含むメモリシステムにおいては、データを記憶してからの読み出し回数に応じて、短期記憶用の領域から中期記憶用の領域、更に中期記憶用の領域から長期記憶領域にデータを移動させる。
また、第２実施形態に係る半導体記憶装置を含むメモリシステムにおいては、短期記憶用の領域への書込み回数は、中期記憶用の領域への書込み回数よりも多くなる。また、中期記憶用の領域への書込み回数は、長期記憶用の領域への書込み回数よりも多くなる。
＜２−３＞具体例
ここで、第１領域１１ａ、第２領域１１ｂ、及び第３領域１１ｃの具体例について例示する。
具体例１としては、第１領域１１ａがＬ１キャッシュ、第２領域１１ｂがＬ２キャッシュ、第３領域１１ｃがＬ３キャッシュという例が考えられる。
また、具体例２としては、第１領域１１ａがＬ２キャッシュ、第２領域１１ｂがＬ３キャッシュ、第３領域１１ｃがＤＲＡＭ代替という例が考えられる。
更に、具体例３としては、第１領域１１ａがＬ３キャッシュ、第２領域１１ｂが短期記憶用のＤＲＡＭ代替、第３領域１１ｃが長期記憶用のＤＲＡＭ代替という例が考えられる。
また、具体例４としては、第１領域１１ａがＬ３キャッシュ、第２領域１１ｂがＤＲＡＭ代替、第３領域１１ｃがＳＣＭという例が考えられる。
更に、具体例５としては、第１領域１１ａが短期記憶用のＤＲＡＭ代替、第２領域１１ｂが長期記憶用のＤＲＡＭ代替、第３領域１１ｃがＳＣＭという例が考えられる。
なお、第１領域１１ａ、第２領域１１ｂ及び第３領域１１ｃの具体例としては、上述した例以外のものであっても良い。
＜２−４＞効果
上述した実施形態によれば、第１実施形態と同様に、領域によってＭＴＪ素子の体積を変更する。そして、第１実施形態と同様に、領域毎に、用途を変えている。第２実施形態では、第１実施形態よりも細かく領域が分けられている。そのため、より細かい用途で領域を使い分けることが可能となる。
このように、上述した実施形態によれば、第１実施形態と同様の効果を得ることが可能となる。
＜２−５＞変形例
第２実施形態では、第１領域１１ａ、第２領域１１ｂ、及び第３領域１１ｃがメモリとして動作する場合を説明した。しかし、これに限らず、第１領域１１ａ、第２領域１１ｂ、及び第３領域１１ｃのうち、何れかがＭＴＪ素子で構成されたロジック回路であっても良い。例えば、第１領域１１ａがＭＴＪ素子で構成されたロジック回路である場合、第１領域１１ａは、例えば周辺回路１０の一部として機能する。
＜３＞第３実施形態
第３実施形態について説明する。第３実施形態では、メモリ領域が４つに分けられている場合について説明する。尚、第３実施形態に係る装置の基本的な構成及び基本的な動作は、上述した実施形態に係る装置と同様である。従って、上述した実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。
＜３−１＞メモリ領域
図１５を用いて、第３実施形態に係るメモリ領域１１について説明する。
図１５に示すように、メモリ領域１１は、第１領域１１ａと、第２領域１１ｂと、第３領域１１ｃと、第４領域１１ｄと、に分割される。そして、第１領域１１ａは複数のバンクＢＫ１を備えている。また、第２領域１１ｂは複数のバンクＢＫ２を備えている。また、第３領域１１ｃは複数のバンクＢＫ３を備えている。また、第４領域１１ｄは複数のバンクＢＫ４を備えている。
バンクＢＫ１含まれるＭＴＪ素子の体積は、バンクＢＫ２含まれるＭＴＪ素子の体積よりも、小さいものとする。また、バンクＢＫ２含まれるＭＴＪ素子の体積は、バンクＢＫ３含まれるＭＴＪ素子の体積よりも、小さいものとする。更に、バンクＢＫ３含まれるＭＴＪ素子の体積は、バンクＢＫ４含まれるＭＴＪ素子の体積よりも、小さいものとする。換言すると、バンクＢＫ１、バンクＢＫ２、バンクＢＫ３、及びバンクＢＫ４のうち、バンクＢＫ１のＭＴＪ素子の体積が最も小さくなる。
バンクＢＫ３は、バンクＢＫ４よりも書込み特性が高いバンクとなる。バンクＢＫ２は、バンクＢＫ３よりも書込み特性が高いバンクとなる。バンクＢＫ１は、バンクＢＫ２よりも書込み特性が高いバンクとなる。換言すると、バンクＢＫ１、バンクＢＫ２、バンクＢＫ３、及びバンクＢＫ４のうち、バンクＢＫ１が最も書込み特性が高くなる。
また、バンクＢＫ２は、バンクＢＫ１よりもデータ保持特性が高いバンクとなる。また、バンクＢＫ３は、バンクＢＫ２よりもデータ保持特性が高いバンクとなる。また、バンクＢＫ４は、バンクＢＫ３よりもデータ保持特性が高いバンクとなる。換言すると、バンクＢＫ１、バンクＢＫ２、バンクＢＫ３、及びバンクＢＫ４のうち、バンクＢＫ４が最もデータ保持特性が高くなる。
本実施形態では、ＭＴＪ素子の体積毎に領域を分け、それぞれの領域の用途を変える。
＜３−２＞具体例
ここで、第１領域１１ａ、第２領域１１ｂ、第３領域１１ｃ、及び第４領域１１ｄの具体例について例示する。
具体例１としては、第１領域１１ａがＬ１キャッシュ、第２領域１１ｂがＬ２キャッシュ、第３領域１１ｃがＬ３キャッシュ、第４領域１１ｄがＤＲＡＭ代替という例が考えられる。
また、具体例２としては、第１領域１１ａがＬ２キャッシュ、第２領域１１ｂがＬ３キャッシュ、第３領域１１ｃがＤＲＡＭ代替、第４領域１１ｄがＳＣＭという例が考えられる。
更に、具体例３としては、第１領域１１ａがＬ２キャッシュ、第２領域１１ｂがＬ３キャッシュ、第３領域１１ｃが短期記憶用のＤＲＡＭ代替、第４領域１１ｄが長期記憶用のＤＲＡＭ代替という例が考えられる。
また、具体例４としては、第１領域１１ａがＬ３キャッシュ、第２領域１１ｂが短期記憶用のＤＲＡＭ代替、第３領域１１ｃが長期記憶用のＤＲＡＭ代替、第４領域１１ｄがＳＣＭという例が考えられる。
なお、第１領域１１ａ、第２領域１１ｂ、第３領域１１ｃ、及び第４領域１１ｄの具体例としては、上述した例以外のものであっても良い。
＜３−３＞効果
上述した実施形態によれば、第１実施形態と同様に、領域によってＭＴＪ素子の体積を変更する。そして、第１実施形態と同様に、領域毎に、用途を変えている。第３実施形態では、第２実施形態よりも更に細かく領域が分けられている。そのため、より細かい用途で領域を使い分けることが可能となる。
このように、上述した実施形態によれば、第１実施形態と同様の効果を得ることが可能となる。
＜３−４＞変形例
第３実施形態では、第１領域１１ａ、第２領域１１ｂ、第３領域１１ｃ、及び第４領域１１ｄがメモリとして動作する場合を説明した。しかし、これに限らず、第１領域１１ａ、第２領域１１ｂ、第３領域１１ｃ、及び第４領域１１ｄのうち、何れかがＭＴＪ素子で構成されたロジック回路であっても良い。例えば、第１領域１１ａがＭＴＪ素子で構成されたロジック回路である場合、第１領域１１ａは、例えば周辺回路１０の一部として機能する。
＜４＞第４実施形態
第４実施形態について説明する。第４実施形態では、ＭＴＪ素子を用いたチップ（レイヤー）が複数積層される半導体記憶装置（ＭＣＰ（マルチチップパッケージ））について説明する。尚、第４実施形態に係る装置の基本的な構成及び基本的な動作は、上述した実施形態に係る装置と同様である。従って、上述した実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。
＜４−１＞構成
図１６を用いて、第４実施形態に係る半導体記憶装置の基本的な構成を概略的に説明する。
図１６に示すように、第４実施形態に係る半導体記憶装置１は、例えば、性能の異なる第１レイヤーＬＹ１及び第２レイヤーＬＹ２を有している。そして、第１レイヤーＬＹ１及び第２レイヤーＬＹ２は、ＴＳＶ（Through Silicon Via）を用いて、Ｄ３方向に積層され、電気的に接続されている。尚、第１レイヤーＬＹ１及び第２レイヤーＬＹ２を区別しない場合は、単にレイヤーＬＹ等と称す。
なお、半導体記憶装置１は、１つのレイヤーから構成されていても良い。また、半導体記憶装置１は、複数のレイヤーから構成されても良い。
図１７を用いて、第４実施形態に係るレイヤーの第１例について説明する。
図１７に示すように、第１レイヤーＬＹ１は、第１領域１１ａを備えている。そして、第１領域１１ａは複数のバンクＢＫ１を備えている。また、第２レイヤーＬＹ２は、第２領域１１ｂを備えている。そして、第２領域１１ｂは複数のバンクＢＫ２を備えている。
バンクＢＫ１含まれるＭＴＪ素子の体積は、バンクＢＫ２含まれるＭＴＪ素子の体積よりも、小さいものとする。
このため、バンクＢＫ１は、バンクＢＫ２よりも書込み特性が高いバンクとなる。また、バンクＢＫ２は、バンクＢＫ１よりもデータ保持特性が高いバンクとなる。
第１実施形態と同様に、ＭＴＪ素子の体積毎に領域を分け、それぞれの領域の用途を変える。
続いて、図１８を用いて、第４実施形態に係るレイヤーの第２例について説明する。
図１８に示すように、第１レイヤーＬＹ１は、第１領域１１ａ及び第２領域１１ｂを備えている。そして、第１領域１１ａは複数のバンクＢＫ１を備えている。また、第２領域１１ｂは複数のバンクＢＫ２を備えている。また、第２レイヤーＬＹ２は、第３領域１１ｃ及び第４領域１１ｄを備えている。そして、第３領域１１ｃは複数のバンクＢＫ３を備えている。また、第４領域１１ｄは複数のバンクＢＫ４を備えている。
バンクＢＫ１含まれるＭＴＪ素子の体積は、バンクＢＫ２含まれるＭＴＪ素子の体積よりも、小さいものとする。また、バンクＢＫ２含まれるＭＴＪ素子の体積は、バンクＢＫ３含まれるＭＴＪ素子の体積よりも、小さいものとする。更に、バンクＢＫ３含まれるＭＴＪ素子の体積は、バンクＢＫ４含まれるＭＴＪ素子の体積よりも、小さいものとする。換言すると、バンクＢＫ１、バンクＢＫ２、バンクＢＫ３、及びバンクＢＫ４のうち、バンクＢＫ１のＭＴＪ素子の体積が最も小さくなる。
つまり、バンクＢＫ１、バンクＢＫ２、バンクＢＫ３、及びバンクＢＫ４のうち、バンクＢＫ１が最も書込み特性が高くなる。また、バンクＢＫ１、バンクＢＫ２、バンクＢＫ３、及びバンクＢＫ４のうち、バンクＢＫ４が最もデータ保持特性が高くなる。
第３実施形態と同様に、ＭＴＪ素子の体積毎に領域を分け、それぞれの領域の用途を変える。
尚、各レイヤーの例はこれに限らず、適宜変更可能である。また、積層されるレイヤーの数も任意である。また、各レイヤーの積層順序も適宜変更可能である。
＜４−２＞効果
上述した実施形態によれば、ＭＴＪ素子を用いたチップが複数積層されている。そして、それらをＴＳＶなどで接続することでパッケージの中で複数の異なる動作を実現することが可能となる。その結果、上述した各実施形態と同様の効果を得ることが可能となる。
＜５＞第５実施形態
第５実施形態について説明する。第５実施形態では、ＭＯＦＥＴを用いたチップ（レイヤー）と、ＭＴＪ素子を用いたチップ（レイヤー）と、が複数積層されるメモリシステム（ＳｉＰ（システムインパッケージ）)について説明する。尚、第５実施形態に係る装置の基本的な構成及び基本的な動作は、上述した実施形態に係る装置と同様である。従って、上述した実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。
＜５−１＞構成
図１９を用いて、第５実施形態に係る半導体記憶装置を含むメモリシステムの基本的な構成を概略的に説明する。
図１９に示すように、第５実施形態に係る半導体記憶装置を含むメモリシステム４は、例えば、性能の異なる第１レイヤーＬＹ１及び第２レイヤーＬＹ２を有している。例えば、第１レイヤーＬＹ１は、メモリコントローラ２である。また、例えば、第２レイヤーＬＹ２は、半導体記憶装置１である。そして、第１レイヤーＬＹ１及び第２レイヤーＬＹ２は、ＴＳＶを用いて、Ｄ３方向に積層され、電気的に接続されている。
なお、半導体記憶装置１は、複数のレイヤーから構成されても良い。
続いて、図２０を用いて、第５実施形態に係るレイヤーの例について説明する。
図２０に示すように、第１レイヤーＬＹ１は、ホストインタフェース２１と、データバッファ２２（Ｌ１キャッシュ２２ａ、及びＬ２キャッシュ２２ｂ）と、レジスタ２３と、ＣＰＵ２４と、デバイスインタフェース（Device Interface(I/F)）２５と、ＥＣＣ回路２６と、を備えている。
第２レイヤーＬＹ２は、第１領域１１ａ及び第２領域１１ｂを備えている。そして、第１領域１１ａは複数のバンクＢＫ１を備えている。また、第２領域１１ｂは複数のバンクＢＫ２を備えている。
バンクＢＫ１含まれるＭＴＪ素子の体積は、バンクＢＫ２含まれるＭＴＪ素子の体積よりも、小さいものとする。
このため、バンクＢＫ１は、バンクＢＫ２よりも書込み特性が高いバンクとなる。また、バンクＢＫ２は、バンクＢＫ１よりもデータ保持特性が高いバンクとなる。
第１実施形態と同様に、ＭＴＪ素子の体積毎に領域を分け、それぞれの領域の用途を変える。
尚、各レイヤーの例はこれに限らず、適宜変更可能である。また、積層されるレイヤーの数も任意である。また、各レイヤーの積層順序も適宜変更可能である。
＜５−２＞効果
上述した実施形態によればＭＯＦＥＴを用いたチップ（レイヤー）と、ＭＴＪ素子を用いたチップ（レイヤー）と、が複数積層されている。そして、それらをＴＳＶなどで接続することでパッケージの中で複数の異なる動作を実現することが可能となる。その結果、上述した各実施形態と同様の効果を得ることが可能となる。
＜６＞その他
なお、上述した各実施形態において、メモリ領域１１を、ＭＴＪ素子の体積に応じて領域を分け、領域毎に使い分ける事について説明した。上述した、各領域の面積や配置などは一例であり、適宜変更可能である。
また、上述した各実施形態では、メモリセルＭＣの構成として、第１例を適用する場合について説明した。しかし、上述した各実施形態では、メモリセルＭＣの構成として、第２例を適用しても良く、第１例を適用した場合と同様な効果を得ることができる。
また、上述した各実施形態において、メモリシステム、または半導体記憶装置はそれぞれパッケージでも良い。
また、上記各実施形態における接続なるタームは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
ここでは、抵抗変化素子として磁気抵抗効果素子（Magnetic Tunnel junction（ＭＴＪ）素子）を用いてデータを記憶するＭＲＡＭを例に説明したが、これに限らない。
例えば、ＭＲＡＭと同様の抵抗変化型メモリ、例えばＲｅＲＡＭ、ＰＣＲＡＭ等のように抵抗変化を利用してデータを記憶する素子を有する半導体記憶装置にも適用可能である。
また、揮発性メモリ、不揮発性メモリを問わず、電流または電圧の印加にともなう抵抗変化によりデータを記憶、もしくは、抵抗変化にともなう抵抗差を電流差または電圧差に変換することにより記憶されたデータの読み出しを行うことができる素子を有する半導体記憶装置に適用可能である。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
１…半導体記憶装置
２…メモリコントローラ
３…ホスト
４…メモリシステム
１０…周辺回路
１１…メモリ領域
１１ａ…領域
１１ｂ…領域
１１ｃ…領域
１１ｄ…領域
１２…カラムデコーダ
１３…ワード線ドライバ
１４…ロウデコーダ
１５…コマンドアドレス入力回路
１６…コントローラ
１７…ＩＯ回路
２０ａ…メモリアレイ
２０ｂ…センスアンプ／ライトドライバ
２０ｃ…バッファ
２１…ホストインタフェース
２２…データバッファ
２３…レジスタ
２４…ＣＰＵ
２５…デバイスインタフェース
２６…ＥＣＣ回路
２７…通信インターフェース
３０…ＭＴＪ素子
３０ａ…参照層
３０ｂ…トンネルバリア層
３０ｃ…記憶層
３０ｄ…下部電極
３０ｅ…上部電極
３１…選択トランジスタ
１００…半導体基板
１０１…ソース／ドレイン拡散領域
１０２…ソース／ドレイン拡散領域
１０３…ゲート絶縁膜
１０４…ゲート電極
１０５…ビット線コンタクト
１０６…ビット線コンタクト
１０７…ビット線
１０８…ソース線コンタクト
１０９…ソース線
１１０…素子分離領域
１２０…絶縁層
ＢＫ１…バンク
ＢＫ２…バンク
ＢＫ３…バンク
ＢＫ４…バンク
Ｆ−１…記憶層
Ｆ−２…記憶層
Ｈ１…高さ
Ｈ２…高さ
ＬＹ１…レイヤー
ＬＹ２…レイヤー

Claims (7)

  1. 複数の第１素子を備える第１領域と、
    それぞれが前記第１素子よりも体積が大きい複数の第２素子を備える第２領域と、
    を備え、
    前記第１素子及び前記第２素子は抵抗変化素子であり、
    前記第１領域及び前記第２領域の少なくとも一方は記憶領域であり、
    前記第１領域に書き込まれたデータは、書き込み動作後の読み出し回数が閾値以上になると、前記第２領域に転送される、
    半導体記憶装置。
  2. 前記第２領域よりも、前記第１領域にデータが書込まれる回数が多い
    請求項１に記載の半導体記憶装置。
  3. 前記第２領域に書込まれるデータは、前記第１領域に記憶されていたデータである
    請求項１または２に記載の半導体記憶装置。
  4. 前記第１領域及び前記第２領域の少なくとも他方はロジック回路である
    請求項１乃至３の何れか一項に記載の半導体記憶装置。
  5. 前記第１領域は第１チップに設けられ、前記第２領域は第２チップに設けられ、前記第１チップ及び前記第２チップはそれぞれ積層され、且つ電気的に接続される
    請求項１乃至４の何れか一項に記載の半導体記憶装置。
  6. 第１チップと、
    前記第１チップを制御する第２チップと、を更に備え、
    前記第１チップは前記第１領域及び前記第２領域を備え、
    前記第１チップ及び前記第２チップは積層され、且つ電気的に接続される
    請求項１乃至４の何れか一項に記載の半導体記憶装置。
  7. 前記読み出し回数は、前記第１領域において前記書き込み動作が実行されると、リセットされる、
    請求項１に記載の半導体記憶装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11487464B2 (en) 2019-07-03 2022-11-01 Micron Technology, Inc. Neural network memory
JP2021044444A (ja) 2019-09-12 2021-03-18 キオクシア株式会社 磁気記憶装置
WO2021210475A1 (ja) * 2020-04-15 2021-10-21 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置
KR102200792B1 (ko) * 2020-05-15 2021-01-11 주식회사 금영엔터테인먼트 음원 파일 구조, 이를 기록한 기록매체 및 음원 파일 제작 방법
WO2022102283A1 (ja) * 2020-11-11 2022-05-19 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004118921A (ja) 2002-09-25 2004-04-15 Toshiba Corp 磁気ランダムアクセスメモリ
JP3981711B2 (ja) 2003-07-28 2007-09-26 有限会社ネクスティア 二酸化炭素治療装置
JP2008218649A (ja) 2007-03-02 2008-09-18 Renesas Technology Corp 半導体装置およびその製造方法ならびに磁気メモリ素子
JP5582037B2 (ja) * 2009-01-27 2014-09-03 日本電気株式会社 不揮発ロジック回路
JP2012014787A (ja) * 2010-06-30 2012-01-19 Sony Corp 記憶装置
US9196334B2 (en) * 2012-04-19 2015-11-24 Qualcomm Incorporated Hierarchical memory magnetoresistive random-access memory (MRAM) architecture
EP2736045B1 (en) * 2012-11-27 2016-09-21 Crocus Technology S.A. Magnetic random access memory (MRAM) cell with low power consumption
US9378793B2 (en) * 2012-12-20 2016-06-28 Qualcomm Incorporated Integrated MRAM module
US9515251B2 (en) * 2014-04-09 2016-12-06 International Business Machines Corporation Structure for thermally assisted MRAM
US9378832B1 (en) * 2014-12-10 2016-06-28 Sandisk Technologies Inc. Method to recover cycling damage and improve long term data retention
KR102276374B1 (ko) * 2015-01-09 2021-07-14 삼성전자주식회사 PoP 구조의 반도체 패키지 및 그에 따른 리프레쉬 제어방법
US9437272B1 (en) 2015-03-11 2016-09-06 Qualcomm Incorporated Multi-bit spin torque transfer magnetoresistive random access memory with sub-arrays

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