KR102132650B1 - 열 내성 강화 고정 층을 갖는 반도체 소자 - Google Patents

열 내성 강화 고정 층을 갖는 반도체 소자 Download PDF

Info

Publication number
KR102132650B1
KR102132650B1 KR1020130096009A KR20130096009A KR102132650B1 KR 102132650 B1 KR102132650 B1 KR 102132650B1 KR 1020130096009 A KR1020130096009 A KR 1020130096009A KR 20130096009 A KR20130096009 A KR 20130096009A KR 102132650 B1 KR102132650 B1 KR 102132650B1
Authority
KR
South Korea
Prior art keywords
layer
spacer
magnetic
pinned
pinned layer
Prior art date
Application number
KR1020130096009A
Other languages
English (en)
Other versions
KR20150019306A (ko
Inventor
박정헌
김기웅
신희주
이준명
김우진
김재훈
오세충
이윤재
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130096009A priority Critical patent/KR102132650B1/ko
Priority to US14/254,871 priority patent/US9087977B2/en
Publication of KR20150019306A publication Critical patent/KR20150019306A/ko
Priority to US14/741,446 priority patent/US9666789B2/en
Application granted granted Critical
Publication of KR102132650B1 publication Critical patent/KR102132650B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/26—Thin magnetic films, e.g. of one-domain structure characterised by the substrate or intermediate layers
    • H01F10/30—Thin magnetic films, e.g. of one-domain structure characterised by the substrate or intermediate layers characterised by the composition of the intermediate layers, e.g. seed, buffer, template, diffusion preventing, cap layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3268—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn
    • H01F10/3272—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn by use of anti-parallel coupled [APC] ferromagnetic layers, e.g. artificial ferrimagnets [AFI], artificial [AAF] or synthetic [SAF] anti-ferromagnets
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3254—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

자유 층(free layer) 및 상기 자유 층과 마주보는 고정 층(pinned layer)이 배치된다. 상기 자유 층 및 상기 고정 층 사이에 터널 배리어 층(tunnel barrier layer)이 형성된다. 상기 고정 층(pinned layer)은 하부 고정 층(lower pinned layer) 및 상기 하부 고정 층에서 떨어진 상부 고정 층(upper pinned layer)을 갖는다. 상기 하부 고정 층 및 상기 상부 고정 층 사이에 스페이서(spacer)가 형성된다. 상기 스페이서에 인접한 비-자성 접합 층(non-magnetic junction layer)이 배치된다.

Description

열 내성 강화 고정 층을 갖는 반도체 소자{Semiconductor device having pinned layer with enhanced thermal endurance}
본 발명은 열 내성 강화 고정 층을 갖는 자기 저항 램(Magnetoresistive Random Access Memory; MRAM)에 관한 것이다.
자기 저항 램(Magnetoresistive Random Access Memory; MRAM)과 같은 반도체 소자에 있어서, 자기 저항 비를 개선하기 위한 다양한 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 자기 저항 비를 개선할 수 있는 자기 터널 접합을 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 자유 층(free layer) 및 상기 자유 층과 마주보는 고정 층(pinned layer)을 포함한다. 상기 자유 층 및 상기 고정 층 사이에 터널 배리어 층(tunnel barrier layer)이 형성된다. 상기 고정 층(pinned layer)은 하부 고정 층(lower pinned layer) 및 상기 하부 고정 층에서 떨어진 상부 고정 층(upper pinned layer)을 포함한다. 상기 하부 고정 층 및 상기 상부 고정 층 사이에 스페이서(spacer)가 형성된다. 상기 스페이서에 인접한 비-자성 접합 층(non-magnetic junction layer)이 배치된다.
상기 비-자성 접합 층은 비-자성 금속 접합 층 일 수 있다.
상기 비-자성 접합 층은 상기 스페이서 보다 확산 계수가 낮은 물질을 포함할 수 있다.
상기 비-자성 접합 층은 층간 교환 결합(interlayer exchange coupling) 세기가 ┃Jex┃ 〉0.1 erg/ ㎠ 인 물질을 포함할 수 있다.
상기 비-자성 접합 층은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 또는 이들의 조합을 포함할 수 있다.
상기 비-자성 접합 층의 두께는 상기 스페이서 보다 얇을 수 있다.
상기 스페이서의 두께는 1nm 이하이고, 상기 비-자성 접합 층의 두께는 0.5nm 이하일 수 있다.
상기 비-자성 접합 층은 상기 스페이서 및 상기 상부 고정 층 사이에 형성될 수 있다. 상기 비-자성 접합 층은 상기 스페이서 및 상기 하부 고정 층 사이에 형성될 수 있다. 상기 비-자성 접합 층은 상기 스페이서 및 상기 상부 고정 층 사이와 상기 스페이서 및 상기 하부 고정 층 사이에 형성될 수 있다.
상기 상부 고정 층은 제1 상부 고정 층 및 상기 제1 상부 고정 층 상의 제2 상부 고정 층을 포함할 수 있다. 상기 비-자성 접합 층은 상기 제1 상부 고정 층 및 상기 제2 상부 고정 층 사이의 제1 비-자성 접합 층을 포함할 수 있다.
상기 제2 상부 고정 층은 상기 터널 배리어 층(tunnel barrier layer) 및 상기 제1 상부 고정 층 사이에 형성될 수 있다. 상기 제2 상부 고정 층은 상기 터널 배리어 층에 접촉될 수 있다. 상기 제2 상부 고정 층은 상기 제1 상부 고정 층보다 두꺼울 수 있다.
상기 비-자성 접합 층은 상기 스페이서 및 상기 제1 상부 고정 층 사이의 제2 비-자성 접합 층을 포함할 수 있다.
상기 비-자성 접합 층은 상기 스페이서 및 상기 하부 고정 층 사이의 제3 비-자성 접합 층을 포함할 수 있다.
상기 하부 고정 층은 제1 하부 고정 층 및 상기 제1 하부 고정 층 상의 제2 하부 고정 층을 포함할 수 있다. 상기 비-자성 접합 층은 상기 제1 하부 고정 층 및 상기 제2 하부 고정 층 사이에 형성될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 워드라인에 접속된 스위칭 소자를 포함한다. 상기 스위칭 소자에 데이터 저장 요소가 접속된다. 상기 데이터 저장 요소에 비트라인이 접속된다. 상기 데이터 저장 요소는 자유 층(free layer) 및 상기 자유 층에서 떨어진 SAF 고정 층(synthetic antiferromagnetic pinned layer)을 포함한다. 상기 자유 층 및 상기 고정 층 사이에 터널 배리어 층(tunnel barrier layer)이 형성된다. 상기 SAF 고정 층은 하부 고정 층(lower pinned layer) 및 상기 하부 고정 층에서 떨어진 상부 고정 층(upper pinned layer)을 포함한다. 상기 하부 고정 층 및 상기 상부 고정 층 사이에 스페이서(spacer)가 배치된다. 상기 스페이서에 인접한 비-자성 금속 접합 층(non-magnetic metal junction layer)이 배치된다. 상기 비-자성 금속 접합 층은 상기 스페이서 보다 확산 계수가 낮은 물질 막을 포함한다. 상기 비-자성 금속 접합 층은 층간 교환 결합(interlayer exchange coupling) 세기가 ┃Jex┃ 〉0.1 erg/ ㎠ 인 물질을 포함한다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 스페이서 및 비-자성 접합 층을 갖는 SAF 고정 층이 제공될 수 있다. 자유 층 및 상기 SAF 고정 층 사이에 터널 배리어 층이 개재된다. 상기 비-자성 접합 층은 스페이서에 포함된 물질들이 주변의 다른 층 또는 계면으로 확산되는 것을 방지하는 배리어(barrier)의 역할을 할 수 있다. 높은 자기 저항 비를 갖는 자성 소자를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 개략적인 블록도 이다.
도 2는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 셀 어레이 블록의 일부분을 보여주는 등가회로도 이다.
도 3 내지 도 22는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 23은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 어닐링 온도에 따른 자기 저항 비를 보여주는 그래프이다.
도 24는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 스페이서 두께에 따른 자기 저항 비를 보여주는 그래프이다.
도 25 내지 도 30은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도들 및 시스템 블록도들 이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 개략적인 블록도 이다.
도 1을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자는 다수의 셀 어레이 블록들(cell array blocks; 11), 다수의 제1 디코더들(12), 및 다수의 제2 디코더들(13)을 포함할 수 있다. 상기 제1 디코더들(12) 및 상기 셀 어레이 블록들(11)은 하나씩 번갈아 배치될 수 있다. 상기 제2 디코더들(13)은 상기 셀 어레이 블록들(11)의 측면들에 배치될 수 있다. 상기 제1 디코더들(12) 및 상기 제2 디코더들(13)은 상기 셀 어레이 블록들(11)에 전기적으로 접속될 수 있다.
도 2는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 셀 어레이 블록의 일부분을 보여주는 등가회로도 이다.
도 1 및 도 2를 참조하면, 상기 셀 어레이 블록들(11)의 각각은 다수의 비트 라인들(BL), 다수의 워드 라인들(WL), 및 다수의 메모리 셀들(CE)을 포함할 수 있다. 상기 메모리 셀들(CE)의 각각은 데이터 저장 요소(DSP) 및 스위칭 소자(SE)를 포함할 수 있다. 상기 워드 라인들(WL)은 서로 평행할 수 있다. 상기 비트 라인들(BL)은 서로 평행할 수 있다. 상기 비트 라인들(BL)은 상기 워드 라인들(WL)을 가로지를 수 있다. 상기 메모리 셀들(CE)은 상기 비트 라인들(BL) 및 상기 워드 라인들(WL)의 교차점들에 형성될 수 있다.
상기 메모리 셀들(CE)은 자기 저항 램(Magnetoresistive Random Access Memory; MRAM)을 포함할 수 있다. 상기 메모리 셀들(CE)은 자기 터널 접합(Magnetic Tunnel Junction)을 포함할 수 있다. 예를 들면, 상기 메모리 셀들(CE)은 스핀 전달 토크 자기저항 램(Spin Transfer Torque Magnetoresistive Random Access Memory; STT-MRAM)을 포함할 수 있다. 상기 데이터 저장 요소(DSP)는 인터페이스 수직 이방성(interface perpendicular anisotropy)을 이용한 수직 자화 자성 소자일 수 있다. 다른 실시 예에서, 상기 데이터 저장 요소(DSP)는 수평 자화 자성 소자일 수도 있다. 상기 스위칭 소자(SE)는 트랜지스터일 수 있다. 상기 스위칭 소자(SE)의 드레인은 상기 데이터 저장 요소(DSP)에 접속될 수 있으며, 상기 스위칭 소자(SE)의 게이트 전극은 상기 워드 라인들(WL) 중 선택된 하나와 접속될 수 있다. 상기 데이터 저장 요소(DSP)의 일단은 상기 비트 라인들(BL) 중 선택된 하나와 접속될 수 있다. 상기 스위칭 소자(SE)는 상기 데이터 저장 요소(DSP)를 경유하여 상기 비트 라인들(BL) 중 선택된 하나에 흐르는 전기 신호를 제어하는 역할을 할 수 있다.
도 3 내지 도 22는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 3을 참조하면, 데이터 저장 요소(DSP)는 하부 고정 층(lower pinned layer; 31), 스페이서(spacer; 41), 제1 비-자성 접합 층(non-magnetic junction layer; 51), 상부 고정 층(upper pinned layer; 61), 터널 배리어 층(tunnel barrier layer; 78), 및 자유 층(free layer; 79)을 포함할 수 있다. 상기 하부 고정 층(lower pinned layer; 31), 상기 스페이서(spacer; 41), 상기 제1 비-자성 접합 층(non-magnetic junction layer; 51), 및 상기 상부 고정 층(upper pinned layer; 61)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 SAF 고정 층(SAF)은 레퍼런스 층(reference layer)으로 지칭될 수 있으며, 상기 자유 층(79)은 스토리지 층(storage layer)으로 지칭될 수 있다.
상기 하부 고정 층(lower pinned layer; 31)은 상기 스위칭 소자(도 2의 SE)의 드레인과 전기적으로 접속될 수 있다. 상기 하부 고정 층(31)은 CoFeB, CoFeTb, FePt, Co/Pd, Co/Pt, CoFeNi, CoFeCr, CoFeBSi, CoFeBCr, CoFeBAl, CoFeBV, FeB, FeNi, FeTa, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 하부 고정 층(31)은 CoFeB막 일 수 있다. 상기 스페이서(spacer; 41)는 Ru, Ir, Cr, Rh, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 스페이서(41)는 Ru 막 일 수 있다. 상기 상부 고정 층(upper pinned layer; 61)은 CoFeB, CoFeTb, FePt, Co/Pd, Co/Pt, CoFeNi, CoFeCr, CoFeBSi, CoFeBCr, CoFeBAl, CoFeBV, FeB, FeNi, FeTa, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 상부 고정 층(61)은 CoFeB막 일 수 있다.
상기 스페이서(41)는 상기 하부 고정 층(lower pinned layer; 31) 상에 형성될 수 있다. 상기 스페이서(41)는 상기 하부 고정 층(31)에 접촉될 수 있다. 상기 스페이서(41)는 상기 하부 고정 층(31) 및 상기 상부 고정 층(upper pinned layer; 61) 사이에 형성될 수 있다. 상기 제1 비-자성 접합 층(non-magnetic junction layer; 51)은 상기 스페이서(41) 상에 형성될 수 있다. 상기 제1 비-자성 접합 층(51)은 상기 스페이서(41) 및 상기 상부 고정 층(upper pinned layer; 61) 사이에 형성될 수 있다. 상기 스페이서(41)는 상기 하부 고정 층(31) 및 상기 제1 비-자성 접합 층(51)에 접촉될 수 있다. 상기 상부 고정 층(61)은 상기 제1 비-자성 접합 층(51) 상에 형성될 수 있다. 상기 제1 비-자성 접합 층(51)은 상기 스페이서(41) 및 상기 상부 고정 층(61)에 접촉될 수 있다.
상기 제1 비-자성 접합 층(non-magnetic junction layer; 51)은 제1 두께(d1)일 수 있다. 상기 스페이서(41)는 제2 두께(d2)일 수 있다. 상기 스페이서(41)의 상기 제2 두께(d2)는 상기 하부 고정 층(lower pinned layer; 31) 또는 상기 상부 고정 층(upper pinned layer; 61)보다 얇을 수 있다. 상기 제1 비-자성 접합 층(51)의 상기 제1 두께(d1)는 상기 스페이서(41)의 상기 제2 두께(d2) 보다 얇을 수 있다. 상기 제1 비-자성 접합 층(51)의 상기 제1 두께(d1)는 0.5 nm 이하 일 수 있다. 상기 스페이서(41)의 상기 제2 두께(d2)는 1 nm 이하 일 수 있다. 상기 제1 비-자성 접합 층(51)은 더스팅 레이어(dusting layer)로 지칭될 수 있다.
상기 제1 비-자성 접합 층(non-magnetic junction layer; 51)은 상기 스페이서(41)와 다른 물질을 포함할 수 있다. 상기 제1 비-자성 접합 층(51)은 비-자성 금속 접합 층일 수 있다. 상기 제1 비-자성 접합 층(51)은 상기 스페이서(41)보다 확산 계수가 낮은 물질을 포함할 수 있다. 예를 들면, 상기 제1 비-자성 접합 층(51)은 300℃ 이상의 고온에서 확산 계수가 상기 스페이서(41)보다 낮은 물질을 포함할 수 있다. 상기 제1 비-자성 접합 층(51)은 층간 교환 결합(interlayer exchange coupling) 세기가 큰 물질을 포함할 수 있다. 상기 층간 교환 결합(interlayer exchange coupling) 세기는 ┃Jex┃(Jex의 절대값) 로 표기될 수 있다. 상기 층간 교환 결합(interlayer exchange coupling) 세기는 anti-parallel coupling일 경우 그 값이 minus 일 수 있으며, parallel coupling일 경우 그 값이 plus 일 수 있다. 상기 제1 비-자성 접합 층(51)은 ┃Jex┃〉0.1 erg/ ㎠ 인 물질을 포함할 수 있다. 예를 들면, 상기 제1 비-자성 접합 층(51)은 -Jex 〉0.1 erg/ ㎠ 인 물질을 포함할 수 있다. 상기 제1 비-자성 접합 층(51)은 Jex〈 -0.1 erg/ ㎠ 인 물질을 포함할 수 있다. 상기 제1 비-자성 접합 층(51)의 Jex 는 -0.1 erg/ ㎠ , -0.2 erg/ ㎠ , -0.3 erg/ ㎠, -0.4 erg/ ㎠, 또는 -0.5erg/ ㎠ 과 같이 minus 값을 갖는 물질을 포함할 수 있다.
상기 제1 비-자성 접합 층(51)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 또는 이들의 조합을 포함할 수 있다. 상기 제1 비-자성 접합 층(51)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 스페이서(41)와의 혼합 층일 수 있다. 상기 제1 비-자성 접합 층(51)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 상부 고정 층(upper pinned layer; 61)과의 혼합 층일 수 있다. 상기 제1 비-자성 접합 층(51)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 하부 고정 층(lower pinned layer; 31)과의 혼합 층일 수 있다. 상기 제1 비-자성 접합 층(51)은 피브이디(Physical Vapor Deposition; PVD) 기술, 시브이디(Chemical Vapor Deposition; CVD) 기술, 원자 층 증착(Atomic Layer Deposition; ALD) 기술, 또는 이들의 조합에 의하여 형성될 수 있다.
상기 터널 배리어 층(tunnel barrier layer; 78)은 상기 상부 고정 층(61) 상에 형성될 수 있다. 상기 터널 배리어 층(78)은 상기 상부 고정 층(61)에 접촉될 수 있다. 상기 터널 배리어 층(tunnel barrier layer; 78)은 MgO, 또는 AlO 와 같은 금속 산화물을 포함할 수 있다. 예를 들면, 상기 터널 배리어 층(tunnel barrier layer; 78)은 MgO막 일 수 있다. 상기 자유 층(free layer; 79)은 상기 터널 배리어 층(78) 상에 형성될 수 있다. 상기 자유 층(79)은 상기 터널 배리어 층(78)에 접촉될 수 있다. 상기 자유 층(79)은 상기 비트 라인들(도 2의 BL) 중 선택된 하나와 접속될 수 있다. 상기 자유 층(79)은 CoFeB, CoFeNi, CoFeCr, CoFeBSi, CoFeBCr, CoFeBAl, CoFeBV, FeB, FeNi, FeTa, Ta, W, Mo, Nb, 또는 이들의 조합을 포함할 수 있다. 상기 자유 층(79)은 단일 막 또는 다중 막일 수 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 상기 SAF 고정 층(SAF)의 구성에 기인하여 상기 자유 층(79)에 가해지는 누설 자기장(stray field)이 최소화될 수 있다. 상기 제1 비-자성 접합 층(51)은 상기 스페이서(41)에 포함된 물질들이 주변의 다른 층 또는 계면으로 확산되는 것을 방지하는 배리어(barrier)의 역할을 할 수 있다. 상기 제1 비-자성 접합 층(51)은 층간 교환 결합(interlayer exchange coupling) 세기가 큰 물질을 포함할 수 있다. 상기 제1 비-자성 접합 층(51)의 두께는 상기 스페이서(41) 보다 얇을 수 있다. 상기 하부 고정 층(31), 상기 스페이서(41), 및 상기 상부 고정 층(61) 사이에 형성되는 층간 교환 결합(interlayer exchange coupling) 세기의 손실은 최소화될 수 있다.
상기 데이터 저장 요소(DSP)는 상기 자유 층(79)이 갖는 스핀의 방향이 상기 SAF 고정 층(SAF)이 갖는 스핀의 방향과 반대 방향일 때 고-저항 상태를 보일 수 있다. 상기 데이터 저장 요소(DSP)는 상기 자유 층(79)이 갖는 스핀의 방향이 상기 SAF 고정 층(SAF)이 갖는 스핀의 방향과 같은 방향일 때 저-저항 상태를 보일 수 있다. 상기 데이터 저장 요소(DSP)의 자기 저항비는 (고-저항 - 저-저항) / 저-저항 X 100 (%)와 같이 표기될 수 있다. 상기 데이터 저장 요소(DSP)의 자기 저항비를 높이는 것이 메모리 소자로서의 이용에 유리할 수 있다. 상기 데이터 저장 요소(DSP)의 자기 저항비를 높이기 위하여 어닐링 공정이 수행될 수 있다. 상기 어닐링 공정은 250 ℃ 내지 400℃ 에서 10분 내지 24시간 동안 수행될 수 있다. 상기 어닐링 공정은 상기 데이터 저장 요소(DSP)의 결정화 온도 및 결정화 시간에 의하여 결정될 수 있다. 예를 들면, 상기 어닐링 공정은 약350 ℃ 에서 약30분 동안 수행될 수 있다.
본 발명자들이 확인한 바에 따르면, 상기 제1 비-자성 접합 층(51)을 포함하는 상기 데이터 저장 요소(DSP)를 이용하여 200%이상의 높은 자기 저항 비를 구현할 수 있는 것으로 나타났다.
도 4를 참조하면, 데이터 저장 요소(DSP)는 하부 고정 층(lower pinned layer; 31), 스페이서(spacer; 41), 제1 비-자성 접합 층(non-magnetic junction layer; 51A), 상부 고정 층(upper pinned layer; 61), 터널 배리어 층(tunnel barrier layer; 78), 및 자유 층(free layer; 79)을 포함할 수 있다. 상기 하부 고정 층(lower pinned layer; 31), 상기 스페이서(spacer; 41), 상기 제1 비-자성 접합 층(non-magnetic junction layer; 51A), 및 상기 상부 고정 층(upper pinned layer; 61)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 제1 비-자성 접합 층(non-magnetic junction layer; 51A)의 두께는 0.5 nm 이하 일 수 있다. 상기 제1 비-자성 접합 층(51A)은 단 원자 층일 수 있다. 상기 제1 비-자성 접합 층(51A)은 불-균일한 두께를 보일 수 있다. 상기 제1 비-자성 접합 층(51A)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 또는 이들의 조합을 포함할 수 있다.
도 5를 참조하면, 데이터 저장 요소(DSP)는 하부 고정 층(lower pinned layer; 31), 스페이서(spacer; 41), 제1 비-자성 접합 층(non-magnetic junction layer; 51B), 상부 고정 층(upper pinned layer; 61), 터널 배리어 층(tunnel barrier layer; 78), 및 자유 층(free layer; 79)을 포함할 수 있다. 상기 하부 고정 층(lower pinned layer; 31), 상기 스페이서(spacer; 41), 상기 제1 비-자성 접합 층(non-magnetic junction layer; 51B), 및 상기 상부 고정 층(upper pinned layer; 61)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 제1 비-자성 접합 층(non-magnetic junction layer; 51B)의 두께는 0.5 nm 이하 일 수 있다. 상기 제1 비-자성 접합 층(51B)은 불-연속적인 구성을 보일 수 있다. 상기 제1 비-자성 접합 층(51B)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 또는 이들의 조합을 포함할 수 있다.
다른 실시 예에서, 상기 제1 비-자성 접합 층(51B)은 상기 스페이서(41) 및 상기 상부 고정 층(61) 사이에 보존될 수 있으며, 상기 상부 고정 층(61)은 상기 제1 비-자성 접합 층(51B)을 관통하여 상기 스페이서(41)에 접촉될 수 있다.
도 6을 참조하면, 데이터 저장 요소(DSP)는 하부 고정 층(lower pinned layer; 31), 스페이서(spacer; 41), 제1 비-자성 접합 층(non-magnetic junction layer; 51C), 상부 고정 층(upper pinned layer; 61), 터널 배리어 층(tunnel barrier layer; 78), 및 자유 층(free layer; 79)을 포함할 수 있다. 상기 하부 고정 층(lower pinned layer; 31), 상기 스페이서(spacer; 41), 상기 제1 비-자성 접합 층(non-magnetic junction layer; 51C), 및 상기 상부 고정 층(upper pinned layer; 61)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 제1 비-자성 접합 층(non-magnetic junction layer; 51C)의 두께는 0.5 nm 이하 일 수 있다.
상기 제1 비-자성 접합 층(51C)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 스페이서(41)와의 혼합 층일 수 있다. 예를 들면, 상기 제1 비-자성 접합 층(51C)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 스페이서(41)의 형성에 사용되는 물질을 공동 스퍼터링(co-sputtering) 기술을 이용하여 형성된 것일 수 있다. 다른 실시 예에서, 상기 제1 비-자성 접합 층(51C)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 스페이서(41)의 형성에 사용되는 물질을 번갈아 가며 증착하여 형성된 것일 수 있다. 상기 제1 비-자성 접합 층(51C)의 형성은 상기 스페이서(41)와 인-시츄(in-situ) 공정에 의하여 형성될 수 있다.
도 7을 참조하면, 데이터 저장 요소(DSP)는 하부 고정 층(lower pinned layer; 31), 스페이서(spacer; 41), 제1 비-자성 접합 층(non-magnetic junction layer; 51D), 상부 고정 층(upper pinned layer; 61), 터널 배리어 층(tunnel barrier layer; 78), 및 자유 층(free layer; 79)을 포함할 수 있다. 상기 하부 고정 층(lower pinned layer; 31), 상기 스페이서(spacer; 41), 상기 제1 비-자성 접합 층(non-magnetic junction layer; 51D), 및 상기 상부 고정 층(upper pinned layer; 61)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 제1 비-자성 접합 층(non-magnetic junction layer; 51D)의 두께는 0.5 nm 이하 일 수 있다.
상기 제1 비-자성 접합 층(51D)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 상부 고정 층(upper pinned layer; 61)과의 혼합 층일 수 있다. 예를 들면, 상기 제1 비-자성 접합 층(51D)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 상부 고정 층(61)의 형성에 사용되는 물질을 공동 스퍼터링(co-sputtering) 기술을 이용하여 형성된 것일 수 있다. 다른 실시 예에서, 상기 제1 비-자성 접합 층(51D)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 상부 고정 층(61)의 형성에 사용되는 물질을 번갈아 가며 증착하여 형성된 것일 수 있다. 상기 제1 비-자성 접합 층(51D)의 형성은 상기 상부 고정 층(61)과 인-시츄(in-situ) 공정에 의하여 형성될 수 있다.
도 8을 참조하면, 데이터 저장 요소(DSP)는 하부 고정 층(lower pinned layer; 31), 제2 비-자성 접합 층(non-magnetic junction layer; 52), 스페이서(spacer; 41), 상부 고정 층(upper pinned layer; 61), 터널 배리어 층(tunnel barrier layer; 78), 및 자유 층(free layer; 79)을 포함할 수 있다. 상기 하부 고정 층(lower pinned layer; 31), 상기 제2 비-자성 접합 층(non-magnetic junction layer; 52), 상기 스페이서(spacer; 41), 및 상기 상부 고정 층(upper pinned layer; 61)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 SAF 고정 층(SAF)은 레퍼런스 층(reference layer)으로 지칭될 수 있으며, 상기 자유 층(79)은 스토리지 층(storage layer)으로 지칭될 수 있다.
상기 제2 비-자성 접합 층(non-magnetic junction layer; 52)은 상기 하부 고정 층(lower pinned layer; 31) 상에 형성될 수 있다. 상기 제2 비-자성 접합 층(52)은 상기 하부 고정 층(31) 및 상기 스페이서(41) 사이에 형성될 수 있다. 상기 스페이서(41)는 상기 제2 비-자성 접합 층(52) 상에 형성될 수 있다. 상기 제2 비-자성 접합 층(52)은 상기 하부 고정 층(31) 및 상기 스페이서(41)에 접촉될 수 있다. 상기 상부 고정 층(61)은 상기 스페이서(41) 상에 형성될 수 있다. 상기 스페이서(41)는 상기 제2 비-자성 접합 층(52) 및 상기 상부 고정 층(61) 사이에 형성될 수 있다.
상기 제2 비-자성 접합 층(52)은 비-자성 금속 접합 층일 수 있다. 상기 제2 비-자성 접합 층(52)은 상기 스페이서(41)보다 확산 계수가 낮은 물질을 포함할 수 있다. 예를 들면, 상기 제2 비-자성 접합 층(52)은 300℃ 이상의 고온에서 확산 계수가 상기 스페이서(41)보다 낮은 물질을 포함할 수 있다. 상기 제2 비-자성 접합 층(52)은 층간 교환 결합(interlayer exchange coupling) 세기가 큰 물질을 포함할 수 있다. 예를 들면, 상기 제2 비-자성 접합 층(52)은 ┃Jex┃ 〉0.1 erg/ ㎠ 인 물질을 포함할 수 있다.
상기 제2 비-자성 접합 층(52)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 또는 이들의 조합을 포함할 수 있다. 상기 제2 비-자성 접합 층(52)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 스페이서(41)와의 혼합 층일 수 있다. 상기 제2 비-자성 접합 층(52)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 상부 고정 층(upper pinned layer; 61)과의 혼합 층일 수 있다. 상기 제2 비-자성 접합 층(52)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 하부 고정 층(lower pinned layer; 31)과의 혼합 층일 수 있다. 상기 제2 비-자성 접합 층(52)은 피브이디(Physical Vapor Deposition; PVD) 기술, 시브이디(Chemical Vapor Deposition; CVD) 기술, 원자 층 증착(Atomic Layer Deposition; ALD) 기술, 또는 이들의 조합에 의하여 형성될 수 있다.
도 9를 참조하면, 데이터 저장 요소(DSP)는 하부 고정 층(lower pinned layer; 31), 제2 비-자성 접합 층(non-magnetic junction layer; 52A), 스페이서(spacer; 41), 상부 고정 층(upper pinned layer; 61), 터널 배리어 층(tunnel barrier layer; 78), 및 자유 층(free layer; 79)을 포함할 수 있다. 상기 하부 고정 층(lower pinned layer; 31), 상기 제2 비-자성 접합 층(non-magnetic junction layer; 52A), 상기 스페이서(spacer; 41), 및 상기 상부 고정 층(upper pinned layer; 61)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 제2 비-자성 접합 층(non-magnetic junction layer; 52A)의 두께는 0.5 nm 이하 일 수 있다. 상기 제2 비-자성 접합 층(52A)은 단 원자 층일 수 있다. 상기 제2 비-자성 접합 층(52A)은 불-균일한 두께를 보일 수 있다. 상기 제2 비-자성 접합 층(52A)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 또는 이들의 조합을 포함할 수 있다.
도 10을 참조하면, 데이터 저장 요소(DSP)는 하부 고정 층(lower pinned layer; 31), 제2 비-자성 접합 층(non-magnetic junction layer; 52B), 스페이서(spacer; 41), 상부 고정 층(upper pinned layer; 61), 터널 배리어 층(tunnel barrier layer; 78), 및 자유 층(free layer; 79)을 포함할 수 있다. 상기 하부 고정 층(lower pinned layer; 31), 상기 제2 비-자성 접합 층(non-magnetic junction layer; 52B), 상기 스페이서(spacer; 41), 및 상기 상부 고정 층(upper pinned layer; 61)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 제2 비-자성 접합 층(non-magnetic junction layer; 52B)의 두께는 0.5 nm 이하 일 수 있다. 상기 제2 비-자성 접합 층(52B)은 불-연속적인 구성을 보일 수 있다. 상기 제2 비-자성 접합 층(52B)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 또는 이들의 조합을 포함할 수 있다.
다른 실시 예에서, 상기 제2 비-자성 접합 층(52B)은 상기 하부 고정 층(31) 및 상기 스페이서(41) 사이에 보존될 수 있으며, 상기 스페이서(41)는 상기 제2 비-자성 접합 층(52B)을 관통하여 상기 하부 고정 층(31)에 접촉될 수 있다.
도 11을 참조하면, 데이터 저장 요소(DSP)는 하부 고정 층(lower pinned layer; 31), 제2 비-자성 접합 층(non-magnetic junction layer; 52C), 스페이서(spacer; 41), 상부 고정 층(upper pinned layer; 61), 터널 배리어 층(tunnel barrier layer; 78), 및 자유 층(free layer; 79)을 포함할 수 있다. 상기 하부 고정 층(lower pinned layer; 31), 상기 제2 비-자성 접합 층(non-magnetic junction layer; 52C), 상기 스페이서(spacer; 41), 및 상기 상부 고정 층(upper pinned layer; 61)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 제2 비-자성 접합 층(non-magnetic junction layer; 52C)의 두께는 0.5 nm 이하 일 수 있다.
상기 제2 비-자성 접합 층(52C)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 스페이서(41)와의 혼합 층일 수 있다. 예를 들면, 상기 제2 비-자성 접합 층(52C)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 스페이서(41)의 형성에 사용되는 물질을 공동 스퍼터링(co-sputtering) 기술을 이용하여 형성된 것일 수 있다. 다른 실시 예에서, 상기 제2 비-자성 접합 층(52C)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 스페이서(41)의 형성에 사용되는 물질을 번갈아 가며 증착하여 형성된 것일 수 있다. 상기 제2 비-자성 접합 층(52C)의 형성은 상기 스페이서(41)와 인-시츄(in-situ) 공정에 의하여 형성될 수 있다.
도 12를 참조하면, 데이터 저장 요소(DSP)는 하부 고정 층(lower pinned layer; 31), 제2 비-자성 접합 층(non-magnetic junction layer; 52D), 스페이서(spacer; 41), 상부 고정 층(upper pinned layer; 61), 터널 배리어 층(tunnel barrier layer; 78), 및 자유 층(free layer; 79)을 포함할 수 있다. 상기 하부 고정 층(lower pinned layer; 31), 상기 제2 비-자성 접합 층(non-magnetic junction layer; 52D), 상기 스페이서(spacer; 41), 및 상기 상부 고정 층(upper pinned layer; 61)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 제2 비-자성 접합 층(non-magnetic junction layer; 52D)의 두께는 0.5 nm 이하 일 수 있다.
상기 제2 비-자성 접합 층(52D)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 하부 고정 층(lower pinned layer; 31)과의 혼합 층일 수 있다. 예를 들면, 상기 제2 비-자성 접합 층(52D)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 하부 고정 층(31)의 형성에 사용되는 물질을 공동 스퍼터링(co-sputtering) 기술을 이용하여 형성된 것일 수 있다. 다른 실시 예에서, 상기 제2 비-자성 접합 층(52D)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 하부 고정 층(31)의 형성에 사용되는 물질을 번갈아 가며 증착하여 형성된 것일 수 있다. 상기 제2 비-자성 접합 층(52D)의 형성은 상기 하부 고정 층(31)과 인-시츄(in-situ) 공정에 의하여 형성될 수 있다.
도 13을 참조하면, 데이터 저장 요소(DSP)는 하부 고정 층(lower pinned layer; 31), 제2 비-자성 접합 층(non-magnetic junction layer; 52), 스페이서(spacer; 41), 제1 비-자성 접합 층(non-magnetic junction layer; 51), 상부 고정 층(upper pinned layer; 61), 터널 배리어 층(tunnel barrier layer; 78), 및 자유 층(free layer; 79)을 포함할 수 있다. 상기 하부 고정 층(lower pinned layer; 31), 상기 제2 비-자성 접합 층(non-magnetic junction layer; 52), 상기 스페이서(spacer; 41), 상기 제1 비-자성 접합 층(non-magnetic junction layer; 51), 및 상기 상부 고정 층(upper pinned layer; 61)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 SAF 고정 층(SAF)은 레퍼런스 층(reference layer)으로 지칭될 수 있으며, 상기 자유 층(79)은 스토리지 층(storage layer)으로 지칭될 수 있다.
상기 제1 비-자성 접합 층(51)은 상기 스페이서(spacer; 41) 및 상기 상부 고정 층(upper pinned layer; 61) 사이에 형성될 수 있으며, 상기 제2 비-자성 접합 층(52)은 상기 스페이서(41) 및 상기 하부 고정 층(lower pinned layer; 31) 사이에 형성될 수 있다. 상기 제1 비-자성 접합 층(51)은 도 3 내지 도 7을 참조하여 설명된 것과 유사한 구성을 보일 수 있으며, 상기 제2 비-자성 접합 층(52)은 도 8 내지 도 12를 참조하여 설명된 것과 유사한 구성을 보일 수 있다.
도 14를 참조하면, 데이터 저장 요소(DSP)는 하부 고정 층(lower pinned layer; 31), 스페이서(spacer; 41), 제1 상부 고정 층(upper pinned layer; 62), 제3 비-자성 접합 층(non-magnetic junction layer; 53), 제2 상부 고정 층(upper pinned layer; 63), 터널 배리어 층(tunnel barrier layer; 78), 및 자유 층(free layer; 79)을 포함할 수 있다. 상기 하부 고정 층(lower pinned layer; 31), 상기 스페이서(spacer; 41), 상기 제1 상부 고정 층(upper pinned layer; 62), 상기 제3 비-자성 접합 층(non-magnetic junction layer; 53), 및 상기 제2 상부 고정 층(upper pinned layer; 63)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 SAF 고정 층(SAF)은 레퍼런스 층(reference layer)으로 지칭될 수 있으며, 상기 자유 층(79)은 스토리지 층(storage layer)으로 지칭될 수 있다.
상기 제3 비-자성 접합 층(non-magnetic junction layer; 53)은 상기 제1 상부 고정 층(upper pinned layer; 62) 및 상기 제2 상부 고정 층(upper pinned layer; 63) 사이에 형성될 수 있다. 상기 제1 상부 고정 층(62)은 상기 제2 상부 고정 층(63)보다 얇은 두께를 보일 수 있다. 상기 제1 상부 고정 층(62)은 상기 스페이서(spacer; 41) 및 상기 제3 비-자성 접합 층(53) 사이에 형성될 수 있다.
상기 제1 상부 고정 층(62)은 CoFeB, CoFeTb, FePt, Co/Pd, Co/Pt, CoFeNi, CoFeCr, CoFeBSi, CoFeBCr, CoFeBAl, CoFeBV, FeB, FeNi, FeTa, 또는 이들의 조합을 포함할 수 있다. 상기 제2 상부 고정 층(63)은 CoFeB, CoFeTb, FePt, Co/Pd, Co/Pt, CoFeNi, CoFeCr, CoFeBSi, CoFeBCr, CoFeBAl, CoFeBV, FeB, FeNi, FeTa, 또는 이들의 조합을 포함할 수 있다.
상기 제3 비-자성 접합 층(53)은 상기 스페이서(41)와 다른 물질을 포함할 수 있다. 상기 제3 비-자성 접합 층(53)은 비-자성 금속 접합 층일 수 있다. 상기 제3 비-자성 접합 층(53)은 상기 스페이서(41)보다 확산 계수가 낮은 물질을 포함할 수 있다. 예를 들면, 상기 제3 비-자성 접합 층(53)은 300℃ 이상의 고온에서 확산 계수가 상기 스페이서(41)보다 낮은 물질을 포함할 수 있다. 상기 제3 비-자성 접합 층(53)은 층간 교환 결합(interlayer exchange coupling) 세기가 큰 물질을 포함할 수 있다. 예를 들면, 상기 제3 비-자성 접합 층(53)은 ┃Jex┃ 〉0.1 erg/ ㎠ 인 물질을 포함할 수 있다.
상기 제3 비-자성 접합 층(53)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 또는 이들의 조합을 포함할 수 있다. 상기 제3 비-자성 접합 층(53)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 스페이서(41)와의 혼합 층일 수 있다. 상기 제3 비-자성 접합 층(53)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 제1 상부 고정 층(upper pinned layer; 62)과의 혼합 층일 수 있다. 상기 제3 비-자성 접합 층(53)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 제2 상부 고정 층(63)과의 혼합 층일 수 있다. 상기 제3 비-자성 접합 층(53)은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 및 이들의 조합으로 이루어진 일군에서 선택된 하나와 상기 하부 고정 층(lower pinned layer; 31)과의 혼합 층일 수 있다. 상기 제3 비-자성 접합 층(53)은 피브이디(Physical Vapor Deposition; PVD) 기술, 시브이디(Chemical Vapor Deposition; CVD) 기술, 원자 층 증착(Atomic Layer Deposition; ALD) 기술, 또는 이들의 조합에 의하여 형성될 수 있다.
도 15를 참조하면, 데이터 저장 요소(DSP)는 하부 고정 층(lower pinned layer; 31), 스페이서(spacer; 41), 제1 비-자성 접합 층(non-magnetic junction layer; 51), 제1 상부 고정 층(upper pinned layer; 62), 제3 비-자성 접합 층(non-magnetic junction layer; 53), 제2 상부 고정 층(upper pinned layer; 63), 터널 배리어 층(tunnel barrier layer; 78), 및 자유 층(free layer; 79)을 포함할 수 있다. 상기 하부 고정 층(lower pinned layer; 31), 상기 스페이서(spacer; 41), 상기 제1 비-자성 접합 층(non-magnetic junction layer; 51), 상기 제1 상부 고정 층(upper pinned layer; 62), 상기 제3 비-자성 접합 층(non-magnetic junction layer; 53), 및 상기 제2 상부 고정 층(upper pinned layer; 63)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 SAF 고정 층(SAF)은 레퍼런스 층(reference layer)으로 지칭될 수 있으며, 상기 자유 층(79)은 스토리지 층(storage layer)으로 지칭될 수 있다.
도 16을 참조하면, 데이터 저장 요소(DSP)는 하부 고정 층(lower pinned layer; 31), 제2 비-자성 접합 층(non-magnetic junction layer; 52), 스페이서(spacer; 41), 제1 비-자성 접합 층(non-magnetic junction layer; 51), 제1 상부 고정 층(upper pinned layer; 62), 제3 비-자성 접합 층(non-magnetic junction layer; 53), 제2 상부 고정 층(upper pinned layer; 63), 터널 배리어 층(tunnel barrier layer; 78), 및 자유 층(free layer; 79)을 포함할 수 있다. 상기 하부 고정 층(lower pinned layer; 31), 상기 제2 비-자성 접합 층(non-magnetic junction layer; 52), 상기 스페이서(spacer; 41), 상기 제1 비-자성 접합 층(non-magnetic junction layer; 51), 상기 제1 상부 고정 층(upper pinned layer; 62), 상기 제3 비-자성 접합 층(non-magnetic junction layer; 53), 및 상기 제2 상부 고정 층(upper pinned layer; 63)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 SAF 고정 층(SAF)은 레퍼런스 층(reference layer)으로 지칭될 수 있으며, 상기 자유 층(79)은 스토리지 층(storage layer)으로 지칭될 수 있다.
도 17을 참조하면, 데이터 저장 요소(DSP)는 자유 층(free layer; 79), 터널 배리어 층(tunnel barrier layer; 78), 하부 고정 층(lower pinned layer; 31), 스페이서(spacer; 41), 제1 비-자성 접합 층(non-magnetic junction layer; 51), 및 상부 고정 층(upper pinned layer; 61)을 포함할 수 있다. 상기 하부 고정 층(lower pinned layer; 31), 상기 스페이서(spacer; 41), 상기 제1 비-자성 접합 층(non-magnetic junction layer; 51), 및 상기 상부 고정 층(upper pinned layer; 61)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 SAF 고정 층(SAF)은 레퍼런스 층(reference layer)으로 지칭될 수 있으며, 상기 자유 층(79)은 스토리지 층(storage layer)으로 지칭될 수 있다.
상기 자유 층(79)은 상기 스위칭 소자(도 2의 SE)의 드레인과 전기적으로 접속될 수 있다. 상기 자유 층(79) 상에 상기 터널 배리어 층(78)이 형성될 수 있다. 상기 터널 배리어 층(78) 상에 상기 하부 고정 층(31)이 형성될 수 있다. 상기 하부 고정 층(31) 상에 상기 스페이서(41)가 형성될 수 있다. 상기 스페이서(41) 상에 상기 상부 고정 층(61)이 형성될 수 있다. 상기 제1 비-자성 접합 층(51)은 상기 스페이서(41) 및 상기 상부 고정 층(61) 사이에 형성될 수 있다. 상기 상부 고정 층(61)은 상기 비트 라인들(도 2의 BL) 중 선택된 하나와 접속될 수 있다.
도 18을 참조하면, 데이터 저장 요소(DSP)는 자유 층(free layer; 79), 터널 배리어 층(tunnel barrier layer; 78), 하부 고정 층(lower pinned layer; 31), 제2 비-자성 접합 층(non-magnetic junction layer; 52), 스페이서(spacer; 41), 및 상부 고정 층(upper pinned layer; 61)을 포함할 수 있다. 상기 하부 고정 층(lower pinned layer; 31), 상기 제2 비-자성 접합 층(non-magnetic junction layer; 52), 상기 스페이서(spacer; 41), 및 상기 상부 고정 층(upper pinned layer; 61)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 SAF 고정 층(SAF)은 레퍼런스 층(reference layer)으로 지칭될 수 있으며, 상기 자유 층(79)은 스토리지 층(storage layer)으로 지칭될 수 있다. 상기 제2 비-자성 접합 층(52)은 상기 하부 고정 층(31) 및 상기 스페이서(41) 사이에 형성될 수 있다.
도 19를 참조하면, 데이터 저장 요소(DSP)는 자유 층(free layer; 79), 터널 배리어 층(tunnel barrier layer; 78), 하부 고정 층(lower pinned layer; 31), 제2 비-자성 접합 층(non-magnetic junction layer; 52), 스페이서(spacer; 41), 제1 비-자성 접합 층(non-magnetic junction layer; 51), 및 상부 고정 층(upper pinned layer; 61)을 포함할 수 있다. 상기 하부 고정 층(lower pinned layer; 31), 상기 제2 비-자성 접합 층(non-magnetic junction layer; 52), 상기 스페이서(spacer; 41), 상기 제1 비-자성 접합 층(non-magnetic junction layer; 51), 및 상기 상부 고정 층(upper pinned layer; 61)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 SAF 고정 층(SAF)은 레퍼런스 층(reference layer)으로 지칭될 수 있으며, 상기 자유 층(79)은 스토리지 층(storage layer)으로 지칭될 수 있다. 상기 제1 비-자성 접합 층(51)은 상기 스페이서(41) 및 상기 상부 고정 층(61) 사이에 형성될 수 있다. 상기 제2 비-자성 접합 층(52)은 상기 하부 고정 층(31) 및 상기 스페이서(41) 사이에 형성될 수 있다.
도 20을 참조하면, 데이터 저장 요소(DSP)는 자유 층(free layer; 79), 터널 배리어 층(tunnel barrier layer; 78), 제1 하부 고정 층(lower pinned layer; 32), 제4 비-자성 접합 층(non-magnetic junction layer; 54), 제2 하부 고정 층(lower pinned layer; 33), 스페이서(spacer; 41), 및 상부 고정 층(upper pinned layer; 61)을 포함할 수 있다. 상기 제1 하부 고정 층(lower pinned layer; 32), 상기 제4 비-자성 접합 층(non-magnetic junction layer; 54), 상기 제2 하부 고정 층(lower pinned layer; 33), 상기 스페이서(spacer; 41), 및 상기 상부 고정 층(upper pinned layer; 61)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 SAF 고정 층(SAF)은 레퍼런스 층(reference layer)으로 지칭될 수 있으며, 상기 자유 층(79)은 스토리지 층(storage layer)으로 지칭될 수 있다.
상기 제1 하부 고정 층(32)은 상기 터널 배리어 층(78) 상에 형성될 수 있다. 상기 제2 하부 고정 층(33)은 상기 제1 하부 고정 층(32) 상에 형성될 수 있다. 상기 스페이서(41)는 상기 제2 하부 고정 층(33) 상에 형성될 수 있다. 상기 제1 하부 고정 층(32)은 상기 제2 하부 고정 층(33)보다 두꺼울 수 있다. 상기 제4 비-자성 접합 층(54)은 상기 제1 하부 고정 층(32) 및 상기 제2 하부 고정 층(33) 사이에 형성될 수 있다. 상기 제1 하부 고정 층(32)은 CoFeB, CoFeTb, FePt, Co/Pd, Co/Pt, CoFeNi, CoFeCr, CoFeBSi, CoFeBCr, CoFeBAl, CoFeBV, FeB, FeNi, FeTa, 또는 이들의 조합을 포함할 수 있다. 상기 제2 하부 고정 층(33)은 CoFeB, CoFeTb, FePt, Co/Pd, Co/Pt, CoFeNi, CoFeCr, CoFeBSi, CoFeBCr, CoFeBAl, CoFeBV, FeB, FeNi, FeTa, 또는 이들의 조합을 포함할 수 있다.
도 21을 참조하면, 데이터 저장 요소(DSP)는 자유 층(free layer; 79), 터널 배리어 층(tunnel barrier layer; 78), 제1 하부 고정 층(lower pinned layer; 32), 제4 비-자성 접합 층(non-magnetic junction layer; 54), 제2 하부 고정 층(lower pinned layer; 33), 제2 비-자성 접합 층(non-magnetic junction layer; 52), 스페이서(spacer; 41), 및 상부 고정 층(upper pinned layer; 61)을 포함할 수 있다. 상기 제1 하부 고정 층(lower pinned layer; 32), 상기 제4 비-자성 접합 층(non-magnetic junction layer; 54), 상기 제2 하부 고정 층(lower pinned layer; 33), 상기 제2 비-자성 접합 층(non-magnetic junction layer; 52), 상기 스페이서(spacer; 41), 및 상기 상부 고정 층(upper pinned layer; 61)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 SAF 고정 층(SAF)은 레퍼런스 층(reference layer)으로 지칭될 수 있으며, 상기 자유 층(79)은 스토리지 층(storage layer)으로 지칭될 수 있다.
도 22를 참조하면, 데이터 저장 요소(DSP)는 자유 층(free layer; 79), 터널 배리어 층(tunnel barrier layer; 78), 제1 하부 고정 층(lower pinned layer; 32), 제4 비-자성 접합 층(non-magnetic junction layer; 54), 제2 하부 고정 층(lower pinned layer; 33), 제2 비-자성 접합 층(non-magnetic junction layer; 52), 스페이서(spacer; 41), 제1 비-자성 접합 층(non-magnetic junction layer; 51), 및 상부 고정 층(upper pinned layer; 61)을 포함할 수 있다. 상기 제1 하부 고정 층(lower pinned layer; 32), 상기 제4 비-자성 접합 층(non-magnetic junction layer; 54), 상기 제2 하부 고정 층(lower pinned layer; 33), 상기 제2 비-자성 접합 층(non-magnetic junction layer; 52), 상기 스페이서(spacer; 41), 상기 제1 비-자성 접합 층(non-magnetic junction layer; 51), 및 상기 상부 고정 층(upper pinned layer; 61)은 SAF 고정 층(synthetic antiferromagnetic pinned layer; SAF)을 구성할 수 있다. 상기 SAF 고정 층(SAF)은 레퍼런스 층(reference layer)으로 지칭될 수 있으며, 상기 자유 층(79)은 스토리지 층(storage layer)으로 지칭될 수 있다.
도 23은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 어닐링 온도에 따른 자기 저항 비를 보여주는 그래프이다. 도 23의 수평 축은 어닐링 온도이고 눈금의 단위는 ℃ 이다. 도 23의 수직 축은 자기 저항비이고 눈금의 단위는 % 이다.
도 23을 참조하면, 곡선L1은 도 3과 유사한 구성을 갖는 데이터 저장 요소(DSP)에서 상기 제1 비-자성 접합 층(non-magnetic junction layer; 51)이 생략된 경우에 나타나는 어닐링 온도에 따른 자기 저항비이다. 곡선L2는 도 3과 유사한 구성을 갖는 데이터 저장 요소(DSP)에서 나타나는 어닐링 온도에 따른 자기 저항비이다. 곡선L2에서 보이는 바와 같이 상기 제1 비-자성 접합 층(51)을 갖는 상기 데이터 저장 요소(DSP)를 이용하여 350℃ 어닐링 조건하에 200% 이상의 높은 자기 저항비를 구현할 수 있다.
도 24는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 스페이서 두께에 따른 자기 저항비를 보여주는 그래프이다. 도 24의 수평 축은 스페이서 두께이고 눈금의 단위는 임의의 단위(arbitrary unit; a.u.) 이다. 도 24의 수직 축은 자기 저항 비이고 눈금의 단위는 % 이다.
도 24를 참조하면, 곡선L11은 도 3과 유사한 구성을 갖는 데이터 저장 요소(DSP)에서 상기 제1 비-자성 접합 층(non-magnetic junction layer; 51)이 생략된 경우에 나타나는 스페이서 두께에 따른 자기 저항비이다. 곡선L12는 도 3과 유사한 구성을 갖는 데이터 저장 요소(DSP)에서 나타나는 스페이서 두께에 따른 자기 저항비이다. 곡선L12에서 보이는 바와 같이 상기 제1 비-자성 접합 층(51)을 갖는 상기 데이터 저장 요소(DSP)를 이용하여 200% 이상의 높은 자기 저항비를 구현할 수 있다.
도 25는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도이고, 도 26은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 시스템 블록도이다. 상기 전자 장치는 솔리드 스테이트 드라이브(Solid State Drive; SSD; 1100)와 같은 데이터 저장 장치일 수 있다.
도 25 및 도 26을 참조하면, 상기 솔리드 스테이트 드라이브(SSD; 1100)는 인터페이스(1113), 제어기(controller; 1115), 비-휘발성 메모리(non-volatile memory; 1118), 및 버퍼 메모리(buffer memory; 1119)를 포함할 수 있다. 상기 솔리드 스테이트 드라이브(1100)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 드라이브(1100)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열, 소음도 적으며, 소형화, 경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 드라이브(1100)는 랩톱, 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(1115)는 상기 인터페이스(1113)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(1115)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 드라이브(1100)의 데이터 저장용량은 상기 비-휘발성 메모리(1118)에 대응할 수 있다. 상기 버퍼 메모리(1119)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(1113)는 호스트(Host; 1002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1113)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)를 경유하여 상기 인터페이스(1113)에 접속될 수 있다. 상기 비-휘발성 메모리(1118)는 상기 인터페이스(1113)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 드라이브(1100)에 전원공급이 차단된다 할지라도, 상기 비-휘발성 메모리(1118)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(1119)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(1119)는 상기 비-휘발성 메모리(1118)에 비하여 상대적으로 빠른 동작속도를 보일 수 있다.
상기 인터페이스(1113)의 데이터 처리속도는 상기 비 휘발성 메모리(1118)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(1119)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(1113)를 통하여 수신된 데이터는, 상기 제어기(1115)를 경유하여 상기 버퍼 메모리(1119)에 임시 저장된 후, 상기 비-휘발성 메모리(1118)의 데이터 기록(write) 속도에 맞추어 상기 비-휘발성 메모리(1118)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(1118)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1119)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1119)는 상기 솔리드 스테이트 드라이브(1100)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
상기 비-휘발성 메모리(non-volatile memory; 1118)는 도 1 내지 도 22를 참조하여 설명한 것과 유사한 구성을 보일 수 있다. 예를 들면, 상기 비-휘발성 메모리(non-volatile memory; 1118)는 상기 데이터 저장 요소(도 3의 DSP)를 포함할 수 있다.
도 27 내지 도 29는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 사시도이고, 도 30은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도이다.
도 27 내지 도 29를 참조하면, 도 1 내지 도 22를 참조하여 설명된 반도체 소자는 eMMC(embedded multi-media chip; 1200), micro SD(1300), 스마트 폰(1900), 넷북, 노트북, 또는 태블릿 PC와 같은 전자시스템들에 유용하게 적용될 수 있다. 예를 들면, 도 1 내지 도 22를 참조하여 설명한 것과 유사한 반도체 소자는 상기 스마트 폰(1900) 내의 메인보드에 탑재될 수 있다. 도 1 내지 도 22를 참조하여 설명한 것과 유사한 반도체 소자는 상기 micro SD(1300)와 같은 확장장치로 제공되어 상기 스마트 폰(1900)에 결합되어 사용될 수도 있다.
도 30을 참조하면, 도 1 내지 도 22를 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 22를 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다. 예를 들면, 상기 기능 유닛(2140)은 상기 데이터 저장 요소(도 3의 DSP)를 포함할 수 있다. 상기 데이터 저장 요소(도 3의 DSP)는 상기 바디(2110)에 전기적으로 접속될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
11: 셀 어레이 블록(cell array block)
12, 13: 디코더
BL: 비트 라인 WL: 워드 라인
CE: 메모리 셀 DSP: 데이터 저장 요소
SE: 스위칭 소자
SAF: SAF 고정 층(synthetic antiferromagnetic pinned layer)
31, 32, 33: 하부 고정 층(lower pinned layer)
41: 스페이서(spacer)
51, 52, 53, 54: 비-자성 접합 층(non-magnetic junction layer)
61, 62, 63: 상부 고정 층(upper pinned layer)
78: 터널 배리어 층(tunnel barrier layer)
79: 자유 층(free layer)
1002: 호스트(Host) 1100: 솔리드 스테이트 드라이브(SSD)
1113: 인터페이스 1115: 제어기(controller)
1118: 비-휘발성 메모리(non-volatile memory)
1119: 버퍼 메모리(buffer memory)
1200: eMMC(embedded multi-media chip)
1300: micro SD 1900: 스마트 폰
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (10)

  1. 자유 층(free layer);
    상기 자유 층에서 떨어진 고정 층(pinned layer); 및
    상기 자유 층 및 상기 고정 층 사이의 터널 배리어 층(tunnel barrier layer)을 포함하되,
    상기 고정 층(pinned layer)은
    하부 고정 층(lower pinned layer);
    상기 하부 고정 층에서 떨어진 상부 고정 층(upper pinned layer);
    상기 하부 고정 층 및 상기 상부 고정 층 사이의 스페이서(spacer); 및
    상기 스페이서에 인접한 비-자성 금속 접합 층(non-magnetic metal junction layer)을 포함하는 반도체 소자.
  2. 자유 층(free layer);
    상기 자유 층에서 떨어진 SAF 고정 층(synthetic antiferromagnetic pinned layer); 및
    상기 자유 층 및 상기 고정 층 사이의 터널 배리어 층(tunnel barrier layer)을 포함하되,
    상기 SAF 고정 층은
    제1 고정 층;
    상기 제1 고정 층과 이격된 제2 고정 층;
    상기 제2 고정 층과 이격된 제3 고정 층;
    상기 제1 고정 층 및 상기 제2 고정 층 사이의 스페이서(spacer); 및
    상기 제2 고정 층과 상기 제3 고정 층 사이의 비-자성 금속 접합 층(non-magnetic metal junction layer)을 포함하고,
    상기 스페이서와 상기 비-자성 금속 접합 층은 서로 이격되는 반도체 소자.
  3. 제1 항에 있어서,
    상기 비-자성 금속 접합 층은 상기 스페이서 보다 확산 계수가 낮은 물질을 포함하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 비-자성 금속 접합 층은 층간 교환 결합(interlayer exchange coupling) 세기가 ┃Jex┃ 〉0.1 erg/ ㎠ 인 물질을 포함하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 스페이서는 Ru, Ir, Cr, Rh, 또는 이들의 조합을 포함하고,
    상기 비-자성 금속 접합 층은 Ta, Rh, Ir, Cr, V, Re, Mo, W, Nb, 또는 이들의 조합을 포함하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 비-자성 금속 접합 층의 두께는 상기 스페이서 보다 얇은 반도체 소자.
  7. 제6 항에 있어서,
    상기 스페이서의 두께는 1nm 이하이고, 상기 비-자성 금속 접합 층의 두께는 0.5nm 이하인 반도체 소자.
  8. 제1 항에 있어서,
    상기 비-자성 금속 접합 층은
    상기 스페이서 및 상기 상부 고정 층 사이에 형성되거나,
    상기 스페이서 및 상기 하부 고정 층 사이에 형성되거나,
    상기 스페이서 및 상기 상부 고정 층 사이와 상기 스페이서 및 상기 하부 고정 층 사이에 형성된 반도체 소자.
  9. 자유 층(free layer);
    상기 자유 층에서 떨어진 고정 층(pinned layer); 및
    상기 자유 층 및 상기 고정 층 사이의 터널 배리어 층(tunnel barrier layer)을 포함하되,
    상기 고정 층(pinned layer)은
    하부 고정 층(lower pinned layer);
    상기 하부 고정 층에서 떨어진 상부 고정 층(upper pinned layer);
    상기 하부 고정 층 및 상기 상부 고정 층 사이의 스페이서(spacer); 및
    상기 스페이서와 인접한 비-자성 접합 층(non-magnetic junction layer)을 포함하되,
    상기 상부 고정 층은 제1 상부 고정 층 및 상기 제1 상부 고정 층 상의 제2 상부 고정 층을 포함하고,
    상기 비-자성 접합 층은 상기 제1 상부 고정 층 및 상기 제2 상부 고정 층 사이의 제1 비-자성 접합 층을 포함하는 반도체 소자.
  10. 워드라인에 접속된 스위칭 소자;
    상기 스위칭 소자에 접속된 데이터 저장 요소; 및
    상기 데이터 저장 요소에 접속된 비트라인을 포함하되,
    상기 데이터 저장 요소는
    자유 층(free layer);
    상기 자유 층에서 떨어진 SAF 고정 층(synthetic antiferromagnetic pinned layer); 및
    상기 자유 층 및 상기 고정 층 사이의 터널 배리어 층(tunnel barrier layer)을 포함하며,
    상기 SAF 고정 층은
    하부 고정 층(lower pinned layer);
    상기 하부 고정 층에서 떨어진 상부 고정 층(upper pinned layer);
    상기 하부 고정 층 및 상기 상부 고정 층 사이의 스페이서(spacer); 및
    상기 스페이서에 인접한 비-자성 금속 접합 층(non-magnetic metal junction layer)을 포함하되,
    상기 비-자성 금속 접합 층은 상기 스페이서 보다 확산 계수가 낮은 물질 막이고, 상기 비-자성 금속 접합 층은 층간 교환 결합(interlayer exchange coupling) 세기가 ┃Jex┃ 〉0.1 erg/ ㎠ 인 물질을 포함하는 반도체 소자.
KR1020130096009A 2013-08-13 2013-08-13 열 내성 강화 고정 층을 갖는 반도체 소자 KR102132650B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020130096009A KR102132650B1 (ko) 2013-08-13 2013-08-13 열 내성 강화 고정 층을 갖는 반도체 소자
US14/254,871 US9087977B2 (en) 2013-08-13 2014-04-16 Semiconductor device having pinned layer with enhanced thermal endurance
US14/741,446 US9666789B2 (en) 2013-08-13 2015-06-16 Semiconductor device having pinned layer with enhanced thermal endurance

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130096009A KR102132650B1 (ko) 2013-08-13 2013-08-13 열 내성 강화 고정 층을 갖는 반도체 소자

Publications (2)

Publication Number Publication Date
KR20150019306A KR20150019306A (ko) 2015-02-25
KR102132650B1 true KR102132650B1 (ko) 2020-07-10

Family

ID=52466238

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130096009A KR102132650B1 (ko) 2013-08-13 2013-08-13 열 내성 강화 고정 층을 갖는 반도체 소자

Country Status (2)

Country Link
US (2) US9087977B2 (ko)
KR (1) KR102132650B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9306155B2 (en) * 2013-11-11 2016-04-05 Samsung Electronics Co., Ltd. Method and system for providing a bulk perpendicular magnetic anisotropy free layer in a perpendicular magnetic junction usable in spin transfer torque magnetic random access memory applications
US9373781B2 (en) * 2013-11-12 2016-06-21 Samsung Electronics Co., Ltd. Dual perpendicular magnetic anisotropy magnetic junction usable in spin transfer torque magnetic random access memory applications
KR20170047683A (ko) * 2015-10-23 2017-05-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20170064018A (ko) * 2015-11-30 2017-06-09 에스케이하이닉스 주식회사 전자 장치
US10361361B2 (en) * 2016-04-08 2019-07-23 International Business Machines Corporation Thin reference layer for STT MRAM
US20180190898A1 (en) * 2016-12-30 2018-07-05 Samsung Electronics Co., Ltd. Method and system for providing a dual magnetic junction having mitigated flowering field effects
CN107403821B (zh) * 2017-07-12 2020-01-10 北京航空航天大学 一种具有双间隔层并可形成铁磁或反铁磁耦合的多层膜
JP2019057601A (ja) * 2017-09-20 2019-04-11 東芝メモリ株式会社 磁気記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050247964A1 (en) * 2003-12-18 2005-11-10 Pietambaram Srinivas V Synthetic antiferromagnet structures for use in MTJs in MRAM technology
US20110133298A1 (en) 2009-12-08 2011-06-09 Qualcomm Incorporated Spin-Transfer Switching Magnetic Element Utilizing a Composite Free Layer Comprising a Superparamagnetic Layer
US20120146167A1 (en) * 2010-12-10 2012-06-14 Avalanche Technology Memory system having thermally stable perpendicular magneto tunnel junction (mtj) and a method of manufacturing same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6870711B1 (en) 2004-06-08 2005-03-22 Headway Technologies, Inc. Double layer spacer for antiparallel pinned layer in CIP/CPP GMR and MTJ devices
US8084835B2 (en) 2006-10-20 2011-12-27 Avalanche Technology, Inc. Non-uniform switching based non-volatile magnetic based memory
JP4923896B2 (ja) * 2006-09-15 2012-04-25 富士通株式会社 交換結合膜及び磁気デバイス
JP2009099741A (ja) * 2007-10-16 2009-05-07 Fujitsu Ltd 強磁性トンネル接合素子、強磁性トンネル接合素子の製造方法、磁気ヘッド、磁気記憶装置、及び磁気メモリ装置
US7999336B2 (en) 2008-04-24 2011-08-16 Seagate Technology Llc ST-RAM magnetic element configurations to reduce switching current
KR20130015928A (ko) 2011-08-05 2013-02-14 에스케이하이닉스 주식회사 자기 메모리 소자 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050247964A1 (en) * 2003-12-18 2005-11-10 Pietambaram Srinivas V Synthetic antiferromagnet structures for use in MTJs in MRAM technology
US20110133298A1 (en) 2009-12-08 2011-06-09 Qualcomm Incorporated Spin-Transfer Switching Magnetic Element Utilizing a Composite Free Layer Comprising a Superparamagnetic Layer
US20120146167A1 (en) * 2010-12-10 2012-06-14 Avalanche Technology Memory system having thermally stable perpendicular magneto tunnel junction (mtj) and a method of manufacturing same

Also Published As

Publication number Publication date
US9666789B2 (en) 2017-05-30
US20150048464A1 (en) 2015-02-19
US9087977B2 (en) 2015-07-21
US20150280108A1 (en) 2015-10-01
KR20150019306A (ko) 2015-02-25

Similar Documents

Publication Publication Date Title
KR102132650B1 (ko) 열 내성 강화 고정 층을 갖는 반도체 소자
US9330743B2 (en) Memory cores of resistive type memory devices, resistive type memory devices and method of sensing data in the same
US20160147599A1 (en) Memory Systems that Perform Rewrites of Resistive Memory Elements and Rewrite Methods for Memory Systems Including Resistive Memory Elements
US20130329489A1 (en) Magneto-resistive memory device including source line voltage generator
KR102188529B1 (ko) 스핀 전달 토크 자기 램의 응용 분야에서 사용될 수 있는 수직 자기 접합의 벌크 수직 자기 이방성 자유 층을 제공하는 방법 및 시스템
KR20140122074A (ko) 반도체 장치 및 이 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
US20060098480A1 (en) Memory
EP3198603B1 (en) Magnetic field-assisted memory operation
US20150035032A1 (en) Nonvolatile semiconductor memory device including memory cell array with pseudo separate source line structure
US9214625B2 (en) Thermally assisted MRAM with increased breakdown voltage using a double tunnel barrier
US8947917B2 (en) Thermal spin torque transfer magnetoresistive random access memory
JP6829172B2 (ja) 半導体記憶装置
CN105684178A (zh) 基于自旋力矩转移的磁性随机存取储存器（stt-mram）和磁头
KR20130019207A (ko) 적층 자기 램 장치 및 이를 포함하는 메모리 시스템
CN103137855A (zh) 存储元件和存储设备
US9472750B2 (en) Method and system for providing a bottom pinned layer in a perpendicular magnetic junction usable in spin transfer torque magnetic random access memory applications
TW201803164A (zh) 用以使底部電極與垂直磁性穿隧接面（ｐｍｔｊ）裝置解耦的紋理斷裂層
US20140308759A1 (en) Method of forming semiconductor device having magnetic tunnel junction and related device
US10553642B2 (en) Method and system for providing magnetic junctions utilizing metal oxide layer(s)
US9368180B2 (en) Variable resistance memory device and storage devices using the same
US9876164B1 (en) Method and system for providing a low moment free layer magnetic junction usable in spin transfer torque applications
US8089797B2 (en) Information storage devices including vertical nano wires
US20190109276A1 (en) Magnetoresistive element, memory element, and electronic apparatus
US9941467B1 (en) Method and system for providing a low moment CoFeBMo free layer magnetic junction usable in spin transfer torque applications
JP2009054698A (ja) 磁気記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant