CN112420715B - 包含阵列下缓冲器电路系统的多层存储器装置 - Google Patents

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Abstract

本申请涉及包含阵列下缓冲器电路系统的多层存储器装置。所述设备中的一个包含衬底；第一层，其包含位于所述衬底上方的第一存储器单元串；第二层，其包含第二存储器单元串及位于所述第一层上方；第一数据线，其位于所述第一及第二层之间及耦合到所述第一存储器单元串；第二数据线，其位于所述第二层上方及耦合到所述第二存储器单元串；及第一及第二电路系统。所述第一及第二数据线在从所述衬底的第一部分到所述衬底的第二部分的方向上延伸。所述第一缓冲器电路系统位于在所述第一层的所述第一存储器单元串下方的所述衬底的所述第一部分中，及耦合到所述第一数据线。所述第二缓冲器电路系统位于在所述第一层的所述第一存储器单元串下方的所述衬底的所述第二部分中，及耦合到所述第二数据线。

Description

包含阵列下缓冲器电路系统的多层存储器装置
技术领域
本文所描述的实施例大体上包含存储器装置，且更确切地说，涉及具有多层存储器单元的存储器装置。
背景技术
存储器装置广泛地用于计算机及许多电子物品中以存储信息。存储器装置具有多个存储器单元。存储器装置执行写入操作以将信息存储在存储器单元中，执行读取操作以读取所存储的信息，及执行擦除操作以从存储器装置中的一些或全部存储器单元擦除信息(例如，过时的信息)。存储器装置中的存储器单元通常按块组织。存储器装置具有用于在存储器操作(例如，读取、写入或擦除操作)期间存取块的存取线，及用于携载将存储于块中或从块读取的信息(例如，采用信号的形式)的数据线。存储器装置还具有用于将信号提供到块的电路元件的驱动器电路，及用于保存从块的存储器单元接收或将存储于块的存储器单元中的信息的缓冲器电路系统。在一些常规存储器装置中，块形成于单层中。装置性能、装置大小或两者通常是存储装置的改进考虑因素的候选者。然而，如下文更详细地描述，将此类改进并入一些常规存储器装置(例如，单层存储器装置)中可能会带来挑战。
发明内容
在一个方面中，本公开涉及一种设备，包括：衬底；第一层，其位于所述衬底上方，所述第一层包含第一存储器单元串；第二层，其位于所述第一层上方，所述第二层包含第二存储器单元串；第一数据线，其位于所述第一及第二层之间及耦合到所述第一存储器单元串；第二数据线，其位于所述第二层上方及耦合到所述第二存储器单元串，所述第二数据线与所述第一数据线电气分离，所述第一及第二数据线在从所述衬底的第一部分到所述衬底的第二部分的方向上延伸；第一缓冲器电路系统，其位于在所述第一层的所述第一存储器单元串下方的所述衬底的所述第一部分中，及耦合到所述第一数据线；及第二缓冲器电路系统，其位于在所述第一层的所述第一存储器单元串下方的所述衬底的所述第二部分中，及耦合到所述第二数据线。
在另一方面中，本公开涉及一种设备，包括：衬底；存储器单元块的第一部分，其包含位于所述衬底上方的第一存储器单元串；所述存储器单元块的第二部分，其位于存储器单元块的所述第一部分上方，所述存储器单元块的所述第二部分包含第二存储器单元串；第一数据线，其位于所述存储器单元块的所述第一及第二部分之间；第一选择晶体管，所述第一选择晶体管中的每一个位于所述第一数据线中的相应数据线与所述第一存储器单元串中的相应存储器单元串之间；第二数据线，其位于所述存储器单元块的所述第二部分上方；第二选择晶体管，所述第二选择晶体管中的每一个位于所述第二数据线中的相应数据线与所述第二存储器单元串中的相应存储器单元串之间；及选择线，所述选择线中的每一个耦合到所述第一选择晶体管中的相应选择晶体管及所述第二选择晶体管中的相应选择晶体管。
在另一方面中，本公开涉及一种设备，包括：衬底；第一层，其位于所述衬底上方，所述第一层包含第一存储器单元串；第二层，其位于所述第一层上方，所述第二层包含第二存储器单元串；第一数据线，其位于所述第一及第二层之间及耦合到所述第一存储器单元串；第二数据线，其位于所述第二层上方及耦合到所述第二存储器单元串，所述第一及第二数据线在从所述第一层的第一侧到所述第一层的第二侧的方向上延伸；存储器单元块，所述存储器单元块中的每一个包含第一部分及第二部分，所述第一部分包含所述第一存储器单元串中的相应部分，所述第二部分包含所述第二存储器单元串中的相应部分；第一导电路径，其位于所述第一层的所述第一侧上及耦合到所述第一数据线，所述第一导电路径在垂直于所述衬底的方向上延伸；第一缓冲器电路系统，其位于所述衬底的第一部分中及耦合到所述第一导电路径；第二导电路径，其位于所述第一层的所述第二侧上及耦合到所述第二数据线，所述第二导电路径在垂直于所述衬底的方向上延伸；第二缓冲器电路系统，其位于所述衬底的第二部分中及耦合到所述第二导电路径；及驱动器电路，其位于与所述衬底的所述第一及第二部分中的每一个相邻的所述衬底的第三部分中，所述驱动器电路中的每一个耦合到所述存储器单元块中的相应存储器单元块。
在另一方面中，本公开涉及一种操作存储器装置的方法，所述方法包括：在所述存储器装置的存储器操作期间存取所述存储器装置的存储器单元块的第一部分中的第一存储器单元串中的第一存储器单元，所述存储器单元块的所述第一部分位于所述存储器装置的衬底上方；在所述存储器操作期间存取所述存储器单元块的第二部分中的第二存储器单元串中的第二存储器单元，所述存储器单元块的所述第二部分位于所述存储器单元块的所述第一部分上方；在所述存储器操作期间接通耦合在所述第一存储器单元串与第一数据线之间的第一选择晶体管，所述第一数据线位于所述存储器单元块的所述第一部分上方；及在所述存储器操作期间接通耦合在所述第二存储器单元串与第二数据线之间的第二选择晶体管，所述第二数据线位于所述存储器单元块的所述第二部分上方，及所述第一选择晶体管中的每一个耦合到所述第二选择晶体管中的相应选择晶体管。
附图说明
图1展示根据本文中描述的一些实施例的呈存储器装置形式的设备的框图。
图2展示根据本文中描述的一些实施例的包含存储器单元块中的存储器单元层的存储器装置的部分的示意图。
图3展示根据本文中描述的一些实施例的包含存储器装置的驱动器电路及耦合到驱动器电路的相关联导线的细节的图2的存储器装置的部分的示意图。
图4展示根据本文中描述的一些实施例的包含存储器装置中的一些存储器单元块的图2的存储器装置的结构的透视图。
图5展示根据本文中描述的一些实施例的包含存储器装置的两个存储器单元块的图4的存储器装置的部分的侧视图(例如，截面图)。
图6展示根据本文中描述的一些实施例的包含存储器装置的驱动器电路及页缓冲器电路的位置的图2到图6的存储器装置的另一透视图。
图7展示根据本文中描述的一些实施例的包含存储器装置中的存储器单元块的支柱及存储器单元的更多细节的图2到图6的存储器装置的部分的结构的侧视图。
具体实施方式
本文中描述的技术包含具有多层存储器单元的存储器装置。存储器装置包含用于存储器装置层中的相应层的单独页缓冲器电路系统。存储器装置的页缓冲器电路系统可位于存储器装置的存储器阵列下方。存储器装置的存储器单元按块组织。每个块包含来自不同层的部分。存储器装置包含用于不同块的不同驱动器电路。存储器装置包含用于不同层的不同数据线(例如，位线)。一个层的数据线与另一层的数据线电气分离。存储器装置包含用于不同块的存取线(例如，字线)的不同集合。相同块的部分可共享存取线的相同集合。下文参考图1到图7详细地描述存储器装置的其它结构、操作，以及改进及优势。
图1展示根据本文中描述的一些实施例的呈存储器装置100形式的设备的框图。存储器装置100可包含装置部分101，所述装置部分包含具有层(存储器单元层)1150及1151的存储器阵列(或多个存储器阵列)。在存储器装置100的物理结构中，可在存储器装置100的衬底(例如，半导体衬底)上方竖直地(例如，彼此堆叠)形成层1150及1151。举例来说，层1150可形成于衬底上方，及层1151可形成于层1150上方。在此实例中，层1151可为顶层，及层1150可为相对于衬底位置的底层。
如图1中所示，层1150及1151中的每一个可包含存储器单元串130。存储器单元串130中的每一个可包含彼此串联耦合的存储器单元102。在存储器装置100的物理结构中，每一个存储器单元串130中的存储器单元102可在存储器装置100的衬底上方形成于不同层级中(例如，在存储器装置100的衬底上方竖直地形成)。
存储器单元串130可组织成块(存储器单元块)190及191。块190及191中的每一个可包含层(例如，底层)1150的部分及层(例如，顶层)1151的部分，使得块190及191中的每一个可包含来自层1150的一些存储器单元串130及来自层1151的一些存储器单元串130。
图1展示举例来说具有两个层1150及1151及两个块190及191的存储器装置100。存储器装置100可具有多于两个存储器单元层及多于两个存储器单元块。
如图1中所示，存储器装置100可包含存取线150(其可包含字线)。存取线150可携载信号(例如，字线信号)WL0到WLm。存储器装置100可使用存取线150来存取存储器单元102。
存储器装置100可包含数据线(例如，顶部数据线)170T及数据线(例如，底部数据线)170B。数据线170T可包含层1150的本地位线。数据线170B可包含层1151的本地位线。数据线170T与数据线170B电气分离。数据线170T可携载信号(例如，位线信号)BL0到BLi。数据线170B可携载信号(例如，位线信号)BL0到BLj。数据线170B的数目(数量)可等于数据线170T的数目(数量)。举例来说，存储器装置100可包含2X条数据线170T及2X条数据线170B(其中X是大于零的整数)。作为实例，X可为16，因此存在65,536条数据线170T，及存在65,536条数据线170B。
如图1中所示，块190及191中的每一个的不同部分(例如，顶部部分及底部部分)的存储器单元串130可耦合到相应数据线170T及170B。举例来说，层1151中的块190的部分(例如，顶部部分)的存储器单元串130可耦合到数据线170T，及层1150中的块190的部分(例如，底部部分)的存储器单元串130可耦合到数据线170B。类似地，层1151中的块191的部分(例如，顶部部分)的存储器单元串130可耦合到数据线170T，及层1150中的块191的部分(例如，底部部分)的存储器单元串130可耦合到数据线170B。因此，数据线170T可由块190及191的相应部分(例如，顶部部分)共享。数据线170B可由块190及191的相应部分(例如，底部部分)共享。
存储器装置100可包含地址寄存器107以接收线(例如，地址线)103上的地址信息(例如，地址信号)ADDR。存储器装置100可包含可对来自地址寄存器107的地址信息进行解码的行存取电路系统108及列存取电路系统109。基于解码后地址信息，存储器装置100可确定在存储器操作期间选择存取存储器装置100的块(例如，块190及191)中的哪个块，及在存储器操作期间存取选定块中的哪些存储器单元(例如，存储器单元102中的哪些)。
存储器装置100可包含控制单元118，其可经配置以基于线104上的控制信号控制存储器装置100的存储器操作。线104上的控制信号的实例包含一或多个时钟信号及其它信号(例如，芯片启用信号CE#、写入启用信号WE#)，以指示存储器装置100可执行哪一操作(例如，读取、写入或擦除操作)。
存储器装置100可执行读取操作，以从存储器装置100的块(例如，块190及191)中的选定块的选定存储器单元串130中的存储器单元102读取(例如，感测)信息(例如，先前存储的信息)。存储器装置100可执行写入(例如，编程)操作以将信息存储(例如，编程)在存储器装置100的块(例如，块190及191)中的选定块的选定存储器单元串130中的存储器单元102中。存储器装置100还可执行擦除操作以擦除来自块190及191的一些或全部存储器单元102的信息。控制单元118可用硬件、固件、软件，或可经配置以允许存储器装置100执行本文中描述的操作(例如，读取、写入及擦除操作)的硬件、固件及软件的任何组合实施(例如，可包含硬件、固件、软件，或其任何组合)。
在读取操作中，存储器装置100可使用数据线170B以从选定块(例如，块190及191中的一个)的层1150中的部分(例如，底部部分)的选定存储器单元串130读取信息(例如，数据)，及使用数据线170T以从选定块(例如，块190及191中的一个)的层1151中的部分(例如，顶部部分)的选定存储器单元串130读取信息(例如，数据)。可将来自选定块的相应层1150及1151中的部分(顶部部分及底部部分)的选定存储器单元串130的信息并行地(例如，同时地)提供到数据线170B及170T。
在写入操作中，将存储于选定块(例如，块190及191中的一个)的层1150中的部分(例如，底部部分)的选定存储器单元串130中的信息(例如，数据)可基于数据线170B上的信息(例如，采用信号的形式)，并且将存储于选定块(例如，块190及191中的一个)的层1151中的部分(例如，顶部部分)的选定存储器单元串130中的信息(例如，数据)可基于数据线170T上的信息(例如，采用信号的形式)。可将信息并行地(例如，同时地)存储于选定块的相应层1150及1151中的部分(顶部部分及底部部分)的选定存储器单元串130中。
存储器装置100可包含缓冲器电路系统(例如，左缓冲器电路系统)120L及缓冲器电路系统(例如，右缓冲器电路系统)120R。缓冲器电路系统120L可耦合到数据线170B。缓冲器电路系统120R可耦合到数据线170T。缓冲器电路系统120L及120R中的每一个可包含组件，例如，感测放大器及页缓冲器电路(例如，数据锁存器)。
缓冲器电路系统120L可经配置以确定(例如，通过感测)及存储(例如，暂时地存储)从层1150中的选定块(例如，块190及191中的一个)的部分(例如，底部部分)的选定存储器单元串130读取的信息的值。缓冲器电路系统120L可存储(例如，暂时地存储)将存储于块190及191的层1151中的部分(例如，顶部部分)中的信息(例如，在写入操作期间的写入数据)。
类似地，缓冲器电路系统120R可经配置以确定(例如，通过感测)及存储(例如，暂时地存储)从层1151中的选定块(例如，块190及191中的一个)的部分(例如，顶部部分)的选定存储器单元串130读取的信息的值。缓冲器电路系统120R可存储(例如，暂时地存储)将存储于块190及191的部分(例如，顶部部分)中的信息(例如，在写入操作期间的写入数据)。
存储器装置100可包含可在读取及写入操作期间对来自列存取电路109的信号SEL_0到SEL_k作出响应的输入/输出(I/O)电路系统117。在读取操作期间，缓冲器电路系统120L及120R可分别通过线(例如，内部总线)175L及线(例如，内部总线)175R将从选定块(例如，块190及191中的一个)读取的信息提供(例如，传递)到I/O电路系统117。在写入操作期间，I/O电路系统117可将信息(将存储于选定块中)选择性地提供到缓冲器电路系统120L及120R。
存储器装置100可包含线(例如，I/O线)105。线105上的信号DQ0到DQN可表示从层1150及1151的存储器单元102读取或存储于层1150及1151的存储器单元102中的信息。线105可包含存储器装置100内的节点或存储器装置100的封装上的引脚(或焊球)。在存储器装置100外部的其它装置(例如，存储器控制器或处理器)可通过线103、104及105与存储器装置100通信。
存储器装置100可接收供电电压，包含供电电压Vcc及Vss。供电电压Vss可在地面电位(例如，具有大约零伏特的值)下操作。供电电压Vcc可包含从例如电池的外部电源或交流电到直流电(AC-DC)转换器电路系统供应到存储器装置100的外部电压。
存储器单元102中的每一个可经编程以存储表示位的一小部分的值、单个位的值或多个位(例如两个、三个、四个或另一位数)的值的信息。举例来说，存储器单元102中的每一个可经编程以存储表示单个位的二进制值“0”或“1”的信息。每单元单个位有时称为单层级单元。在另一实例中，存储器单元102中的每一个可经编程以存储表示多个位的值的信息，例如，两个位的四个可能值“00”、“01”、“10”及“11”中的一个、三个位的八个可能值“000”、“001”、“010”、“011”、“100”、“101”、“110”及“111”中的一个或另一数目的多个位的其它值中的一个。具有存储多个位的能力的单元有时称为多层级单元(或多状态单元)。
存储器装置100可包含非易失性存储器装置，且存储器单元102可包含非易失性存储器单元，使得存储器单元102可保留当电源(例如，电压Vcc、Vss或两者)从存储器装置100断开连接时存储于其上的信息。举例来说，存储器装置100可为闪存存储器装置，例如NAND闪存(例如，三维(3-D)、NAND)或NOR闪存存储器装置，或另一种存储器装置，例如可变电阻存储器装置(例如，相变存储器装置或电阻RAM(随机存取存储器)装置)。
本领域一般技术人员可认识到，存储器装置100可包含其它组件，其中若干未展示于图1中以免混淆本文中描述的实例实施例。存储器装置100的至少一部分可包含与下文参考图2到图7描述的存储器装置中的任一个相似或相同的结构及操作。
图2展示根据本文中描述的一些实施例的包含层(存储器单元层)2150及2151及块(存储器单元块)290的存储器装置200的部分的示意图。存储器装置200可对应于图1的存储器装置100。举例来说，层2150及2151可分别对应于图1的层1150及1151，并且块290可对应于图1的块190。在另一实例中，存储器装置200可包含可对应于图1的控制单元118的控制单元(未展示)。存储器装置200的控制单元可用固件、软件，或可经配置以允许存储器装置200执行本文中描述的操作(例如，读取、写入及擦除操作)的硬件、固件及软件的任何组合实施(例如，可包含固件、软件，或硬件、固件及软件的任何组合)。
图2展示方向(例如，维度)X、Y及Z，以指示在存储器装置200(图4到图7中所示)的物理结构中，层2150及2151可在Z方向上堆叠地位于(例如，形成于)衬底(例如，半导体衬底)上(例如，竖直地布置在衬底上方)。Z方向垂直于X方向及Y方向(垂直于X-Y平面)。
如图2中所示，块290可包含作为层2151的一部分(例如，顶部部分)2901及作为层2150的一部分的部分(例如，底部部分)2900。为简单起见，图2展示存储器装置200的一个块(例如，块290)的示意图。然而，存储器装置200还可包含从图2省略的额外块。举例来说，图4(下文描述)展示包含块(四个块)290、291、292及293的存储器装置200的结构。存储器装置200的其它块(例如，图4中的块291、292及293)可包含类似于图2中示意性地展示的块290的存储器元件的元件。
存储器装置200可包含可携载对应信号(例如，字线信号)WL0、WL1、WL2及WL3的存取线(一组存取线)250、251、252及253。存取线250、251、252及253中的每一个可构造为导线。存取线250、251、252及253可包含存储器装置200的字线。存储器装置200可使用同一组存取线(例如，存取线250、251、252及253)存取(例如，并行地)块290的存取部分2900及2901。
如图2中所示，层2150可包含在块290的部分2900中的控制栅极(例如，存储器单元控制栅极)2400、2410、2420及2430。控制栅极2400、2410、2420及2430可分别耦合到存取线250、251、252及253(或可为其一部分)。层2151可包含在块290的部分2901中的控制栅极(例如，存储器单元控制栅极)2401、2411、2421及2431。控制栅极2401、2411、2421及2431可分别耦合到存取线250、251、252及253(或可为其一部分)。
块290的部分2900及2901可共享相同存取线(例如，存取线250、251、252及253)，使得在层2150及2151中具有相同的相对位置的部分2900及2901的控制栅极可共享相同存取(例如，可耦合到相同存取线)以接收相同信号(例如，相同字线信号)。举例来说，如图2中所示，控制栅极2400及2401可耦合到相同存取线(例如，存取线250)以接收相同信号(例如，信号WL0)。控制栅极2410及2411可耦合到相同存取线(例如，存取线251)以接收相同信号(例如，信号WL1)。控制栅极2420及2421可耦合到相同存取线(例如，存取线252)以接收相同信号(例如，信号WL2)。控制栅极2430及2431可耦合到相同存取线(例如，存取线253)以接收相同信号(例如，信号WL3)。
如图2中所示，层2150可包含分别携载信号(例如，位线信号)BL00、BL10及BL20的数据线2700、2710及2720。数据线2700、2710及2720中的每一个可构造为可包含层2150的位线(例如，本地位线)的导线。数据线2700、2710及2720中的每一个可具有在X方向上延伸的长度。因此，Y方向可垂直于每条数据线2700、2710及2720的长度。
层2151可包含分别携载信号(例如，位线信号)BL01、BL11及BL21的数据线2701、2711及2721。数据线2701、2711及2721中的每一个可构造为可包含层2151的位线(例如，本地位线)的导线。数据线2701、2711及2721中的每一个可具有在X方向上延伸的长度。因此，Y方向可垂直于每条数据线2701、2711及2721的长度。
图2展示举例来说包含三条数据线、四个控制栅极及四条存取线的层2150及2151中的每一个。存储器装置200的数据线、控制栅极及存取线的数目可改变。
如上文所提及，图2省略存储器装置200的其它块(例如，图4中所示的块291、292及293)。然而，存储器装置200的其它块(例如，图4中所示的块291、292及293)中的每一个的部分(例如，底部部分)可与块290的部分2900共享数据线2700、2710及2720(例如，可耦合到所述数据线)。存储器装置200的其它块(例如，图4中所示的块291、292及293)中的每一个的部分(例如，顶部部分)可与块290的部分2901共享数据线2701、2711及2721(例如，可耦合到所述数据线)。
如图2中所示，层2150的数据线2700、2710及2720与层2151的数据线2701、2711及2721分离且不耦合到(例如，不电气连接到)层2151的数据线2701、2711及2721。因此，在块290上执行的读取操作期间，存储器装置200使用数据线2700、2710及2720携载从块290的部分2900中的存储器单元读取的信息，及使用数据线2701、2711及2721携载从块290的部分2901中的存储器单元读取的信息。因此，数据线2700、2701、2710、2711、2720及2721可并行地(例如，同时地)携载从块290的相应部分2900及2901读取的信息。在块290上执行的写入操作中，将并行地存储于块290的部分2900及2901中的信息可基于在相应数据线2700、2701、2710、2711、2720及2721上的信息。
如图2中所示，层2150及2151具有类似元件。因此，为简单起见，层2150与2151之间的类似元件给定相同指定标签(例如，附图标记)。以下描述集中于块290的部分(例如，底部部分)2900的细节。块290的部分(例如，顶部部分)2901的元件可具有类似描述(为简单起见，在下文不详细描述)。
如图2中所示，块290的部分2900包含存储器单元210、211、212及213；选择晶体管(例如，源极选择晶体管)261、262及263；及选择晶体管(例如，漏极选择晶体管)264、265及266。存储器单元210、211、212及213可布置在存储器单元串，例如，存储器单元串231到239中。层2150可包含可携载信号SRC0(例如，源极线信号)的线2990。线2990可构造为可形成存储器装置200的层2150的源极(例如，源极线或替代地源极板)的一部分的导电区域(例如，导线或替代地导电板)。
块290(位于层2150中)的部分2900的存储器单元串231到239中的每一个可通过选择晶体管264、265及266中的一个耦合到数据线2700、2710及2720中的一个。块290的部分2900的存储器单元串231到239中的每一个还可通过选择晶体管261、262及263中的一个耦合到线2990。举例来说，存储器单元串231可通过选择晶体管264(在存储器单元串231的正上方)耦合到数据线2700，及通过选择晶体管261(在存储器单元串231的正下方)耦合到线2990。在另一实例中，存储器单元串232可通过选择晶体管265(在存储器单元串232的正上方)耦合到数据线2700，及通过晶体管262(在存储器单元串232的正下方)耦合到线2990。图2展示九个存储器单元串231到239及每个存储器单元串中的四个存储器单元210、211、212及213的实例。然而，存储器单元串的数目及在块290的部分2900的每个存储器单元串中的存储器单元的数目可改变。
如图2中所示，不同存储器单元串(例如，存储器单元串231到239)中的一些存储器单元(例如，存储器单元213)可由相同控制栅极(例如，控制栅极2430)控制且可耦合到相同存取线(例如，存取线253)。这些存储器单元串(例如，存储器单元串231到239)中的一些其它存储器单元(例如，存储器单元212)可由另一控制栅极(例如，控制栅极2420)控制。控制栅极2400、2410、2420及2430中的每一个可构造为单个导电板(图4到图7中所示)。在存储器装置200的块290上执行的存储器操作期间，控制栅极2400、2410、2420及2430可接收相应信号WL0、WL1、WL2及WL3(通过相应存取线250、251、252及253)，以存取块290的部分2900的存储器单元串231到239中的选定存储器单元串的存储器单元210、211、212及213。
如图2中所示，块290的部分2900的选择晶体管261、262、及263可耦合到选择线(例如，源极选择线)280，且可由相同信号，例如施加到选择线280的SGS信号(例如，源极选择栅极信号)控制(例如，接通或断开)。在块290上执行的存储器操作(例如，读取或写入操作)期间，可接通选择晶体管261、262及263(例如，通过激活SGS信号)，以将块290的部分2900的存储器单元串231到239耦合到线2990。可断开块290的部分2900的选择晶体管261、262及263(例如，通过解除激活SGS信号)，以将块290的部分2900的存储器单元串231到239从线2990解耦。
块290的部分2900的选择晶体管264、265及266可分别耦合到选择线(例如，漏极选择线)284、285及286，且可由对应信号SGD0、SGD1及SGD2(例如，漏极选择栅极信号)控制(例如，接通或断开)。在存储器操作(例如，读取或写入操作)期间，可选择性地接通选择晶体管264、265及266(例如，通过选择性地激活信号SGD0、SGD1及SGD2)，以将块290的部分2900的存储器单元串选择性地耦合到其相应数据线2700、2710及2720。可选择性地断开块290的部分2900的选择晶体管264、265及266(例如，通过选择性地解除激活信号SGD0、SGD1及SGD2)，以将块290的部分2900的存储器单元串从其相应数据线2700、2710及2720选择性地解耦。
在存储器操作(例如，读取或写入操作)期间，可一次激活信号SGD0、SGD1及SGD2中的仅一个(例如，可依序激活信号)。举例来说，在用于从存储器单元串231、234及237读取(例如，感测)信息的读取操作期间，可激活信号SGD0以接通块290的部分2900的晶体管264，且分别将块290的部分2900的存储器单元串231、234及237耦合到数据线2700、2710及2720。在此实例中，可解除激活信号SGD1及SGD2(同时激活信号SGD0)，以将块290的部分2900的存储器单元串232、235、238、233、236及239从数据线2700、2710及2720解耦。在另一实例中，在用于从存储器单元串232、235及238读取信息的读取操作期间，可激活信号SGD1以接通块290的部分2900的晶体管265，且分别将块290的部分2900的存储器单元串232、235及238耦合到数据线2700、2710及2720。在此实例中，可解除激活信号SGD0及SGD2(同时激活信号SGD1)，以将块290的部分2900的存储器单元串231、234、237、233、236及239从数据线2700、2710及2720解耦。
如上文所提及，层2151中的块290的部分2901包含与层2150中的块290的部分2900的元件类似的元件。举例来说，如图2中所示，层2151中的块290的部分2901可包含存储器单元串231到239；选择晶体管(例如，源极选择晶体管)261、262及263；选择晶体管(例如，漏极选择晶体管)264、265及266；选择线(例如，源极选择线)280及对应信号SGS(例如，源极选择栅极信号)；线2991(例如，源极线、源极区或源极板)及对应信号(例如，源极线信号)SRC1；选择线(例如，漏极选择线)284、285及286及对应信号(例如，漏极选择栅极信号)SGD0、SGD1及SGD2。
块290的部分2900及2901可共享相同选择线(例如，源极选择线280及漏极选择线284、285及286)。举例来说，图2在块290的部分2900及2901两者中展示用于选择线(例如，漏极选择线)284、285及286，及用于信号SGD0、SDG1及SDG2的相同标签，以指示部分2900及2901可共享选择线284、285及286及信号SGD0、SDG1及SDG2。在另一实例中，图2在块290的部分2900及2901两者中展示用于选择线(例如，源极选择线)280及用于信号SGS的相同标签，以指示部分2900及2901可共享选择线280及信号SGS。
因此，部分2900的选择线284、285及286可分别耦合到部分2901的选择线284、285及286(例如，与其电气接触)。部分2900的选择线280可耦合到部分2901的选择线280(例如，与其电气接触)。为简单起见，图2分别省略部分2900的选择线284、285及286与部分2901的选择线284、285及286之间的连接(例如，连接线)，及省略部分2900的选择线280与部分2901的选择线280之间的连接。
由于块290的部分2900及2901可共享相同选择线(例如，源极选择线280及漏极选择线284、285及286)，因此部分2900及2901的选择晶体管(例如，源极选择晶体管)261、262及263可耦合到相同选择线(例如，源极选择线280)以接收相同信号(例如，信号SGS)。
类似地，部分2900及2901的选择晶体管(例如，漏极选择晶体管)264可耦合到相同选择线(例如，选择线284)以接收相同信号(例如，信号SGD0)。部分2900及2901的选择晶体管(例如，漏极选择晶体管)265可耦合到相同选择线(例如，漏极选择线285)以接收相同信号(例如，信号SGD1)。部分2900及2901的选择晶体管(例如，漏极选择晶体管)266可耦合到相同选择线(例如，漏极选择线286)以接收相同信号(例如，信号SGD2)。
如图2中所示，部分2900中的在X方向上的不同存储器单元串(例如，耦合到不同漏极选择线的存储器单元串)可共享数据线2700、2710及2720中的数据线。举例来说，在部分2900中，存储器单元串231、232及233可共享数据线2700。存储器单元串234、235及236可共享数据线2710。存储器单元串237、238及239可共享数据线2720。
然而，部分2900中的在Y方向上的相同组内的存储器单元串(例如，耦合到相同漏极选择线的存储器单元串)可不共享数据线(例如，可耦合到单独数据线)。举例来说，在部分2900中，存储器单元串231、234及237可分别耦合到数据线2700、2710及2720，使得存储器单元串231、234及237可不共享数据线2700、2710及2720。在另一实例中，在部分2900中，存储器单元串232、235及238可分别耦合到数据线2700、2710及2720，使得存储器单元串232、235及238可不共享数据线2700、2710及2720。
类似地，部分2901中的在X方向上的不同存储器单元串(例如，耦合到不同漏极选择线的存储器单元串)可共享数据线2701、2711及2721中的数据线。然而，部分2901中的在Y方向上的相同组内的存储器单元串(例如，耦合到相同漏极选择线的存储器单元串)可不共享数据线(例如，可耦合到单独数据线)。
如图2中所示，存储器装置200可包含驱动器电路(例如，串驱动器电路)240；缓冲器电路系统220R及220L；分别耦合到缓冲器电路系统220L及数据线2700、2710及2720(例如，直接耦合在其之间)的导电路径270'0、271'0及272'0；分别耦合到缓冲器电路系统220R及数据线2701、2711及2721(例如，直接耦合在其之间)的导电路径270'1、271'1及272'1；及输入/输出电路系统217。导电路径270'0、271'0及272'0分别可被视为数据线2700、2710及2720的一部分。导电路径270'1、271'1及272'1分别可被视为数据线2701、2711及2721的一部分。导电路径270'0、271'0、272'0、270'1、271'1及272'1中的每一个可具有在方向(例如，Z方向)上从层2150延伸到层2151(例如，在Z方向上竖直地延伸)的长度。
因此，如图2中所示，存储器装置200的层(例如，2150及2151)中的层不与存储器装置200的层中的另一层共享存储器装置200的数据线(例如，2700、2710、2720、2701、2711及2721)中的数据线(或多条数据线)。举例来说，层2150及2151不共享数据线2700、2710、2720、2701、2711及2721中的数据线(不共享一或多条数据线)，及不共享导电路径270'0、271'0、272'0、270'1、271'1及272'1中的导电路径(不共享一或多个导电路径)。
驱动器电路240可为可对应于图1的行存取电路系统108的存储器装置200的行存取电路系统的一部分。存储器装置200可包含用于存储器装置200的每个块的单独驱动器电路。因此，在存储器装置200中，驱动器电路(例如，串驱动器电路)的数目可等于存储器装置200的块的数目。举例来说，存储器装置200可包含1024个驱动器电路及1024个块。存储器装置200的驱动器电路中的每一个可由单独信号(例如，单独的块选择信号)控制(例如，可对其作出响应)。
如图2中所示，驱动器电路240可接收信号(例如，块选择信号)BLK_SEL。在存储器装置200的操作(例如，读取、写入或擦除操作)期间，驱动器电路240可操作以将电压施加到存取线250、251、252及253、选择线(例如，漏极选择线)284、285及286，及选择线(例如，源极选择线)280上的信号。存储器装置200的解码器(例如，包含在行存取电路系统中的解码器)可对地址信息进行解码，以确定在存储器装置200的操作期间将存取存储器装置200的块中的哪个块。当在存储器装置200的读取、写入或擦除操作期间选择块290时，存储器装置200的解码器电路可激活信号BLK_SEL。
缓冲器电路系统220L及220R可为存储器装置200的缓冲器电路系统的一部分，其可分别对应于图1的缓冲器电路系统120L及120R，及以分别与图1的缓冲器电路系统120L及120R类似(或相同)的方法操作。如图2中所示，缓冲器电路系统220L可包含分别耦合到数据线2700、2710及2720的缓冲器电路(例如，页缓冲器电路)220L.0、220L.1及220L.2。缓冲器电路220L.0、220L.1及220L.2中的每一个可包含感测放大器，用于感测相应数据线(数据线2700、2710及2720中)上的信息(例如，采用信号的形式)；及数据锁存器，用于存储(例如，暂时地存储)由相应数据线携载的信息的一个位(或多个位)。举例来说，图2展示三个缓冲器电路220L.0、220L.1，及220L.2。然而，缓冲器电路系统220L中的缓冲器电路的数目可等于层2150中的数据线的数目。举例来说，如果层2150中的数据线数目是65,536，则缓冲器电路系统220L中的缓冲器电路的数目也可为65，536。
类似地，缓冲器电路系统220R可包含分别耦合到数据线2701、2711及2721的缓冲器电路(例如，页缓冲器电路)220R.0、220R.1，及220R.2。缓冲器电路220R.0、220R.1及220R.2中的每一个可包含感测放大器，用于感测相应数据线(数据线2701、2711及2721中)上的信息(例如，采用信号的形式)；及数据锁存器，用于存储(例如，暂时地存储)由相应数据线携载的信息的一个位(或多个位)。举例来说，图2展示三个缓冲器电路220R.0、220R.1，及220R.2。然而，缓冲器电路系统220R中的缓冲器电路的数目可等于层2151中的数据线的数目。举例来说，如果层2151中的数据线的数目是65,536，则缓冲器电路系统220R中的缓冲器电路的数目也可为65，536。缓冲器电路系统220R中的缓冲器电路的数目可等于缓冲器电路系统220L中的缓冲器电路的数目。
在读取操作期间，可分别通过数据线170B及170T将来自块290的部分2900及2901的选定存储器单元串130的信息分别并行地提供到缓冲器电路系统220L及220R。举例来说，可将在读取操作期间来自数据线2700、2710及2720的信息分别并行地(例如，同时地)提供到缓冲器电路220L.0、220L.1，及220L.2。可将来自数据线2701、2711及2721的信息分别并行地(例如，同时地)提供到缓冲器电路220R.0、220R.1及220R.2，而将来自数据线2700、2710及2720的信息分别并行地提供到缓冲器电路220L.0、220L.1，及220L.2。
在写入操作期间，可将信息并行地(例如，同时地)存储于块290的部分2900及2901中。将存储于部分2900中的信息可基于缓冲器电路系统220L中的信息。将存储于部分2901中的信息可基于缓冲器电路系统220R中的信息。
存储器装置200的输入/输出(I/O)电路系统217可对应于图1的输入/输出电路系统117，及以与图1的输入/输出电路系统117类似(或相同)的方法操作。举例来说，在存储器装置200的读取操作期间，I/O电路系统217可从缓冲器电路系统120L及120R选择性地接收信息(例如，从块290读取的信息)。在写入操作期间，I/O电路系统217可将信息(将存储于块290中的信息)选择性地提供到缓冲器电路系统120L及120R。在读取操作期间，缓冲器电路系统220L及220R可将从块290读取的信息提供(例如，传递)到I/O电路系统217。在写入操作期间，I/O电路系统217可将信息(将存储于选定块中)选择性地提供到缓冲器电路系统220L及220R。
存储器装置200可经配置成使得可通过多个不同方法中的一个将在读取操作期间来自缓冲器电路系统220L及220R的信息提供到I/O电路系统217。在存储器装置200的实例配置中，在可将来自缓冲器电路系统220L的信息的位传递到I/O电路系统217之前，可将在读取操作期间来自缓冲器电路系统220R的信息的位传递到I/O电路系统217。在此实例配置中，可一次将B个位从缓冲器电路系统220R传递到I/O电路系统217(例如，使用I/O电路系统217中或缓冲器电路系统220R中的多路复用器)，直到将来自缓冲器电路系统220R的信息的所有位传递到I/O电路系统217。B是大于一(例如，B＝8、16、32或另一数目)且小于缓冲器电路系统220L及220R中的每一个中的缓冲器电路数目的整数。B可为I/O电路系统217与缓冲器电路系统220R及220L中的每一个之间的内部总线(例如，B位宽总线)的带宽。在此实例配置中，在将来自缓冲器电路系统220R的信息的所有位传递到I/O电路系统217之后，可将在读取操作期间来自缓冲器电路系统220L的信息的位传递到I/O电路系统217。举例来说，可一次将B个位从缓冲器电路系统220L传递到I/O电路系统217(例如，使用I/O电路系统217中或缓冲器电路系统220L中的多路复用器)，直到将来自缓冲器电路系统220L的信息的所有位传递到I/O电路系统217。
在存储器装置200的另一实例配置中，在可将来自缓冲器电路系统220R的信息的位传递到I/O电路系统217之前，可将在读取操作期间来自缓冲器电路系统220L的信息的位传递到I/O电路系统217。在此实例配置中，可一次将B个位从缓冲器电路系统220L传递到I/O电路系统217(例如，使用I/O电路系统217中或缓冲器电路系统220R中的多路复用器)，直到将来自缓冲器电路系统220L的信息的所有位传递到I/O电路系统217。在此实例配置中，在将来自缓冲器电路系统220L的信息的所有位传递到I/O电路系统217之后，可将在读取操作期间来自缓冲器电路系统220R的信息的位传递到I/O电路系统217。举例来说，可一次将B个位从缓冲器电路系统220R传递到I/O电路系统217，直到将来自缓冲器电路系统220R的信息的所有位传递到I/O电路系统217。
在另一实例配置中，可将在读取操作期间来自缓冲器电路系统220L及220R的信息的位交替地传递(例如，以交错方式传递)到I/O电路系统217。举例来说，可将来自缓冲器电路系统220R的S位(或S个位)传递到I/O电路系统217，然后可将来自缓冲器电路系统220L的S位(或S个位)传递到I/O电路系统217，其中S是等于或大于一的整数。在此实例中，可一次将来自缓冲器电路系统220L及220R中的每一个的S位(或S个位)交替地传递到I/O电路系统217，直到将来自缓冲器电路系统220L及220R的信息的所有位传递到I/O电路系统217。在此实例配置中，可将来自缓冲器电路系统220L或缓冲器电路系统220R的S位(或S个位)选择为将传递到I/O电路系统217的第一位(或多个位)。
存储器装置200可经配置成使得可通过多个不同方法中的一个将在写入操作中存储于块290中的信息提供到缓冲器电路系统220L及220R。举例来说，存储器装置200可经配置以具有上述用于读取操作的实例配置中的任一个，但方式相反。
作为实例，可一次以B个位将在写入操作期间存储于块290的部分2901中的信息从I/O电路系统217传递到缓冲器电路系统220R。可一次以B个位将在写入操作期间存储于块290的部分2900中的信息从I/O电路系统217传递到缓冲器电路系统220L。在此实例中，在将存储于块290的部分2901中的信息从I/O电路系统217传递到缓冲器电路系统220R之后，可将存储于块290的部分2900中的信息从I/O电路系统217传递到缓冲器电路系统220L。或者，在将存储于块290的部分2900中的信息从I/O电路系统217传递到缓冲器电路系统220L之后，可将存储于块290的部分2901中的信息从I/O电路系统217传递到缓冲器电路系统220R。
在另一实例中，可将在写入操作期间存储于块290中信息从I/O电路系统217交替地传递(例如，以交错方式传递)到缓冲器电路系统220L及220R。举例来说，可将存储于块的部分2901中的信息的位中的S位(或S个位)从I/O电路系统217传递到缓冲器电路系统220R，及可将存储于块290的部分2900中的信息的位中的S位(或S个位)从I/O电路系统217以交错方式传递到缓冲器电路系统220L。在此实例中，I/O电路系统217可经配置以将S位(或S个位)作为第一位(或多个位)传递到缓冲器电路系统220L或缓冲器电路系统220R。
本文中描述的存储器装置(例如，存储器装置200)的存储器单元块(例如，块290)是存储器单元组(例如，块290的存储器单元210、211、212及213)，其中可选择存储器单元组中的少于全部存储器单元(或替代地全部存储器单元)以将信息存储在选定存储器单元中(例如，在写入操作中)或从选定存储器单元读取信息(例如，在读取操作中)。然而，在擦除操作中，即使存储器单元组中的一些存储器单元可用于存储信息(例如，存储器单元组中的一些存储器单元在擦除操作之前不具有所存储信息)，也选择(例如，自动地选择)存储器单元组(例如，块290的存储器单元210、211、212及213)中的全部存储器单元。此外，本文中描述的存储器装置(例如，存储器装置200)的存储器单元块(例如，块290)是可具有相同块地址的存储器单元组(例如，块290的存储器单元210、211、212及213)。
在存储器操作(例如，读取操作)中，存储器装置200可操作以并行地(同时地)建立数据线2700、2710及2720与缓冲器电路系统220L之间的电路路径(例如，电流路径)(例如，通过相应导电路径270'0、271'0及272'0)，及并行地建立数据线2701、2711及2721与缓冲器电路系统220R之间的电路路径(例如，电流路径)(例如，通过相应导电路径270'1、271'1及272'1)。因此，可并行地建立数据线2700、2710及2720与缓冲器电路系统220L之间的电路路径，及数据线2701、2711及2721与缓冲器电路系统220R之间的电路路径。
在存储器装置200的实例操作中，可并行地选择(例如，同时选择)部分2900及2901，以在部分2900及2901的存储器单元210、211、212及213上操作。在此实例中，存储器装置200可存取及存储部分2900及2901中的每一个的选定存储器单元中的信息(例如，如果操作是写入操作)，从部分2900及2901中的每一个的选定存储器单元读取信息(例如，如果操作是读取操作)，或从部分2900及2901中的每一个的选定存储器单元(例如，或从所有存储器单元)擦除信息(如果操作是擦除操作)。
因此，如上所述，存储器装置200可包含用于不同层的单独数据线(例如，用于层2150的数据线2700、2710及2720，及用于层2151的数据线2701、2711及2721)、用于块290的不同部分(例如，部分2900及2901)的相同驱动器电路(例如，驱动器电路240)，及用于不同数据线2700、2710及2720，及数据线2701、2711及2721的单独(例如，专用)缓冲器电路系统(例如，220L及220R)。
如上所述的存储器装置200的元件及操作可允许其比一些常规存储器装置具有改进。举例来说，与一些常规存储器装置(例如，不具有多层存储器单元的常规存储器装置)相比，对于给定存储器存储容量，存储器装置200可具有较少(例如，少50％)驱动器电路。较少驱动器电路可允许存储器装置200具有比一些常规存储器装置相对较小的装置大小(例如，芯片大小)。在另一实例中，对于给定存储器存储容量，存储器装置200的多层结构允许其具有比一些常规存储器装置相对较短的控制栅极(例如，控制栅极2400、2410、2420及2430)。这可导致存储器装置200的存储器操作的至少一部分改进(例如，在读取或写入操作中的较短存取时间)。在另一实例中，存储器装置200的每一块(例如，块290)的多层结构中的不同部分的相应漏极选择线(例如，图2中的漏极选择线284、285及286)彼此电耦合。因此，与一些常规存储器装置相比，可在存储器装置200的存储器操作(例如，读取或写入操作)中存取相对较大的存储器单元(例如，较大页大小)。在另外的实例中，在Y方向上的每个存储器单元串(例如，图2的部分2901中的存储器单元串231、234及237)耦合到单独的数据线(例如，数据线2701、2711及2721中的一个)。与一些常规存储器装置相比，这可允许存储器装置200提供存储器装置200的存储器单元块中的存储器单元串中的最佳(例如，最大)存取单元(例如，页大小)。
图3展示根据本文中描述的一些实施例的包含驱动器电路240及耦合到驱动器电路240的相关联导线的细节的图2的存储器装置200的部分的示意图。图3还展示包含存储器单元串231、232及233及相关联电连接的存储器装置200的部分。存储器装置200的其它存储器单元串(图2中所示)可具有类似电连接。此外，存储器装置200的存储器单元串(图2中所示)可通过与存储器单元串231、232及233耦合到驱动器电路240的方式类似的方式耦合到驱动器电路240。
如图3中所示，驱动器电路240可包含晶体管(例如，高压驱动晶体管)T0到T7。晶体管T0到T7可具有晶体管栅极340(例如，晶体管T0共用的公共栅极)。因此，可使用相同晶体管栅极(例如，晶体管栅极340)控制(例如，同时接通或同时断开)晶体管T0到T7。
存储器装置200可包含导线350到357，所述导线中的每一个可携载信号(例如，不同于数据信号的电压信号)。作为实例，导线350到337可分别携载信号(例如，电压信号)V0到V7。驱动器电路240可使用晶体管T0到T7以将来自导线350到357的信号提供(例如，驱动)到块290的部分2900及2901的相应元件(例如，相应控制线及漏极/源极选择线)。举例来说，驱动器电路240可使用晶体管T0以将信号V0提供到部分2900及2901两者的选择线280。驱动器电路240可使用晶体管T1、T2、T3及T4以将信号V1、V2、V3及V4提供到相应存取线250、251、252及253，然后分别提供到控制栅极2400、2410、2420及2430，及分别提供到控制栅极2401、2411、2421及2431。驱动器电路240可使用晶体管T5、T6及T7以将信号V5、V6及V7分别提供到部分2900及2901两者的选择线286、285及284。
在存储器装置200的操作(例如，读取或写入操作)期间，如果选择存取块290(以在块290的存储器单元210、211、212及213上操作)，则可激活信号BLK_SEL。在此实例中，可接通(例如，通过信号BLK_SEL并行地接通)晶体管T0到T7，以分别通过晶体管T1到T7建立导线350到357与相应选择线280、存取线250、251、252及253，及选择线286、285及284之间的电路路径(例如，电流路径)。这允许信号V0到V7分别施加到选择线280、存取线250、251、252及253，及选择线286、285及284。在块290上执行的操作(例如，读取、写入或擦除)中，信号V0到V7可具有不同值(例如，电压值)，及信号V0到V7中的两个或多于两个可具有相同值，这取决于存储器装置200执行哪个操作及选择存储器单元210、211、212及213中的哪些存储器单元。信号V0到V7的电压值可为0V(例如，地面电位)、存储器装置200的电源电压(例如，Vcc)的值，及比存储器装置200的电源电压的值大的值的任何组合。
如图3中所示，块290的部分2900的数据线2700及块290的部分2901的数据线2701可耦合到不同缓冲器电路(例如，也在图2中示出的分别缓冲器电路220L.0及220R.0)。此连接及结构(如图3中所示)允许在读取操作中将从部分2900的选定存储器单元串(例如，存储器单元串231、232及233中的一个)的存储器单元读取的信息，及从部分2901的选定存储器单元串(例如，存储器单元串231、232及233中的一个)的存储器单元读取的信息分别并行地传递到缓冲器电路220L.0及220R.0。在写入操作中，将存储于部分2900的选定存储器单元串(例如，存储器单元串231、232及233中的一个)的存储器单元中的信息，及将存储于部分2901的选定存储器单元串(例如，存储器单元串231、232及233中的一个)的存储器单元中的信息可分别基于缓冲器电路220L.0及220R.0。
图4展示根据本文中描述的一些实施例的包含块(存储器单元块)290、291、292及293的图2的存储器装置200的结构的透视图。存储器装置200可包含多个其它块(例如，1048个块或不同数目的块)。如图4中所示，块290及293可位于层2150及2151中的每一个的两个相应边缘(在X方向上彼此相反的左边缘及右边缘)处。存储器装置200的其它块(例如，块291到292)可位于块290及293之间。为简单起见，图4展示存储器装置200的四个块290、291、292及293。
为简单起见，图4省略存储器装置200的驱动器电路240及其它驱动器电路。图4还省略层2150的线(例如，源极板)2990及层2151＝的线(例如，源极板)2991。图6(下文描述)展示用于存储器装置200的驱动器电路及源极板的实例位置。
如图4中所示，存储器装置200可包含其中定位(例如，形成于其中)缓冲器电路系统220L及220R的衬底490。衬底490可包含单晶(还称为单晶(single-crystal))半导体材料(例如，单晶硅)。衬底490的单晶半导体材料可包含杂质，使得衬底490可具有特定导电类型(例如，p型)。缓冲器电路系统220L及220R可位于衬底490的相对部分(例如，在X方向上的左部分及右部分)中。图4中展示缓冲器电路系统220L.0、220L.1、220R.0、220R.1及220R.2。从图4的视图中隐藏缓冲器电路系统220L.2。
层2150可形成于存储器装置200的衬底490上方(例如，缓冲器电路系统220L及220R上方)。层2151可形成于层2150上方。块290、291、292及293中的每一个可包含层2150的部分及层2151的部分。为简单起见，图4展示用于块290的仅部分2900及2901的标签。
为简单起见，在整个图式中(图2到图7)为存储器装置200的相同元件的详细描述提供相同标签并且不再重复其描述。存储器装置200的一些元件可在附图的一些图式中展示且从附图中的一些其它图式中省略。举例来说，图4省略部分2900及2901中的每一个中与信号WL2及WL3相关联的控制栅极。省略的控制栅极可处于与信号WL1相关联的控制栅极及与信号WL126相关联的控制栅极之间。图4展示在部分2900及2901中的每一个中与信号WL126及WL127相关联的控制栅极，以指示块290的部分2900及2901中的每一个可包含与128个对应信号(例如，字线信号WL0、WL1到WL126及WL127)相关联的128个控制栅极(例如，未标记的控制栅极2400到240127)。类似地，在图4的存储器装置200的实例结构中，块291、292及293中的每一个可包含与块290相同的控制栅极数目(例如，在每一块291、292及293的每一顶部部分及底部部分中，未标记的控制栅极2400到240127)。
举例来说，图4展示包含块290(及块291、292及293中的每一个)的部分2900及2901中的每一个中的四个漏极选择线(与信号SGD0、SGD1、SGD2及SGD3相关联)的存储器装置200的结构。然而，块290的部分2900及2901中的每一个中的漏极选择线的数目可改变。在图2及图3中示意性地展示与信号SGD0、SGD1及SGD2相关联的漏极选择线。在图2及图3中未示意性地展示与图4中的信号(例如，漏极选择线信号)SGD3相关联的漏极选择线。
在图4中，在Z方向上延伸(在块290的部分2900及2901之间)的导线(细线)象征性地表示块290、291、292及293中的每一个中的两个相应元件之间的电连接(例如，导线)。此电连接中的每一个可包含一(或多种)导电材料的结构，所述导电材料可包含例如金属、经导电掺杂的多晶硅或其它的导电材料，以提供通过电连接而连接的两个元件之间的导电(例如，电流路径)。举例来说，在图4中，导线284'可表示与相应部分2900及2901的信号SGD0相关联的两个漏极选择线284(未标记)之间的电连接。在另一实例中，导线251'可表示与相应部分2900及2901的信号WL1相关联的两个控制栅极2410及2411(未标记)之间的电连接。
如图4中所示，与信号WL0、WL1到WL126及WL127相关联的控制栅极(未标记)中的每一个可包含导电材料(例如，金属、经导电掺杂的多晶硅，或其它导电材料)的结构(例如，片、层或层级)。源极选择线(与信号SGS相关联)中的每一个可包含与控制栅极中的每一个的结构类似的结构。漏极选择线(与信号SDG0、SGD1、SGD2及SGD3相关联)中的每一个可包含具有在Y方向上延伸的长度的导电材料(例如，金属、经导电掺杂的多晶硅，或其它导电材料)的结构(例如，片、层或层级)。
如图4中所示，数据线2700、2710及2720可位于层2150及2151之间。数据线2700、2710及2720中的每一个可具有在从层2150及2151中的每一个的一侧(例如，与左边缘相邻的左侧)到层2150及2151中的每一个的另一侧(例如，与右边缘相邻的右侧)的方向上(例如，X方向)延伸的长度，数据线2700、2710及2720可分别通过导电路径270'0、271'0及272'0耦合(例如，直接耦合)到缓冲器电路220L.0、220L.1及220L.2。导电路径270'0、271'0及272'0可在垂直于衬底490的方向(例如，Z方向)上延伸。
数据线2701、2711及2721可位于层2151上方。数据线2701、2711及2721中的每一个可具有在X方向上延伸的长度。数据线2701、2711及2721可分别通过导电路径270'1、271'1及272'1耦合(例如，直接耦合)到缓冲器电路220R.0、220R1及220R.2。导电路径270'1、271'1及272'1可在垂直于衬底490的方向(例如，Z方向)上延伸。
如图4中所示，导电路径270'0、271'0及272'0可位于层2150及2151中的每一个的侧面(例如，与左边缘相邻)上。导电路径270'1、271'1及272'1可在垂直于从层2150到层2151的方向(例如，Z方向)的X方向上位于层2150及2151中的每一个的另一侧(例如，与左侧(例如，与右边缘相邻)相反的右侧)上。
导电路径270'0、271'0及272'0与导电路径270'1、271'1及272'1物理分离(例如，不电连接到所述导电路径)。层2150不与层2151共享导电路径270'0、271'0及272'0。层2151不与层2150共享导电路径270'1、271'1及272'1。这允许存储器装置200在相同操作(例如，相同读取操作、相同写入操作，或相同擦除操作)中并行地存取选定块(例如，块290的部分2900及2901)的两个部分(例如，顶部部分及底部部分)。
图4展示缓冲器电路220L.0、220L.1及220L.2的实例位置，其中缓冲器电路220L.0、220L.1及220L.2中的每一个的至少一部分在块290的下方(例如，位于块290下方的衬底490的部分(例如，左侧部分)中)，及缓冲器电路220R.0、220R.1及220R.2的实例位置，其中缓冲器电路220R.0、220R.1及220R.2中的每一个的至少一部分在块293的下方(例如，位于块293下方的衬底490的部分(例如，右侧部分)中)。然而，缓冲器电路220L.0、220L.1及220L.2及缓冲器电路220R.0、220R.1及220R.2可位于衬底490的不同位置处。在存储器装置200的替代结构中，缓冲器电路220L.0、220L.1及220L.2及缓冲器电路220R.0、220R.1及220R.2中的一些或全部可位于不在存储器装置200的存储器单元下方(例如，位于存储器阵列的外部)的位置处。
图5展示根据本文中描述的一些实施例的包含块290及291的存储器装置200的部分的侧视图(例如，截面图)。为图2到图5中的存储器装置200的相同元件提供相同标签并且不再重复对存储器装置200的相同元件的详细描述。
如图5中所示，存储器装置200可包含层2150与层2151之间的介电结构(例如，二氧化硅)510。块290及291中的每一个可包含层2151中的部分(例如，顶部部分)及层2150中的部分(例如，底部部分)。举例来说，块291可包含作为层2151的一部分的部分(例如，顶部部分)2911及作为层2150的一部分的部分(例如，底部部分)2910。
图5省略块290的部分2900的漏极选择线(与信号SGD0、SGD1、SGD2及SGD3相关联)与块290的部分2901的漏极选择线(与信号SGD0、SGD1、SGD2及SGD3相关联)之间的电连接。图5还省略块291的部分2910的漏极选择线(与信号SGD0、SGD1、SGD2及SGD3相关联)与块291的部分2911的漏极选择线(与信号SGD0、SGD1、SGD2及SGD3相关联)之间的电连接。块290的漏极选择线(与块290中的信号SGD0、SGD1、SGD2及SGD3相关联)与另一块的漏极选择线(与块291中的信号SGD0、SGD1、SGD2及SGD3相关联)电气分离。
如图5中所示，块290及291中的每一个可具有其自身的控制栅极，使得块290的控制栅极(与信号WL0、WL1到WL126及WL127相关联)可与块291的控制栅极(与WL0、WL1到WL126及WL127相关联)电气分离。
如上文参考图2所描述，存储器装置200可包含用于存储器装置200的每个块的单独驱动器电路。图5分别展示与块290及291相关联的两个驱动器电路240及241。驱动器电路240及241可在X方向上彼此相邻定位。为简单起见，图5省略驱动器电路240与块290的其它组件之间的电连接，及驱动器电路241与块291的其它组件之间的电连接。
驱动器电路240及241中的每一个可将信号提供到对应块。如图5中所示，驱动器电路240可将信号SGD0到SGD3、WL0到WL127及SGS提供到块290。驱动器电路241可将信号SGD0到SGD3、WL0到WL127及SGS提供到块291。为简单起见，图5展示用于块290及291中的信号的相同标签。然而，提供到块290(通过驱动器电路240)的信号SGD0到SGD3、WL0到WL127及SGS不同于提供到块291(通过驱动器电路241)的信号SGD0到SGD3、WL0到WL127及SGS。
如图5中所示，块290及291中的每一个可包含在Z方向上(例如，垂直于衬底490的竖直体)延伸的支柱(例如，支柱509)。图5中仅标记四个支柱509以避免使图5拥挤。如下文参考图7更详细地描述，存储器装置200的存储器单元串中的存储器单元可沿着支柱509中的相应支柱的长度(例如，在Z方向上)定位。
图6展示根据本文中描述的一些实施例的包含图2到图5的存储器装置200的驱动器电路及页缓冲器电路的位置的另一透视图。如图6中所示，层2150及2151可为存储器装置200的存储器阵列601的一部分。因此，存储器装置200的块(仅标记块290、291、292及293)可包含在存储器阵列601中。
如图6中所示，缓冲器电路系统220L及220R可位于衬底490的相对侧上(在X方向上)。举例来说，缓冲器电路系统220L可位于在存储器阵列601下方(例如，正下方)及在存储器阵列601的侧面(例如，左侧)上(例如，在层2150及2151中的每一个的左侧上)的存储器装置200的衬底490的部分中。缓冲器电路系统220R可位于在存储器阵列601下方(例如，正下方)及在存储器阵列601的另一侧(例如，右侧)上(例如，在层2150及2151中的每一个的右侧上)的存储器装置200的衬底490的另一部分中。
如图6中所示，存储器装置200可包含驱动器电路系统640，其可位于与缓冲器电路系统220L及220R所定位的衬底490的部分相邻(例如，在Y方向上及在其占用面积外部)的衬底490的部分中。驱动器电路系统640可包含驱动器电路系统240及241(上文参考图5所描述)。图6还展示驱动器电路系统640的其它驱动器电路(例如，驱动器电路242及243)。如上所述，在存储器装置200的块中的每个块可具有其自身的驱动器电路。在图6中，举例来说，驱动器电路240、241、242及243可用于将信号分别驱动到块290、291、292及293的元件(例如，未详细展示的控制栅极及选择线)。
图7展示根据本文中描述的一些实施例的包含块290的支柱509及存储器单元210、211、212及213的更多细节的图2的存储器装置200的部分的结构的侧视图。图7中仅标记四个支柱509以避免使图7拥挤。如图7中所示，层2150及2151可形成于衬底490上方(例如，在Z方向上一个接一个(堆叠)形成于衬底490上方)。
如图7中所示，块290的部分2900的存储器单元210、211、212及213可在Z方向上分别位于存储器装置200的不同层级721、722、723及724中。块290的部分2901的存储器单元210、211、212及213可在Z方向上分别位于存储器装置200的不同层级725、726、727及728中。
块290的每一部分2900或2901的每一存储器单元串231、232及233可包含支柱509中的相应支柱的至少一部分。支柱509可包含相应数据线(数据线2700或2701)与相应线(例如，源极线或源极)2990或2991之间的支柱部分706、707及708。支柱509可经配置以在相应数据线(数据线2700或2701)与相应源极(源极2990或2991)之间提供电流的传导(例如，以形成导电结构(例如，通道))。支柱部分706及支柱部分707及708中的每一个可包含不同导电类型的材料。举例来说，支柱部分706可包含p型半导体材料，及支柱部分707及708中的每一个可包含n型半导体材料。半导体材料可包含多晶硅(多晶硅)。
如图7中所示，层2150中的控制栅极2400、2410、2420及2430可沿着块290的部分2900的存储器单元串231、232及233中的相应存储器单元串的支柱(支柱509中的一个)的支柱部分706的相应区段定位。控制栅极2400、2410、2420及2430可在Z方向上位于相同层级(例如，721、722、723及724)中，其中定位块290的部分2900的存储器单元210、211、212及213。
类似地，层2151中的控制栅极2401、2411、2421及2431可沿着块290的部分2901的存储器单元串231、232及233中的相应存储器单元串的支柱(支柱509中的一个)的支柱部分706的相应区段定位。控制栅极2401、2411、2421及2431可在Z方向上位于相同层级(例如，725、726、727及728)中，其中定位块290的部分2901的存储器单元210、211、212及213。
层2150及2151中的每一个可包含与块290的每一部分2900及2901的支柱509中的相应支柱相邻形成的材料703、704及705。为简单起见，以下描述集中于块290的部分2900中的材料703、704及705。块290的部分2901中的材料703、704及705具有类似结构及材料。
在块290的部分2900中，材料705可形成于对应存储器单元串(存储器单元串231、232或233)的支柱509中的相应支柱与选择线(例如，源极选择线)280之间。材料705还可形成于对应存储器单元串(存储器单元串231、232或233)的支柱509中的相应支柱与选择线(例如，漏极选择线)284、285及286中的每一个之间。材料705可用作用于选择晶体管(例如，源极选择晶体管)261、262及263中的每一个，及选择晶体管(例如，漏极选择晶体管)264、265及266中的每一个的栅极氧化物。
块290的部分2900中的材料703、704、705的组合可形成于对应支柱的支柱部分706与控制栅极2400、2410、2420、2430中的每一个之间。材料703、704、705的组合可形成块290的部分2900的存储器单元(例如，存储器单元210、211、212或213)的结构的一部分。举例来说，材料703、704及705的组合可为块290的每一部分2900及2901的每一存储器单元210、211、212及213的TANOS(TaN、Al2O3、Si3N4、SiO2、Si)结构的一部分。在此实例中，材料703(例如，多晶硅层间介电质)可包含能够阻止电荷的隧穿的一或多种电荷阻挡材料(例如，介电材料，例如TaN及Al2O)。材料704可包含电荷存储元件(例如，一或多种电荷存储材料，例如Si3N4)，其可提供电荷存储功能(例如，捕获电荷)，以表示存储在存储器单元210、211、212或213中的信息的值。材料705可包含能够允许电荷(例如，电子)的隧穿一或多种隧道介电材料(例如SiO2)。作为实例，材料705可允许电子在写入操作期间从支柱部分706隧穿到材料704，且允许电子在存储器装置200的擦除操作期间从材料704隧穿到支柱部分706。
在另一实例中，材料703、704及705的组合可为块290的每一部分2900及2901中的每一存储器单元210、211、212及213的SONOS(Si、SiO2、Si3N4、SiO2、Si)结构的一部分。在另外实例中，材料703、704及705的组合可为块290的每一部分2900及2901中的每一存储器单元210、211、212及213的浮动栅极结构的一部分。
如图7中所示，缓冲器电路220L.0(其为缓冲器电路系统220L中的缓冲器电路中的一个)可位于(例如，形成于)衬底490的部分(例如，左侧部分)中。缓冲器电路220R.0(其为缓冲器电路系统220R的缓冲器电路中的一个)可位于(例如，形成于)衬底490的另一部分(例如，右侧部分)中。因此，缓冲器电路系统220L.0及220R.0可形成于衬底490的X方向上的相对部分(例如，左侧部分及右侧部分)上。
如图7中所示，数据线2700可具有在从衬底490的部分(例如，其中定位缓冲器电路220L.0的部分)到衬底490的另一部分(例如，其中定位缓冲器电路220R.0的部分)的方向(例如，X方向)上延伸的长度。类似地，数据线2701可具有在从定位缓冲器电路220L.0的衬底490的部分到定位缓冲器电路220R.0的衬底490的部分的方向(例如，X方向)上延伸的长度。存储器装置200的其它数据线(例如，图4中所示的数据线2710、2720、2711及2721)中的每一个可具有在从定位缓冲器电路220L.0的衬底490的部分到定位缓冲器电路220R.0的衬底490的部分的方向(例如，X方向)上延伸的长度。
如图7中所示，数据线2700可通过(例如，直接通过)导电路径270'0耦合(例如，直接耦合)到缓冲器电路220L.0。导电路径270'0可被视为数据线2700的一部分，使得导电路径270'0的材料可直接接触数据线2700的材料。数据线2701可通过(例如，直接通过)导电路径270'1耦合(例如，直接耦合)到缓冲器电路220R.0。导电路径270'1可被视为数据线2701的一部分，使得导电路径270'1的材料可直接接触数据线2701的材料。导电路径270'0及270'1中的每一个可具有在从层2150到层2151的方向(例如，Z方向)上延伸(例如，在Z方向上竖直地延伸)的长度。导电路径270'0及270'1中的每一个可包含位于衬底490上方(例如，竖直地形成于其上方)的一(或多种)导电材料，例如，经导电掺杂的多晶硅、金属或其它导电材料。
如图7中所示，导电路径270'0及270'1彼此物理地分开(例如，彼此不电气连接)，及数据线2700及2701分别通过导电路径270'0及270'1单独地耦合到缓冲器电路220及221。因此，导电路径270'0及270'1不由块290的部分2900及2901共享。如上文参考图2到图7所描述，这允许存储器装置200在相同操作(例如，相同读取操作、相同写入操作，或相同擦除操作)中并行地存取块290的部分2900及2901两者。
设备(例如，存储器装置100及200)及方法(例如，与存储器装置100及200相关联的操作方法，及形成存储器装置100及200的至少一部分的方法(例如，过程))的图示旨在提供对各种实施例的结构的一般理解，并且不旨在提供对可能利用本文中描述的结构的设备的所有元件及特征的完整描述。举例来说，本文中的设备是指装置(例如，存储器装置100及200中的任一个)或包含例如存储器装置100及200中的任一个的装置的系统(例如，计算机、蜂窝电话或其它电子系统)。
上文参考图1到图7所描述的组件中的任一个可以数种方式实施，包含经由软件的模拟。因此，上文所描述的设备(例如，存储器装置100及200或这些存储器装置中的每一个的一部分，包含这些存储器装置中的控制单元，例如，控制单元118(图1))在本文中可全部被表征为“多个模块”(或“模块”)。此类模块可包含硬件电路、单处理器及/或多处理器电路、存储器电路、软件程序模块及对象及/或固件及其组合，如对于各种实施例的特定实施方案来说需要和/或适当。举例来说，这些模块可包含于系统操作模拟包中，例如软件电信号模拟包、电力使用及范围模拟包、电容-电感模拟包、电力/散热模拟包、信号发射-接收模拟包，及/或用于操作或模拟各种潜在实施例的操作的软件及硬件的组合。
存储器装置100及200可包含于设备(例如，电子电路)中，例如，高速计算机、通信及信号处理电路、单处理器或多处理器模块、单个或多个嵌入式处理器、多核处理器、消息信息开关，及包含多层、多芯片模块的专用模块。这些设备可进一步包含为多种其它设备(例如，电子系统)(例如电视机、蜂窝电话、个人计算机(例如，膝上型计算机、桌上型计算机、手持式计算机、平板计算机等)、工作站、无线电、视频播放器、音频播放器(例如，MP3(动画专家组、音频层3)播放器)、车辆、医疗器件(例如心脏监视器、血压监视器等)、机顶盒等)内的子组件。
上文参考图1到图7所描述的实施例包含设备及使用所述设备的方法。设备中的一个包含衬底；第一层，其包含位于衬底上方的第一存储器单元串；第二层，其包含第二存储器单元串及位于第一层上方；第一数据线，其位于第一及第二层之间及耦合到第一存储器单元串；第二数据线，其位于第二层上方及耦合到第二存储器单元串；及第一及第二电路系统。第一及第二数据线在从衬底的第一部分到衬底的第二部分的方向上延伸。第一缓冲器电路系统位于在第一层的第一存储器单元串下方的衬底的第一部分中，及耦合到第一数据线。第二缓冲器电路系统位于在第一层的第一存储器单元串下方的衬底的第二部分中，及耦合到第二数据线。描述包含额外设备及方法的其它实施例。
在具体实施方式及权利要求书中，相对于两个或更多个元件(例如，材料)使用的术语“在...上”，例如一个“在另一个上”意味着元件之间(例如，材料之间)的至少一些接触。术语“在……上方”意味着元件(例如，材料)极为接近，但可能具有一或多个额外介入元件(例如，材料)而使得接触是可能的但不是要求的。“在...上”或“在……上方”都不暗示如本文所使用的任何方向性，除非如此陈述。
在具体实施方式及权利要求书中，通过术语“……中的至少一个”接合的项目列表可意味着所列项目的任何组合。举例来说，如果列举项目A及B，则短语“A及B中的至少一个”意味着仅A；仅B；或A及B。在另一实例中，如果列举项目A、B及C，则短语“A、B及C中的至少一个”意味着仅A；仅B；仅C；A及B(不包含C)；A及C(不包含B)；B及C(不包含A)；或所有的A、B及C。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。
在具体实施方式及权利要求书中，通过术语“……中的至少一个”接合的项目列表可意味着所列项目中的仅一个。举例来说，如果列举项目A及B，则短语“A及B中的一个”意味着仅A(不包含B)或仅B(不包含A)。在另一实例中，如果列出项目A、B及C，则短语“A、B及C中的一个”意味着仅A；仅B；或仅C。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。在具体实施方式及权利要求书中，通过术语“……中的至少一个”接合的项目列表可意味着所列项目的任何组合。举例来说，如果列举项目A及B，则短语“A及B中的至少一个”可意味着仅A；仅B；或A及B。在另一实例中，如果列出项目A、B及C，则短语“A及B中的至少一个”可意味着仅A；仅B；仅C；A及B(不含C)；A及C(不含B)；B及C(不含A)；或A、B及C。项目A、B及C中的每一个可包含单个元件(例如，单个电路元件)或多个元件(例如，多个电路元件)。
以上描述及附图说明本发明的一些实施例，以使所属领域的技术人员能够实践本发明的实施例。其它实施例可并入有结构、逻辑、电气、过程及其它变化。实例仅代表可能的变化。一些实施例的部分及特征可包含在其它实施例的那些部分及特征中，或代替那些部分及特征。在阅读及理解以上描述后，所属领域的技术人员将明白许多其它实施例。

Claims (17)

1.一种存储器设备，其包括：
衬底；
第一层，其位于所述衬底上方，所述第一层包含第一存储器单元串；
第二层，其位于所述第一层上方，所述第二层包含第二存储器单元串；
第一数据线，其位于所述第一及第二层之间及耦合到所述第一存储器单元串，所述第一数据线包括第一数据线和第二数据线；
第二数据线，其位于所述第二层上方及耦合到所述第二存储器单元串，所述第二数据线与所述第一数据线电气分离，所述第一及第二数据线在从所述衬底的第一部分到所述衬底的第二部分的方向上延伸，所述第二数据线包括第三数据线和第四数据线；
第一存储器单元块，其包括位于所述第一层中的第一部分和位于所述第二层中的第二部分，所述第一存储器单元块的所述第一部分包括所述第一存储器单元串的第一部分，所述第一存储器单元块的所述第二部分包括所述第二存储单元串的第一部分；
第二存储器单元块，其包括位于所述第一层中的第一部分和位于所述第二层中的第二部分，所述第二存储器单元块的所述第一部分包括所述第一存储器单元串的第二部分，所述第二存储器单元块的所述第二部分包括所述第二存储单元串中的第二部分；
所述第一存储器单元块的所述第一部分与所述第二存储器单元块的所述第一部分共享所述第一数据线和所述第二数据线；
所述第一存储器单元块的所述第二部分与所述第二存储器单元块的所述第二部分共享所述第三数据线和所述第四数据线，其中所述第一存储器单元块耦合到第一存取线，所述第二存储器单元块耦合到第二存取线，且所述第一存取线与所述第二存取线分离；
第一缓冲器电路系统，其位于在所述第一层的所述第一存储器单元串下方的所述衬底的所述第一部分中，及耦合到所述第一数据线；及
第二缓冲器电路系统，其位于在所述第一层的所述第一存储器单元串下方的所述衬底的所述第二部分中，及耦合到所述第二数据线。
2.根据权利要求1所述的存储器设备，其进一步包括：
第一导电路径，所述第一导电路径中的每一个耦合到所述第一数据线中的相应数据线，所述第一导电路径在垂直于所述衬底的方向上延伸，其中所述第一缓冲器电路系统通过所述第一导电路径耦合到所述第一数据线；及
第二导电路径，所述第二导电路径中的每一个耦合到所述第二数据线中的相应数据线，所述第二导电路径在垂直于所述衬底的所述方向上延伸，其中所述第二缓冲器电路系统通过所述第二导电路径耦合到所述第二数据线。
3.根据权利要求2所述的存储器设备，其中所述第一导电路径位于所述第一层的第一侧上，及所述第二导电路径位于与所述第一层的所述第一侧相对的第二侧上。
4.根据权利要求1所述的存储器设备，其进一步包括耦合到所述第一存储器单元串及所述第二存储器单元串的驱动器电路，所述驱动器电路位于与所述衬底的所述第一及第二部分中的每一个相邻的所述衬底的第三部分中。
5.根据权利要求1所述的存储器设备，其中所述第一存取线耦合到所述第一存储器单元串的所述第一部分及所述第二存储器单元串的所述第一部分，且所述第二存取线耦合到所述第一存储器单元串的所述第二部分及所述第二存储器单元串的所述第二部分。
6.一种存储器设备，其包括：
衬底；
第一存储器单元块的第一部分，其包含位于所述衬底上方的第一存储器单元串；
所述第一存储器单元块的第二部分，其位于所述第一存储器单元块的所述第一部分上方，所述第一存储器单元块的所述第二部分包含第二存储器单元串；
第一数据线，其位于所述第一存储器单元块的所述第一及第二部分之间；
第一选择晶体管，所述第一选择晶体管中的每一个位于所述第一数据线中的相应数据线与所述第一存储器单元串中的相应存储器单元串之间；
第二数据线，所述第二数据线位于所述第一存储器单元块的所述第二部分上方；
第二选择晶体管，所述第二选择晶体管中的每一个位于所述第二数据线中的相应数据线与所述第二存储器单元串中的相应存储器单元串之间；
选择线，所述选择线中的每一个耦合到所述第一选择晶体管中的相应选择晶体管及所述第二选择晶体管中的相应选择晶体管；
第二存储器单元块的第一部分，其包括位于所述衬底上方的第一附加存储器单元串，所述第二存储单元块的所述第一部分与所述第一存储单元块的所述第一部分共享所述第一数据线；和
所述第二存储器单元块的第二部分，其位于所述第二存储器单元块的所述第一部分上方，所述第二存储器单元块的所述第二部分包括第二附加存储器单元串，所述第二存储器单元块的所述第二部分与所述第一存储器单元块的所述第二部分共享所述第二数据线。
7.根据权利要求6所述的存储器设备，其进一步包括：
第一缓冲器电路，所述第一缓冲器电路中的每一个耦合到所述第一数据线中的相应数据线；及
第二缓冲器电路，所述第二缓冲器电路中的每一个耦合到所述第二数据线中的相应数据线。
8.根据权利要求6所述的存储器设备，其中第一存取线耦合到所述第一存储器单元串的所述第一部分与所述第二存储器单元串的所述第一部分，且第二存取线耦合到所述第一存储器单元串的所述第二部分和所述第二存储器单元串的所述第二部分。
9.根据权利要求6所述的存储器设备，其进一步包括：
第一驱动器电路，其耦合到所述第一存储器单元块的所述第一及第二部分；及
第二驱动器电路，其耦合到所述第二存储器单元块的所述第一及第二部分。
10.根据权利要求9所述的存储器设备，其中：
第一存取线，其由所述第一存储器单元块的所述第一及第二部分共享；及
第二存取线，其由所述第二存储器单元块的所述第一及第二部分共享。
11.一种存储器设备，其包括：
衬底；
第一层，其位于所述衬底上方，所述第一层包含第一存储器单元串；
第二层，其位于所述第一层上方，所述第二层包含第二存储器单元串；
第一数据线，其位于所述第一及第二层之间及耦合到所述第一存储器单元串；
第二数据线，其位于所述第二层上方及耦合到所述第二存储器单元串，所述第一及第二数据线在从所述第一层的第一侧到所述第一层的第二侧的方向上延伸；
存储器单元块，所述存储器单元块中的每一个包含第一部分及第二部分，所述第一部分包含所述第一存储器单元串中的相应部分，所述第二部分包含所述第二存储器单元串中的相应部分，所述存储器单元块包括第一存储器单元块和第二存储器单元块，其中所述第一存储器单元块耦合到第一存取线，所述第二存储器单元块耦合到第二存取线，且所述第一存取线与所述第一存取线分离；
所述存储器单元块的存储器单元块的所述第一部分与所述第二存储器单元块的所述第一部分共享所述第一数据线；
所述存储器单元块的存储器单元块的所述第二部分与所述第二存储器单元块的所述第二部分共享所述第二数据线；
第一导电路径，其位于所述第一层的所述第一侧上及耦合到所述第一数据线，所述第一导电路径在垂直于所述衬底的方向上延伸；
第一缓冲器电路系统，其位于所述衬底的第一部分中及耦合到所述第一导电路径；
第二导电路径，其位于所述第一层的所述第二侧上及耦合到所述第二数据线，所述第二导电路径在垂直于所述衬底的方向上延伸；
第二缓冲器电路系统，其位于所述衬底的第二部分中及耦合到所述第二导电路径；及
驱动器电路，其位于与所述衬底的所述第一及第二部分中的每一个相邻的所述衬底的第三部分中，所述驱动器电路中的每一个耦合到所述存储器单元块中的相应存储器单元块。
12.根据权利要求11所述的存储器设备，其中：
所述第一存取线，其由所述存储器单元块中的第一存储器单元块的第一及第二部分共享；及
所述第二存取线，其由所述第二存储器单元块的所述第一及第二部分共享。
13.根据权利要求11所述的存储器设备，其中所述衬底的所述第一及第二部分在所述第一层下方。
14.根据权利要求11所述的存储器设备，其中所述第一数据线的数目等于所述第二数据线的数目。
15.一种操作存储器装置的方法，所述方法包括：
在所述存储器装置的存储器操作期间存取所述存储器装置的存储器单元块的第一部分中的第一存储器单元串中的第一存储器单元，所述存储器单元块的所述第一部分位于所述存储器装置的衬底上方；
在所述存储器操作期间存取所述存储器单元块的第二部分中的第二存储器单元串中的第二存储器单元，所述存储器单元块的所述第二部分位于所述存储器单元块的所述第一部分上方；
在所述存储器操作期间接通耦合在所述第一存储器单元串与第一数据线之间的第一选择晶体管，所述第一数据线位于所述存储器单元块的所述第一部分上方；
在所述存储器操作期间接通耦合在所述第二存储器单元串与第二数据线之间的第二选择晶体管，所述第二数据线位于所述存储器单元块的所述第二部分上方，及
所述选择晶体管中的每一个耦合到所述第二选择晶体管中的相应选择晶体管；
将第一信息从耦合到所述第一数据线的第一缓冲器电路传递到输入/输出电路系统，所述第一缓冲器电路位于所述衬底的第一部分中，其中所述第一信息表示在所述存储器操作期间从所述第一存储器单元读取的信息；及
将第二信息从耦合到所述第二数据线的第二缓冲器电路传递到所述输入/输出电路系统，所述第二缓冲器电路位于所述衬底的第二部分中，其中所述第二信息表示在所述存储器操作期间从所述第二存储器单元读取的信息，以及其中将所述第一信息的位及所述第二信息的位交替地传递到所述输入/输出电路系统。
16.根据权利要求15所述的方法，其中在将所述第一信息的所述位传递到所述输入/输出电路系统之后，将所述第二信息的所述位传递到所述输入/输出电路系统。
17.根据权利要求15所述的方法，其中在将所述第二信息的所述位传递到所述输入/输出电路系统之后，将所述第一信息的所述位传递到所述输入/输出电路系统。
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