KR20160036143A - 전압 강하 현상이 개선된 비휘발성 메모리 장치 및 그 구동방법 - Google Patents

전압 강하 현상이 개선된 비휘발성 메모리 장치 및 그 구동방법 Download PDF

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Abstract

비휘발성 메모리 장치는 메모리 셀 어레이에 동작 신호를 전달하기 위한 블록 스위칭부, 및 상기 블록 스위칭부와 오버랩되는 임의의 배선에 상기 동작 신호를 유지시키기 위한 전압을 제공하는 전압 유지 블록을 포함할 수 있다.

Description

전압 강하 현상이 개선된 비휘발성 메모리 장치 및 그 구동방법{Non-volatile Memory Device Improved Voltage Drop Occurrence And Method of Driving The Same}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 구체적으로는 프로그램 전압의 강하를 방지할 수 있는 비휘발성 메모리 장치에 관한 것이다.
플래시 메모리 장치는 전원이 차단되더라도 데이터를 보관할 수 있는 비휘발성 메모리 장치 중 대표적인 소자이다. 플래시 메모리 장치는 전기적으로 프로그램(program)과 소거(erase)가 가능하며 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없다.
그런데, 플래시 메모리 장치는 그것의 집적 밀도가 증대됨에 따라, 메모리 셀 영역을 프로그램시키기 위한 전압이 점진적으로 강하되는 문제점이 있다. 이와 같은 프로그램 전압의 강하는 비휘발성 메모리 장치내에 발생되는 기생 캐패시턴스로 인해 유발될 수 있다. 아울러, 고전압의 프로그램 전압이 인가되더라도, 실질적으로 메모리 셀에 도달되는 프로그램 전압은 상기 설정된 고전압 이하의 전압이 인가됨에 따라, 비휘발성 메모리 셀의 저항 분포가 분산되는 문제가 있다.
본 발명은 프로그램 전압의 강하를 방지할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
상기한 본 발명의 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이에 동작 신호를 전달하기 위한 블록 스위칭부, 및 상기 블록 스위칭부와 오버랩되는 임의의 배선에 상기 동작 신호를 유지시키기 위한 전압을 제공하는 전압 유지 블록을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 블록 선택 신호에 응답하여 글로벌 워드 라인의 신호를 셀 워드 라인에 전달하는 패스 트랜지스터, 및 상기 패스 트랜지스터의 소스 또는 드레인과 오버랩되는 배선들 중 하나에 상기 패스 트랜지스터의 문턱 전압 이상 및 상기 글로벌 워드 라인의 신호 전압 이하의 전압을 인가하도록 구성되는 전압 유지 블록을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 비휘발성 메모리 장치의 프로그램 단계 시, 프로그램 전압을 메모리 셀 어레이에 전달하기 위한 패스 트랜지스터의 접합 영역과 절연막을 두고 오버랩되는 배선에, 상기 배선과 상기 접합 영역간의 기생 캐패시턴스가 감소될 수 있도록 프로그램 유지 전압을 제공하도록 구동될 수 있다.
낸드 플래시 메모리 장치의 프로그램 전압 인가시, 패스 트랜지스터의 접합 영역과 오버랩되는 임의의 배선에 프로그램 유지 전압을 인가한다. 이에 따라, 접합 영역에서 발생되는 기생 캐패시턴스를 감소할 수 있어, 프로그램 오류를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 블록 스위칭부의 개략적인 레이아웃도이다.
도 4는 도 3의 III-III'선을 따라 절단한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 프로그램 유지 블록을 개략적으로 나타낸 회로도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 프로그램 유지 전압 생성부를 나타내는 회로도들이다.
도 7은 본 발명의 실시예에 따른 프로그램 유지 전압의 타이밍도이다.
도 8은 본 발명의 다른 실시예에 따른 블록 스위칭부의 개략적인 레이아웃도이다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 패스 트랜지스터의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 카드를 나타낸 개략도이다.
도 12는 본 발명의 일 실시예에 따른 전자 시스템을 나타낸 블록도이다.
도 13은 본 발명의 일 실시예에 따른 데이터 저장 장치를 나타낸 블록도이다.
도 14는 본 발명의 일 실시예에 따른 전자 장치를 나타낸 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 을 참조하면, 본 실시예의 휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 동작 회로 그룹(120) 및 콘트롤러(160)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 각각의 메모리 블록은 로컬 워드 라인 및 비트 라인에 연결되어 데이터를 저장하기 위한 복수의 메모리 셀들을 포함할 수 있다.
동작 회로 그룹(120)은 전압 발생부(130), 로우 디코더(140) 및 페이지 버퍼(150)를 포함할 수 있다. 전압 발생부(130) 및 로우 디코더(140)는 콘트롤러(160)로부터 제공되는 신호(READ, PGM, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록으로 공급한다.
전압 발생부(130)는 콘트롤러(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들(Vpass, Verase, Vread, Vpgm)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 콘트롤러(160)로부터 제공되는 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생부(130)에서 생성된 동작 전압들(Vpass, Verase, Vread, Vpgm)을 메모리 어레이(110)의 메모리 블록들 중 선택된 메모리 블록으로 전달한다.
페이지 버퍼 그룹(150)은 비트라인들(BL<0:k>)과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 비트 라인들(BL<0:k>)은 콘트롤러(160)에서 제공되는 제어 신호들(PB SIGNALS)에 응답하여, 메모리 셀들에 데이터를 저장하는데 필요한 전압을 전달한다.
도 2를 참조하여 보다 자세히 설명하면, 메모리 셀 어레이(110)의 선택된 메모리 블록(도시되지 않음)은 공통 소스 라인(SL) 및 복수의 비트 라인(BL<0:K>) 사이에 연결된 복수의 스트링(st<0:k>)을 포함할 수 있다. 각각의 스트링(ST0-STk)은 공통 소스 라인(SL)에 연결된 소스 셀렉트 트랜지스터(SST), 비트 라인(BL0)에 연결된 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 연결된 복수의 셀 트랜지스터(C<a0:an>)를 포함할 수 있다. 셀 트랜지스터(C<a0:an>)는 플로팅 게이트 및 콘트롤 게이트를 포함하는 구조일 수 있다.
메모리 블록을 구성하는 복수의 스트링들(ST<0:k>)은 공통 소스 라인(SL)에 공통으로 연결될 수 있다. 이에 따라, 복수의 스트링들(ST<0:k>)은 공통 소스 라인(SL)에 대해 병렬로 연결될 수 있다. 메모리 블록을 구성하는 복수의 스트링들(ST<0:k>) 각각은 그에 대응하는 비트 라인(BL<0:k>에 연결될 수 있다. 메모리 블록 내에서 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 공통으로 연결될 수 있으며, 메모리 블록 내에서 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 공통으로 연결될 수 있다. 스트링(ST<0:k>)을 구성하는 각각의 셀 트랜지스터(C<a0:an>)의 게이트들은 복수의 워드 라인들(WL<0:n>)에 각각 대응되어 연결될 수 있다. 메모리 셀 어레이(110)에 연결된 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL) 및 워드 라인들(WL<0:n>)은 로컬 라인으로 정의할 수 있다.
로우 디코더(140)는 블록 선택 신호(BLKSW)에 응답하여 구동되는 블록 스위칭부(141)를 포함할 수 있다. 블록 스위칭부(141)는 상기 블록 선택 신호(BLKSW)에 응답하여 글로벌 라인들(GDSL, GWL<0:n>, GSSL)에 로딩된 신호를 메모리 블록의 로컬 라인들(DSL, WL<0:n>, SSL)로 전송한다. 블록 스위칭부(141)는 글로벌 라인들(GDSL, GWL<0:n>, GSSL) 및 그와 대응되는 로컬 라인들(DSL, WL<0:n>, SSL) 사이를 연결하는 복수의 패스 트랜지스터(NS, N0-Nn, ND)로 구성될 수 있다.
블록 스위칭부(141)의 복수의 패스 트랜지스터들(NS, N0-Nn, ND)은 도 3 및 도 4에 도시된 바와 같이, 반도체 기판(200) 상에 매트릭스 형태로 집적될 수 있다. 즉, 메모리 셀 어레이 영역(도시되지 않음)의 일측 반도체 기판(200) 상에, 매트릭스 형태로 복수의 패스 트랜지스터들(NS, N0-Nn, ND)의 액티브 영역들(ACT)이 형성될 수 있다.
각 액티브 영역(ACT)의 중앙을 지나도록 게이트(G)가 배치될 수 있다. 각 게이트들(G)은 설계 방식에 따라, 다양한 형태로 연결될 수 있다. 게이트(G) 양측의 액티브 영역(ACT)에 불순물이 주입되어 소스(S) 및 드레인(D)이 형성된다. 이에 따라, 패스 트랜지스터(Nm, Nm-1,Nm-2)가 형성된다. 상기 패스 트랜지스터(Nm)는 상기 블록 스위칭부(141를 구성하는 패스 트랜지스터들 중 어느 하나일 수 있다.
일반적으로 현재 반도체 집적 회로 장치는 각 트랜지스터의 전극에 적절한 신호를 제공하기 위하여 다층 배선 구조를 이용하고 있다. 본 실시예의 패스 트랜지스터(Nm) 역시 다층 배선 구조를 통하여 게이트(G)에 블록 선택 신호(BLKSW)가 인가될 수 있고, 드레인(D)를 통하여 프로그램 전압(VPGM) 즉, 글로벌 워드 라인 전압(GWLm)이 인가될 수 있고, 소스(S)를 통해 워드 라인(WLm)에 제공될 전압이 출력될 수 있다.
또한, 본 실시예에서, 프로그램 전압(VPGM)의 강하를 방지하기 위하여, 패스 트랜지스터의 접합 영역을 지나는 적어도 하나의 배선(210)에 프로그램 유지 전압(Vst)을 인가할 수 있다.
상술한 바와 같이, 대부분의 반도체 집적 회로 장치들이 다층 배선 구조를 이용함에 따라, 상기 패스 트랜지스터들(Nm) 상부에 절연막(205)을 사이에 두고 다양한 배선들이 오버랩될 수 있다. 그 중, 상기 패스 트랜지스터(Nm)의 구동과 직접적인 관련이 없으며, 소스(S) 또는 드레인(D)과 오버랩되는 배선들 중 적어도 하나의 배선(이하, 선택 배선:210)에 프로그램 유지 전압(Vst)을 인가할 수 있다. 본 실시예에서는 예를 들어, 드레인(D)과 오버랩되는 임의의 배선을 선택 배선(210)으로서 이용하였다. 선택 배선(210)에 프로그램 유지 전압(Vst)이 인가되면, 실질적으로 상기 선택 배선(210)과 상기 선택 배선(210)과 오버랩되는 소스(S) 또는 드레인(D)간의 전위차가 감소되어, 기생 캐패시터가 감소될 수 있다.
프로그램 유지 전압(Vst)은 예를 들어, 패스 트랜지스터(Nm)의 문턱 전압(Vth) 이상 상기 프로그램 전압(VPGM) 이하의 전압으로 설정될 수 있으며, 프로그램 유지 블록(170)으로부터 제공받을 수 있다.
프로그램 유지 블록(170)은 도 5에 도시된 바와 같이, 프로그램 유지 전압(Vst) 생성부(172) 및 스위칭 트랜지스터(SW)로 구성될 수 있다.
프로그램 유지 전압 생성부(172)는 도 6a에 도시된 바와 같이, 프로그램 전압(VPGM)을 한 쌍의 인버터(IN1,IN2)에 의해 드라이빙 및 버퍼링하는 구성을 가질 수 있다.
또한, 프로그램 유지 전압 생성부(172)는 도 6b에 도시된 것과 같이, 직렬로 연결된 제 1 저항(R1) 및 제 2 저항(R2)으로 구성되는 전압 배분 회로에 의해 구성될 수 있다. 제 1 및 제 2 저항(R2)의 저항 값은 출력되는 프로그램 유지 전압(Vst)이 패스 트랜지스터(ND, Nn-N0, NS)의 문턱 전압 이상이 될 수 있도록 설정될 수 있다.
도 7을 참조하면, 프로그램 유지 전압(Vst)은 상기 프로그램 유지 전압 생성부(172)에서 프로그램 전압(VPGM)에 응답하여 생성될 수 있다. 이러한 프로그램 유지 전압(Vst)은 프로그램 전압(VPGM)을 이용하여 형성되기 때문에, 프로그램 유지 전압(Vst)은 프로그램 전압(VPGM)에 대해 소정의 딜레이를 가질 수 있다. 또한, 도 6a 및 도 6b에 도시된 바와 같이, 프로그램 유지 전압 생성부(172)의 구성에 따라, 프로그램 유지 전압(Vst)의 레벨이 결정될 수 있다.
도 8을 참조하면, 선택 배선(210)에 프로그램 유지 전압(Vst)을 인가하기 위하여, 선택 배선(210)과 프로그램 유지 블록(170)을 연결하는 라우팅 배선(220)을 더 포함할 수 있다. 즉, 도 3과 같이, 프로그램 유지 블록(170)이 선택 배선(210)에 직접 연결될 수도 있고, 도 8과 같이, 프로그램 유지 블록(170)이 라우팅 배선(220)을 통하여 선택 배선(210)에 연결될 수도 있다. 이때, 라우팅 배선(220)은 추가적으로 소스(S) 또는 드레인(D)과 오버랩될 수 있다. 이에 따라, 프로그램 전압 인가시, 드레인(D) 및 소스(S) 상에 오버랩되는 배선들로 인한 기생 캐패시턴스를 줄일 수 있다.
본 발명에 따르면, 낸드 플래시 메모리 장치의 프로그램 전압 인가시, 패스 트랜지스터의 접합 영역과 오버랩되는 임의의 배선에 프로그램 유지 전압을 인가한다. 이에 따라, 접합 영역에서 발생되는 기생 캐패시턴스를 감소할 수 있어, 프로그램 오류를 방지할 수 있다.
본 발명은 프로그램 동작에만 국한되는 것은 아니다.
예를 들어, 본 발명의 원리는 이레이즈(erase) 단계 및 리드(read) 단계에 모두 적용될 수 있을 것이다. 즉, 도 9에 도시된 바와 같이, 메모리 셀 어레이의 이레이즈 단계시, 상기 선택 배선(210)에 패스 트랜지스터(Nm)의 드레인에 인가되는 전압(Verase)과 실질적으로 동일한 바이어스를 인가할 수 있다.
마찬가지로, 도 10에 도시된 바와 같이, 메모리 셀 어레이의 리드 단계시, 상기 선택 배선(210)에 패스 트랜지스터(Nm)의 드레인에 인가되는 전압(Vread)과 실질적으로 동일한 바이어스를 인가할 수 있다.
이에 따라, 플래시 메모리 장치의 동작 구간에서 기생 캐패시턴스를 줄일 수 있다.
도 11은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 메모리 카드를 나타낸 개략도이다.
도 11을 참조하면, 컨트롤러(4110), 메모리(4120) 및 인터페이스 부재(4130)를 포함하는 메모리 카드 시스템(4100)이 제공될 수 있다. 상기 컨트롤러(4110)와 상기 메모리(4120)는 명령어 및/또는 데이터를 주고받을 수 있도록 구성될 수 있다. 상기 메모리(4120)는, 예를 들어, 상기 컨트롤러(4110)에 의해 실행되는 명령어, 및/또는 사용자의 데이터를 저장하는 데 사용될 수 있다.
상기 메모리 카드 시스템(4100)은 상기 메모리(4120)에 데이터를 저장하거나, 또는 상기 메모리(4120)로부터 데이터를 외부로 출력할 수 있다. 상기 메모리(4120)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자를 포함할 수 있다.
상기 인터페이스 부재(4130)는 외부와의 데이터의 입/출력을 담당할 수 있다. 상기 메모리 카드 시스템(4100)은 멀티미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장 장치일 수 있다.
도 12는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 전자 장치를 설명하기 위한 블록도이다.
도 12를 참조하면, 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함하는 전자 장치(4200)가 제공될 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다.
상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다.
상기 메모리(4220)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기 전자 장치(4200)의 보다 구체적인 실현 및 변형된 예에 대하여 도 13 및 도 14를 참조하여 설명하기로 한다.
도 13은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 데이터 저장 장치를 나타낸 블록도이다.
도 13을 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318) 및 버퍼 메모리(4319)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(4311)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.
상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다.
상기 비휘발성 메모리(4318)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자를 포함할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(4319)는 휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 버퍼 메모리(4319)는 상기 비휘발성 메모리(4318)에 비하여 상대적으로 빠른 동작 속도를 보인다.
상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다.
또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 독출하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.
도 14는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 전자 장치의 시스템 블록도이다.
도 14를 참조하면, 바디(4410), 마이크로 프로세서 유닛(4420), 파워 유닛(4430), 기능 유닛(4440), 및 디스플레이 컨트롤러 유닛(4450)을 포함하는 전자 시스템(4400)이 제공될 수 있다.
상기 바디(4410)는 인쇄 회로기판(PCB)으로 형성된 마더 보드일 수 있다. 상기 마이크로 프로세서 유닛(4420), 상기 파워 유닛(4430), 상기 기능 유닛(4440), 및 상기 디스플레이 컨트롤러 유닛(4450)은 상기 바디(4410)에 장착될 수 있다. 상기 바디(4410)의 내부 혹은 상기 바디(4410)의 외부에 디스플레이 유닛(4460)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(4460)은 상기 바디(4410)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(4450)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(4430)은 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(4420), 상기 기능 유닛(4440), 상기 디스플레이 컨트롤러 유닛(4450) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(4420)은 상기 파워 유닛(4430)으로부터 전압을 공급받아 상기 기능 유닛(4440)과 상기 디스플레이 유닛(4460)을 제어할 수 있다. 상기 기능 유닛(4440)은 다양한 전자 시스템(4400)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(4400)이 휴대폰인 경우 상기 기능 유닛(4440)은 다이얼링, 또는 외부 장치(4470)와의 교신으로 상기 디스플레이 유닛(4460)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서의 역할을 할 수 있다.
상기 전자 시스템(4400)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(4440)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(4440)은 유선 혹은 무선의 통신 유닛(4480)을 통해 상기 외부 장치(4470)와 신호를 주고 받을 수 있다. 상기 전자 시스템(4400)이 기능 확장을 위해 유에스비(USB) 등을 필요로 하는 경우, 상기 기능 유닛(4440)은 인터페이스 컨트롤러의 역할을 할 수 있다. 상술한 본 발명의 실시예들에 의한 반도체 소자들 중 어느 하나의 반도체 소자는 상기 마이크로 프로세서 유닛(4420) 및 상기 기능 유닛(4440) 중 적어도 어느 하나에 적용될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110 : 메모리 셀 어레이 120 :동작 회로 그룹
130 : 전압 발생부 140 : 로우 디코더
141 : 블록 스위칭부 150 : 페이지 버퍼
170 : 프로그램 유지 블록 172 : 프로그램 유지 전압 생성부

Claims (19)

  1. 메모리 셀 어레이에 동작 신호를 전달하기 위한 블록 스위칭부; 및
    상기 블록 스위칭부와 오버랩되는 임의의 배선에 상기 동작 신호를 유지시키기 위한 전압을 제공하는 전압 유지 블록을 포함하는 반도체 집적 회로 장치.
  2. 제 2 항에 있어서,
    상기 블록 스위칭부는 블록 선택 신호에 응답하여 동작하는 복수의 패스 트랜지스터들을 포함하는 반도체 집적 회로 장치.
  3. 제 2 항에 있어서,
    상기 패스 트랜지스터들의 드레인 또는 소스와 오버랩되는 배선들 중 적어도 하나의 배선에 상기 동작 신호 유지 전압을 제공하는 반도체 집적 회로 장치.
  4. 제 2 항에 있어서,
    상기 메모리 셀 어레이에 프로그램 전압 인가시,
    상기 전압 유지 블록은 상기 임의의 배선에 상기 패스 트랜지스터의 문턱 전압 이상 상기 프로그램 전압 이하의 전압을 상기 동작 신호 유지 전압으로서 공급하는 반도체 집적 회로 장치.
  5. 제 4 항에 있어서,
    상기 전압 유지 블록은,
    상기 동작 신호 유지 전압을 생성하기 위한 회로부; 및
    상기 프로그램 전압에 응답하여 상기 동작 신호 유지 전압을 출력하도록 구성되는 스위치를 포함하는 반도체 집적 회로 장치.
  6. 제 5 항에 있어서,
    상기 회로부는 상기 동작 신호를 입력받아 버퍼링하도록 구성되는 반도체 집적 회로 장치.
  7. 제 5 항에 있어서,
    상기 회로부는 상기 동작 신호를 분배하여 상기 패스 트랜지스터의 문턱 전압 이상의 전압을 출력하도록 구성되는 반도체 집적 회로 장치.
  8. 제 2 항에 있어서,
    상기 메모리 셀 어레이에 이레이즈 전압 인가시,
    상기 전압 유지 블록은 상기 임의의 배선에 상기 이레이즈 전압과 실질적으로 동일한 전압을 제공하도록 구성되는 반도체 집적 회로 장치.
  9. 제 2 항에 있어서,
    상기 메모리 셀 어레이에 리드 전압 인가시,
    상기 전압 유지 블록은 상기 임의의 배선에 상기 리드 전압과 실질적으로 동일한 전압을 제공하도록 구성하는 반도체 집적 회로 장치.
  10. 제 3 항에 있어서,
    상기 임의의 배선과 상기 전압 유지 블록은 라우팅(routing) 배선에 의해 연결되는 반도체 집적 회로 장치.
  11. 제 8 항에 있어서,
    상기 라우팅 배선은 상기 드레인 또는 소스와 오버랩되도록 연장되는 반도체 집적 회로 장치.
  12. 블록 선택 신호에 응답하여 글로벌 워드 라인의 신호를 셀 워드 라인에 전달하는 패스 트랜지스터; 및
    상기 패스 트랜지스터의 소스 또는 드레인과 오버랩되는 배선들 중 하나에 상기 패스 트랜지스터의 문턱 전압 이상 및 상기 글로벌 워드 라인의 신호 전압 이하의 전압을 인가하도록 구성되는 전압 유지 블록을 포함하는 반도체 집적 회로 장치.
  13. 제 12 항에 있어서,
    상기 글로벌 워드 라인 신호는 메모리 셀 어레이를 프로그램하기 위한 전압 레벨을 갖는 반도체 집적 회로 장치.
  14. 제 13 항에 있어서,
    상기 전압 유지 블록은,
    상기 동작 신호 유지 전압을 생성하기 위한 회로부; 및
    상기 프로그램 전압에 응답하여 상기 동작 신호 유지 전압을 출력하도록 구성되는 스위치를 포함하는 반도체 집적 회로 장치.
  15. 제 14 항에 있어서,
    상기 회로부는 상기 동작 신호를 입력받아 버퍼링하도록 구성되는 반도체 집적 회로 장치.
  16. 제 14 항에 있어서,
    상기 회로부는 상기 동작 신호를 분배하여 상기 패스 트랜지스터의 문턱 전압 이상의 전압을 출력하도록 구성되는 반도체 집적 회로 장치.
  17. 제 12 항에 있어서,
    상기 배선과 상기 전압 유지 블록은 라우팅(routing) 배선에 의해 연결되고,
    상기 라우팅 배선은 상기 소스 또는 드레인과 오버랩되도록 배열되는 반도체 집적 회로 장치.
  18. 비휘발성 메모리 장치의 프로그램 단계 시, 프로그램 전압을 메모리 셀 어레이에 전달하기 위한 패스 트랜지스터의 접합 영역과 절연막을 두고 오버랩되는 배선에, 상기 배선과 상기 접합 영역간의 기생 캐패시턴스가 감소될 수 있도록 프로그램 유지 전압을 제공하는 단계를 포함하는 반도체 집적 회로 장치의 구동방법.
  19. 제 18 항에 있어서,
    상기 프로그램 유지 전압은 상기 패스 트랜지스터의 문턱 전압 이상 상기 프로그램 전압 이하의 전압을 갖는 반도체 집적 회로 장치의 구동방법.
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