KR20140144988A - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것으로, 반도체 기판에 적어도 서로 다른 네방향으로 연장된 모양으로 정의된 활성 영역 및 상기 활성 영역의 각 연장부 상에 형성된 제1 내지 제4 트랜지스터의 게이트들을 포함하며, 상기 제1 내지 제4 트랜지스터는 하나의 정션 영역을 공유하는 반도체 장치에 관한 것이다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치 중 데이터를 저장할 수 있는 메모리 장치는 전원공급 차단시 데이터의 유지 여부에 따라 휘발성 메모리 소자와 비휘발성 메모리 소자로 나누어진다. 휘발성 메모리 소자는 전원공급 차단시 데이터가 소멸되는 메모리 소자로서, 디램 및 에스램이 이에 속한다. 비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자로서, 플래시 메모리 소자가 이에 속한다.
예를 들어, 플로팅 게이트 전극에 전하를 주입하여 데이터를 저장하는 플로팅 게이트형 비휘발성 메모리 소자의 경우, F-N 터널링(Fowler-Nordheim tunneling)방식에 의해 프로그램/소거 동작을 진행하게 되는데, 이때 프로그램 전압(Vpgm) 및 패스 전압(Vpass)과 같은 고전압을 이용하여 프로그램 동작을 수행하게 된다.
따라서, 비휘발성 메모리 소자는 글로벌 워드 라인에 공급된 높은 프로그램 전압(Vpgm) 또는 패스 전압(Vpass)을 로컬 워드 라인에 전달하기 위한 고전압 트랜지스터을 구비하게 된다.
반도체 메모리 장치는 점차 고용량화를 구현하기 위하여 하나의 메모리 블럭안에 배치되는 메모리 셀의 수가 증가되고, 이로 인하여 메모리 셀들과 연결되는 워드라인의 수가 점차 증가한다. 이에, 워드라인과 글로벌 워드라인을 연결하여 워드라인에 동작 전압을 전달하기 위한 고전압 트랜지스터의 수도 증가하게 되어 면적이 증가하는 문제점이 발생한다.
본 발명의 실시 예는 스위치부의 면적을 감소시킬 수 있는 반도체 장치를 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 장치는 반도체 기판에 적어도 서로 다른 네방향으로 연장된 모양으로 정의된 활성 영역 및 상기 활성 영역의 각 연장부 상에 형성된 제1 내지 제4 트랜지스터의 게이트들을 포함하며, 상기 제1 내지 제4 트랜지스터는 하나의 정션 영역을 공유한다.
본 발명의 다른 실시 예에 따른 반도체 장치는 다수의 메모리 블록 및 상기 다수의 메모리 블록의 워드라인들과 글로벌 워드라인을 연결하기 위한 다수의 스위치 유닛을 포함하며, 상기 다수의 스위치 유닛 각각은 적어도 4개 이상의 패스 트랜지스터를 포함하며, 상기 4개의 패스 트랜지스터는 하나의 정션 영역을 공유한다.
본 발명의 또 다른 실시 예에 따른 반도체 장치는 다수의 메모리 블록을 포함하는 메모리부, 동작 전압들을 생성하기 위한 전압 제공부, 상기 다수의 메모리 블록을 선택하기 위한 제어 신호들을 생성하기 위한 블럭 선택 신호 생성부, 및 상기 제어 신호들에 응답하여 상기 동작 전압들을 상기 다수의 메모리 블록에 전달하기 위한 스위칭부를 포함하며, 상기 다수의 스위치 유닛 각각은 십자(+) 모양의 활성 영역 상에 형성되며 하나의 정션 영역을 서로 공유하도록 배치된 제1 내지 제4 패스 트랜지스터를 포함한다.
본 발명에 따르면, 다수의 메모리 블럭의 워드라인에 동작 전압을 전달하기 위한 다수의 패스 트랜지스터들이 동일한 정션을 공유하도록 배치되도록 구성하여 다수의 패스 트랜지스터들이 포함된 스위치부의 면적이 감소되어 반도체 장치의 집적도를 개선할 수 있다.
도 1은 본 발명에 따른 반도체 장치의 구성도이다.
도 2는 도 1에 도시된 스위치부(120)와 메모리부(140)의 연결관계를 나타내는 구성도이다.
도 3은 도 2에 도시된 스위치 유닛의 평면도이다.
도 4는 도 3에 도시된 스위치 유닛의 단면도이다.
도 5는 도 2에 도시된 스위치 유닛의 다른 실시 예를 나타내는 평면도이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 반도체 장치의 구성도이다.
도 1을 참조하면, 반도체 장치(100)는 전압 제공부(110), 스위치부(120), 블럭 선택신호 생성부(130), 및 메모리부(140)를 포함한다.
전압 제공부(110)는 반도체 장치(100)의 프로그램, 독출, 소거 동작 등에 필요한 동작 전압들을 생성하고, 생성된 동작 전압들을 다수의 글로벌 워드라인들(GWL<m:0>)을 통해 스위치부(120)로 출력한다.
블럭 선택신호 생성부(130)는 스위치부(120)를 제어하기 위한 다수의 블럭 선택 신호(BLKWL<n:0>)를 출력한다. 다수의 블럭 선택 신호(BLKWL<n:0>)는 다수의 글로벌 워드라인들(GWL<m:0>)과 각 메모리 블럭(BLK0 내지 BLKn)에 대응하는 워드라인 그룹(WL<m:0>)을 선택적으로 연결되도록 스위치부(120)를 제어하기 위한 신호이다.
스위치부(120)는 블럭 선택신호 생성부(130)에서 출력된 다수의 블럭 선택 신호(BLKWL<n:0>)에 응답하여 다수의 글로벌 워드라인들(GWL<m:0>)과 각 메모리 블럭(BLK0 내지 BLKn)에 대응하는 워드라인 그룹(WL<m:0>)을 선택적으로 연결한다. 즉, 스위치부(120)는 전압 제공부(110)에서 생성되어 다수의 글로벌 워드라인들(GWL<m:0>)을 통해 인가된 동작 전압들을 각 메모리 블럭(BLK0 내지 BLKn)에 대응하는 워드라인 그룹(WL<m:0>)을 통해 메모리부(140)으로 전송한다.
메모리부(140)는 다수의 메모리 블럭(BLK0 내지 BLKn)을 포함하며, 각각의 메모리 블럭(BLK0 내지 BLKn)은 대응하는 워드라인 그룹(WL<m:0>)과 각각 연결된다. 또한 다수의 메모리 블럭(BLK0 내지 BLKn)은 워드라인들(WL<m:0>)에 연결된 다수의 메모리 셀들을 포함한다.
도 2는 도 1에 도시된 스위치부(120)와 메모리부(140)의 연결관계를 나타내는 구성도이다.
도 2를 참조하면, 스위치부(120)는 다수의 스위치 유닛(121)을 포함하도록 구성된다.
본 발명의 일 실시 예에서는 하나의 스위치 유닛(121)이 하나의 글로벌 워드라인(예를 들어 GWL0)과 4개의 메모리 블럭(예를 들어 BLK0 내지 BLK3)의 각각의 워드라인들(예를 들어 WL0) 사이에 연결되며, 블럭 선택 신호들(BLKWL<3:0>)에 응답하여 하나의 글로벌 워드라인(GWL0)과 4개의 메모리 블럭(BLK0 내지 BLK3)의 각각의 워드라인들(WL0)을 선택적으로 연결한다. 이와 같이 다른 스위치 유닛(121)은 하나의 글로벌 워드라인(GWLm)과 4개의 메모리 블럭(BLK0 내지 BLK3)의 각각의 워드라인들(WLm) 사이에 연결되며, 블럭 선택 신호들(BLKWL<3:0>)에 응답하여 하나의 글로벌 워드라인(GWLm)과 4개의 메모리 블럭(BLK0 내지 BLK3)의 각각의 워드라인들(WLm)을 선택적으로 연결한다. 또한 다른 스위치 유닛(121)은 하나의 글로벌 워드라인(GWL0)과 4개의 메모리 블럭(BLKn-3 내지 BLKn)의 각각의 워드라인들(WL0) 사이에 연결되며, 블럭 선택 신호들(BLKWL<n:n-3>)에 응답하여 하나의 글로벌 워드라인(GWL0)과 4개의 메모리 블럭(BLKn-3 내지 BLKn)의 각각의 워드라인들(WL0)을 선택적으로 연결한다.
또한 4개의 메모리 블럭(예를 들어 BLK0 내지 BLK3)에 대응하는 다수의 스위치 유닛(121)들을 하나의 스위치 그룹(GP1)으로 정의할 수 있다. 하나의 스위치 그룹(GP1)에 포함된 스위치 유닛(121)의 수는 글로벌 워드라인(GWL<m:0>)의 수와 동일한 것이 바람직하다. 또한 하나의 스위치 그룹(GP1)의 다수의 스위치 유닛(121)은 공통의 블럭 선택 신호들(BLKWL<3:0>)에 의해 제어된다.
본 발명의 일 실시 예에서는 하나의 스위치 유닛(121)이 4개의 메모리 블럭에 대응하는 실시 예를 설명하였으나, 이에 한정되지 아니하고 4개 이상의 메모리 블럭에 대응할 수 있다. 이에 대해서는 도 5를 통해 후술하도록 한다.
도 3은 도 2에 도시된 스위치 유닛의 평면도이다.
도 3을 참조하면, 하나의 스위치 유닛(121)은 반도체 기판의 활성 영역(121A)의 각 연장부들 상에 제1 내지 제4 게이트 패턴(121B, 121C, 121D, 121E)이 형성되어 있다. 이를 좀더 상세하게 설명하면, 반도체 기판에 십자(+) 모양으로 정의된 활성 영역(121A) 중 상하좌우 4방향의 연장부 상에 활성영역을 가로지르는 제1 내지 제4 게이트 패턴(121B, 121C, 121D, 121E)이 형성된다. 또한 십자(+) 모양의 활성 영역의 가운데 부분에는 글로벌 워드라인과 연결되는 제1 콘택(121F)이 형성되고, 십자(+) 모양의 활성 영역의 상하좌우 4방향의 연장부 단부에는 4개의 메모리 블럭의 워드라인과 연결되는 제2 콘택들(121G, 121H, 121I, 121J)이 형성된다. 즉, 십자(+) 모양의 활성 영역 상에 4개의 트랜지스터 게이트 패턴이 형성되며, 4개의 패스 트랜지스터는 제1 콘택(121F)이 연결되는 활성 영역의 정션을 서로 공유한다. 이로써 4개의 패스 트랜지스터가 각각의 활성 영역을 갖는 구조보다 면적을 감소시킬 수 있다.
도 4는 도 3에 도시된 스위치 유닛의 단면도이다.
도 4를 참조하면, 반도체 기판(SUB)의 활성 영역(121A) 상에 다수의 게이트 패턴(121E, 121C)이 형성되며, 활성 영역(121A)의 양단부 상에는 제2 콘택들(121J, 121H)이 형성된다. 또한 다수의 게이트 패턴(121E, 121C) 사이의 활성 영역(121A) 상에는 제1 콘택(121F)이 형성된다. 제1 콘택(121F) 및 제2 콘택들(121J, 121H)이 접촉되는 활성 영역(121A)에는 이온 주입 공정을 통해 정션(Junction)이 형성되는 것이 바람직하다.
도 5는 도 2에 도시된 스위치 유닛의 다른 실시 예를 나타내는 평면도이다.
도 5를 참조하면, 스위치 유닛(122)는 도 2의 스위치 유닛(121)을 지시하나 도 3에 도시된 스위치 유닛(121)과 구분하기 위하여 스위치 유닛의 도면 부호를 122로 도시하였다. 본 발명의 다른 실시 예에 따른 스위치 유닛(122)은 5개의 트랜지스터 게이트 패턴이 하나의 제1 콘택(122L)이 연결되는 활성 영역의 정션을 서로 공유한다. 이를 위해 활성 영역(122A)는 도면과 같이 연장부가 5개 갖도록 형성되며, 각 연장부 상에 활성영역을 가로지르는 제1 내지 제5 게이트 패턴(122B, 122C, 122D, 122E, 122F)이 형성된다.
또한 본 발명의 실시 예는 도 3 및 도 5에 도시된 구조에 국한되는 것이 아니라 활성 영역이 6개 이상의 연장부를 갖도록 구성하고 각 연장부 상에 게이트 패턴을 형성하여 하나의 스위치 유닛이 6개 이상의 트랜지스터를 포함하도록 구성할 수 있다.
상술한 본 발명의 실시 예에 따르면, 다수의 메모리 블럭(BLK0 내지 BLKn)의 워드라인들(WL<m:0>)에 동작 전압을 전달하기 위한 다수의 패스 트랜지스터들이 동일한 정션을 공유하는 스위치 유닛(121)으로 구성되어 스위치부의 면적이 감소되어 반도체 장치의 집적도를 개선할 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1100)은 반도체 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
반도체 메모리 장치(1120)는 도 1 내지 도 5에서 상술한 실시예들을 참조하여 설명한 반도체 장치를 지시한다. 또한, 반도체 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 반도체 메모리 장치(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 반도체 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 반도체 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 반도체 메모리 장치(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 앞서 도 6을 참조하여 설명한 바와 같이, 반도체 메모리 장치(1120), 메모리 컨트롤러(1110)로 구성될 수 있다.
100 : 반도체 장치 110 : 전압 제공부
120 : 스위치부 130 : 블럭 선택 신호 생성부
140 : 메모리부 121, 122 : 스위치 유닛

Claims (20)

  1. 반도체 기판에 적어도 서로 다른 네방향으로 연장된 모양으로 정의된 활성 영역; 및
    상기 활성 영역의 각 연장부 상에 형성된 제1 내지 제4 트랜지스터의 게이트들을 포함하며,
    상기 제1 내지 제4 트랜지스터는 하나의 정션 영역을 공유하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 활성 영역은 십자(+) 모양으로 정의된 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제1 내지 제4 트랜지스터는 하나의 글로벌 워드라인과 4개의 워드라인을 스위칭하기 위한 패스 트랜지스터인 반도체 장치.
  4. 제 1 항에 있어서,
    상기 하나의 정션 영역은 글로벌 워드라인과 연결되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제1 내지 제4 트랜지스터는 4개의 메모리 블럭에 각각 하나씩 포함된 워드라인들과 연결되는 반도체 장치.
  6. 제 1 항에 있어서,
    제1 내지 제4 트랜지스터의 게이트들은 상기 활성 영역의 연장부를 가로지르도록 배치된 반도체 장치.
  7. 제 2 항에 있어서,
    상기 십자(+) 모양의 활성 영역의 연장부 단부에는 4개의 메모리 블럭의 워드라인과 연결되는 콘택들을 더 포함하는 반도체 장치.
  8. 다수의 메모리 블록; 및
    상기 다수의 메모리 블록의 워드라인들과 글로벌 워드라인을 연결하기 위한 다수의 스위치 유닛을 포함하며,
    상기 다수의 스위치 유닛 각각은 적어도 4개 이상의 패스 트랜지스터를 포함하며, 상기 4개의 패스 트랜지스터는 하나의 정션 영역을 공유하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 4개 이상의 패스 트랜지스터는 십자(+) 모양의 활성 영역의 각 연장부 상에 형성되는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 4개 이상의 패스 트랜지스터는 하나의 글로벌 워드라인과 적어도 4개 이상의 워드라인을 스위칭하기 위한 패스 트랜지스터인 반도체 장치.
  11. 제 8 항에 있어서,
    상기 하나의 정션 영역은 상기 글로벌 워드라인과 연결되는 반도체 장치.
  12. 제 8 항에 있어서,
    상기 4개 이상의 패스 트랜지스터는 적어도 4개 이상의 메모리 블럭에 각각 하나씩 포함된 워드라인들과 연결되는 반도체 장치.
  13. 제 9 항에 있어서,
    상기 4개 이상의 패스 트랜지스터의 게이트들은 상기 활성 영역의 연장부를 가로지르도록 배치된 반도체 장치.
  14. 제 9 항에 있어서,
    상기 십자(+) 모양의 활성 영역의 연장부 단부에는 4개의 메모리 블럭의 워드라인과 연결되는 콘택들을 더 포함하는 반도체 장치.
  15. 다수의 메모리 블록을 포함하는 메모리부;
    동작 전압들을 생성하기 위한 전압 제공부;
    상기 다수의 메모리 블록을 선택하기 위한 제어 신호들을 생성하기 위한 블럭 선택 신호 생성부;
    상기 제어 신호들에 응답하여 상기 동작 전압들을 상기 다수의 메모리 블록에 전달하기 위한 스위칭부를 포함하며,
    상기 다수의 스위치 유닛 각각은 십자(+) 모양의 활성 영역 상에 형성되며 하나의 정션 영역을 서로 공유하도록 배치된 제1 내지 제4 패스 트랜지스터를 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 하나의 정션 영역은 글로벌 워드라인과 연결되는 반도체 장치.
  17. 제 15 항에 있어서,
    상기 제1 내지 제4 패스 트랜지스터는 상기 다수의 메모리 블럭 중 4개의 메모리 블럭에 각각 하나씩 포함된 워드라인들과 연결되는 반도체 장치.
  18. 제 15 항에 있어서,
    상기 제1 내지 제4 패스 트랜지스터의 게이트들은 상기 활성 영역의 연장부를 가로지르도록 배치된 반도체 장치.
  19. 제 15 항에 있어서,
    상기 제1 내지 제4 패스 트랜지스터는 상기 제어 신호에 응답하여 동작하는 반도체 장치.
  20. 제 15 항에 있어서,
    상기 스위치 유닛은 하나의 글로벌 라인을 상기 제어 신호들에 응답하여 4개의 워드라인들과 선택적으로 연결하는 반도체 장치.
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