KR101325492B1 - 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법 - Google Patents

3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법 Download PDF

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Abstract

본 발명은 3차원 스타구조를 갖는 단위 빌딩 구조, 이를 이용한 3차원 낸드 플래시 어레이 및 그 동작방법에 관한 것으로, 각 비트 라인으로 각 층을 선택하게 하고, 각 층에서 수평방향으로 형성된 액티브 라인들은 각 스트링 선택 라인에 의하여 선택되도록 함으로써, 주변회로의 변경을 최소화하면서 동작속도 및 효율을 극대화시키며, 스트링선택트랜지스터의 게이트 길이를 충분히 길게 형성함으로써, 종래와 같이 어렵게 불순물 도핑층을 형성할 필요가 없게 되고, 각 액티브 라인 끝단에는 공통 바디로 연결되어 블록 이레이즈 동작도 가능하고, 비트 라인 결함 시에도 단위 빌딩 여유로 용이하게 대처할 수 있으며, 판 상의 셀 게이트들을 하나의 워드 라인 페이지 평면(page plane)으로 선택하고, 선택된 워드 라인 페이지 평면에서 스트링선택라인들을 하나 씩 순차적으로 선택하며 동작시킴으로써, 단위 빌딩 구조가 2 이상 확장되더라도, 빠른 속도로 동작시킬 수 있는 효과가 있다.

Description

3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법{NAND FLASH MEMORY ARRAY HAVING 3D STAR STRUCTURE AND OPERATION METHOD THEREOF}
본 발명은 낸드 플래시 메모리 어레이 및 그 동작방법에 관한 것으로, 더욱 상세하게는 3차원 적층 어레이 구조(STAR 구조: STacked ARray 구조, 이하 '스타 구조'라 함)를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
낸드 플래시 메모리는 소자의 사이즈를 스케일링 다운하면서, 집적도를 향상시켜 왔다. 하지만, 소자의 사이즈 축소가 한계에 부딪히면서 3차원 적층 NAND 플래시 메모리가 제안되고 있다.
3차원 적층 NAND 플래시 메모리가 상용화되기 위해서는 다음과 같은 문제점들이 해결되어야 한다.
첫째로, 기존의 2차원 NAND 플래시 메모리의 동작 속도 및 효율 면에서 손해가 없는 구조여야 한다.
NAND 플래시 메모리는 고용량의 데이터를 고속으로 처리하게 구성되는데, 이를 위해, page 단위를 기반으로 하여 읽기, 쓰기 동작이 수행되며, 지우기 동작은 block 단위로 수행하게 된다.
즉, 도 1과 같이, 기존의 2차원 NAND 플래시 메모리는 선택된 워드 라인(WL)에 해당하는 셀(cell) 정보가 비트 라인(BL)을 따라서 page buffer로 옮겨지게 된다. 이때, Interleaving Architecture의 경우에는 BL을 odd/even으로 나누어서 2번에 걸쳐서 정보를 읽거나 쓰게 되며(Tanaka et al., "A quick intelligent page-programming architecture and a shielded bitline sensing method for 3 V-only NAND flash memory," IEEE Jounal of Solid-state Circuits, Vol. 29, No. 11, pp. 1366-1373, 1994 참조), All Bit Line Architecture의 경우에는 모든 비트 라인들을 한번에 읽거나 쓰게 된다(Cernea et. al., “A 34 MB/s MLC Write Throughput 16 Gb NAND With All Bit Line Architecture on 56 nm Technology,” IEEE Jounal of Solid-state Circuits, Vol. 44, pp. 186-194, 2009 참조).
이러한 page 단위의 읽기, 쓰기 동작을 통하여 NAND 플래시 메모리는 고용량의 데이터를 한꺼번에 처리할 수 있게 되는 것이다. 따라서, 3차원 NAND 플래시 메모리의 경우에도 읽기, 쓰기 동작의 속도와 효율(throughput) 측면에 있어서 2차원에 비하여 손해가 없을 것이 요구된다.
둘째로, 층 선택을 위한 추가공간 및 공정 step 수를 최소화하여야 한다.
3차원 NAND 플래시 메모리의 경우에는 정보들이 3차원 공간 속에 저장되어 있으므로, 기존의 2차원(x,y)의 주소가 아닌 3차원(x,y,z)의 주소를 필요로 한다. 따라서, 적층된 각 층을 선택하기 위한 컨택부가 필요하게 되는데, 이때 추가되는 컨택부의 공간을 최소화하는 것이 필요하다.
일 예로, 도 2에 도시된 종래 3차원 NAND 플래시 메모리는, 층 선택을 복수 개의 스트링선택라인들(SSLs)로 하는 구성을 보여준다(Kim et. al., “Multi-layered vertical gate NAND flash overcoming stacking limit for terabit density storage,” in VLSI Symp. Tech. Dig., pp. 188-189, 2009 참조).
그런데, 이에 의하면, 적층 수가 높아질수록 필요로 하는 SSL의 개수가 많아지므로, 각 층을 선택하기 위한 컨택부의 추가공간이 늘어날 수밖에 없는 문제점이 있다.
셋째로, 기존의 2차원 NAND 동작 방식처럼 body erase가 가능하여야 한다.
도시바(Toshiba)에서 발표한 BiCS 및 P-BiCS의 경우에는 지우기 동작 시에 GIDL을 이용하게 된다(Katsumata et. al., “Pipe-shaped BiCS flash memory with 16 stacked layers and multi-level-cell operation for ultra high density storage devices,” in VLSI Symp. Tech. Dig., pp. 136-137, 2009 참조).
그러나, GIDL을 이용하는 경우에는 WL에 음의 전압을 인가하게 되므로 추가적인 주변회로의 교체가 요구되는 문제점이 있다.
따라서, 기존의 2차원 NAND 플래시 주변회로와의 호환성을 고려할 때, 기존의 2차원 NAND 플래시처럼 block 단위의 body erase가 가능하도록 하는 것이 좋다.
넷째로, 게이트 물질로써 금속물질을 사용 가능하여야 한다.
3차원 NAND 플래시 어레이(array)의 경우 array가 확장된 만큼 WL의 RC delay가 문제가 될 소지가 많다. 따라서, 저항이 낮은 금속 물질로써 WL을 구성하는 것이 유리하다. 아울러, 3차원 적층 NAND 플래시의 경우에는 기존의 floating gate type이 아닌, nitride막을 전하 저장층으로 하는 CTF(Charge Trap Falsh)을 기반으로 구성이 이루어지는데, 금속물질의 게이트를 사용하면 빠른 지우기 속도, 넓은 문턱전압 window, 우수한 retention 특성을 가지는 것이 밝혀져 있다(Jang et. al., “Vertical cell array using TCAT (Terabit Cell Array Transistor) technology for ultra high density NAND flash memory,” in VLSI Symp. Tech. Dig., pp. 192-193, 2008 참조).
상기와 같은 문제점들을 해결하고자 다양한 특허 문헌들이 개시되고 있으나, 상기 문제들 중 일부를 해결하기 위한 것이어서, 이를 기초로 상용화하기 어려운 점이 있다.
예를 들어, 한국 공개특허공보 제10-2010-0081559호에 의하면, 기존 2차원 NAND 플래시 어레이가 복수 개로 수직 적층된 3차원 구조를 개시하고 있으나, 공통소스라인(CSL)으로 층 선택이 이루어지도록 함으로써, 층수가 증가 될수록 각 층을 선택하기 위한 컨택부 면적이 넓어지는 문제점이 있고, 각 액티브 라인의 채널 영역이 바디와 연결되지 못하여 body erase가 불가능한 문제점이 있다.
따라서, 본 발명은 상기에서 제기된 종래 3차원 NAND 플래시 어레이의 문제점들을 종합적으로 해결하기 위한 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 3차원 스타구조를 갖는 낸드 플래시 어레이의 단위 빌딩 구조는 반도체 기판 상에 제 1 반도체층들로 x축 방향으로 소정의 길이를 가지고 y축 방향으로 일정 간격 이격되며 z축 방향으로 적층되어 형성된 복수 개의 액티브 라인들과, 상기 복수 개의 액티브 라인들 일측에 형성되어 상기 각 액티브 라인을 전기적으로 연결하는 컨택부와, 상기 컨택부에 이웃한 상기 복수 개의 액티브 라인들 상에 형성되어 상기 각 액티브 라인을 선택하는 스트링 선택부와, 상기 스트링 선택에 이웃한 상기 복수 개의 액티브 라인들 상에 셀 소자들을 형성하는 셀 형성부와, 상기 셀 형성부에 이웃한 상기 복수 개의 액티브 라인들 상에 형성되어 상기 각 액티브 라인에 공통 소스 전압을 인가하는 접지 선택부를 포함하여 구성된 3차원 스타구조를 갖는 낸드 플래시 어레이의 단위 구조에 있어서, 상기 셀 형성부는 상기 스트링 선택부와 상기 접지 선택부 사이에서 상기 복수 개의 액티브 라인들 상에 전하저장층을 포함한 게이트 절연막 스택을 사이에 두고 상기 각 액티브 라인을 교차하며 x축 방향으로 일정 간격 이격되어 형성된 복수 개의 yz 평면을 갖는 판 상의 셀 게이트들을 포함하고, 상기 스트링 선택부는 상기 컨택부와 상기 셀 형성부 사이에서 상기 각 액티브 라인 상에 게이트 절연막을 사이에 두고 형성된 복수 개의 스트링선택트랜지스터들과, 상기 복수 개의 스트링선택트랜지스터들 중 z축 방향으로 형성된 스트링선택트랜지스터들의 게이트들을 전기적으로 연결하기 위해 수직하게 형성된 복수 개의 스트링 선택 기둥들로 구성되고, 상기 컨택부는 상기 복수 개의 스트링선택트랜지스터들 중 동일층에 위치한 각 스트링선택트랜지스터와 연결되도록 상기 각 액티브 라인의 일단에서 y축 방향으로 상기 제 1 반도체층들과 동일한 제 2 반도체층들이 적층되어 형성된 액티브 라인 연결부와, 상기 액티브 라인 연결부의 일단과 연결되며 상기 액티브 라인 연결부와 나란하게 y축 방향으로 상기 제 2 반도체층들과 동일한 제 3 반도체층들이 적층되어 형성되되 층이 낮아질수록 돌출되는 상기 제 3 반도체층의 y축 방향 길이가 길어지는 계단형상을 한 비트 라인 컨택부로 구성되고, 상기 비트 라인 컨택부를 통하여 상기 제 3 반도체층들 각각에 전기적으로 연결되는 비트 라인들의 개수는 상기 스트링 선택 기둥들의 개수와 동일한 것을 특징으로 한다.
여기서, 상기 비트 라인 컨택부의 y축 방향 최대 길이는 상기 각 셀 게이트의 y축 방향 길이와 같은 것 일 수 있다.
그리고, 상기 액티브 라인 연결부와 상기 셀 형성부 사이의 상기 각 액티브 라인에는 불순물 도핑층 없이 상기 각 스트링선택트랜지스터의 게이트가 형성된 것일 수 있다.
그리고, 상기 복수 개의 스트링 선택 기둥은 각각 각 xz 평면으로 적층된 스트링선택트랜지스터들의 게이트들을 연결시키며 xy 평면상에서 지그재그로 교차형성될 수 있다.
그리고, 상기 접지 선택부는 상기 복수 개의 액티브 라인들 타단에 하나로 연결된 반도체 바디부와, 상기 반도체 바디부 및 상기 복수 개의 액티브 라인들 상에 게이트 절연막을 사이에 두고 형성된 yz 평면을 갖는 접지선택트랜지스터의 게이트와, 상기 접지선택트랜지스터의 게이트에 이웃한 상기 반도체 바디부에 형성된 하나 이상의 공통 소스용 불순물 도핑층을 포함하여 구성되되, 상기 공통 소스용 불순물 도핑층이 형성되지 않은 상기 반도체 바디부는 상기 각 액티브 라인과 공통 바디로 연결될 수 있다.
그리고, 상기 공통 소스용 불순물 도핑층은 상기 반도체 바디부에 xz 평면으로 적층된 상기 복수 개의 액티브 라인들 사이마다 y축 방향으로 일정 간격 이격되며 복수 개로 형성되고, 상기 공통 바디는 상기 반도체 바디부에 상기 공통 소스용 불순물 도핑층이 형성되지 않는 부위로 남아 있고, 상기 공통 소스용 불순물 도핑층 및 상기 공통 바디에는 하나의 공통 라인 컨택부와 연결되고, 상기 공통 라인 컨택부에는 공통 소스 라인 및 바디 컨택 라인이 연결될 수 있다.
또한, 본 발명에 의한 3차원 스타구조를 갖는 낸드 플래시 어레이는 상기 단위 빌딩 구조가 2개 이상 y축 방향으로 일정 간격 이격되며 배열되어 3차원 블록 어레이를 이루고, 상기 각 단위 빌딩 구조의 상기 각 셀 게이트는 이웃 단위 빌딩 구조의 대응되는 셀 게이트와 y축 방향으로 형성된 워드 라인으로 전기적으로 연결되고, 상기 각 단위 빌딩 구조의 상기 각 스트링 선택 기둥은 z축 방향으로 형성된 하나 이상의 컨택 플러그와 x축 방향으로 형성된 중간 배선을 통하여 이웃 단위 빌딩 구조의 대응되는 스트링 선택 기둥과 y축 방향으로 형성된 스트링선택라인에 전기적으로 연결되고, 상기 각 단위 빌딩 구조의 상기 각 비트 라인은 상기 비트 라인 컨택부의 각 층 상에 형성된 z축 방향의 비트 라인 컨택 플러그를 통하여 x축 방향으로 형성된 것을 특징으로 한다.
여기서, 상기 3차원 블록 어레이의 구조가 2개 이상 x축 방향으로 일정 간격 이격되며 배열되고, 상기 각 단위 빌딩 구조의 상기 각 비트 라인은 x축 방향으로 배열된 이웃 단위 빌딩 구조의 대응되는 비트 라인 컨택부의 층과 전기적으로 연결될 수 있다.
본 발명에 의한 3차원 스타구조를 갖는 낸드 플래시 어레이는 상기 단위 빌딩 구조가 2개 이상 x축 방향으로 일정 간격 이격되며 배열되어 3차원 블록 어레이를 이루고, 상기 각 단위 빌딩 구조의 상기 각 셀 게이트는 y축 방향으로 형성된 워드 라인으로 전기적으로 연결되고, 상기 각 단위 빌딩 구조의 상기 각 스트링 선택 기둥은 z축 방향으로 형성된 컨택 플러그를 통하여 이웃 단위 빌딩 구조의 대응되는 스트링 선택 기둥과 x축 방향으로 형성된 스트링선택라인에 전기적으로 연결되고, 상기 각 단위 빌딩 구조의 상기 각 비트 라인은 상기 비트 라인 컨택부의 각층 상에 형성된 z축 방향의 비트 라인 컨택 플러그를 통하여 이웃 단위 빌딩 구조의 대응되는 비트 라인 컨택부의 층과 전기적으로 연결되도록 x축 방향으로 형성된 것을 특징으로 할 수도 있다.
여기서, 상기 3차원 블록 어레이의 구조가 2개 이상 y축 방향으로 일정 간격 이격되며 배열되고, 상기 각 단위 빌딩 구조의 상기 각 셀 게이트는 y축 방향으로 배열된 이웃 단위 빌딩 구조의 대응되는 셀 게이트와 전기적으로 연결되도록 한 것일 수 있다.
한편, 본 발명에 의한 3차원 스타구조를 갖는 낸드 플래시 어레이의 동작방법은 상기 복수 개의 단위 빌딩 구조들에서 동일 yz 평면을 갖는 판 상의 셀 게이트들을 하나의 워드 라인 페이지 평면(page plane)으로 선택하고, 선택된 워드 라인 페이지 평면에서 상기 스트링선택라인들을 하나 씩 순차적으로 선택하며 동작시킨 이후에 다음 워드 라인 페이지 평면으로 넘어가며 동작시키는 것을 특징으로 한다.
여기서, 프로그램 동작을 위하여, 상기 페이지 평면(page plane)으로 선택된 워드 라인에는 프로그램 전압(Vpgm)이, 비선택 워드 라인들에는 패스 전압(Vpass)이 인가되고, 상기 각 단위 빌딩 구조별로 상기 비트 라인들 중 선택된 비트라인에는 접지, 비선택 비트 라인들에는 일정 공급 전압(Vcc)이 인가되고, 상기 스트링선택라인들 중 선택된 스트링선택라인에는 일정 공급 전압(Vcc)이, 비선택 스트링선택라인에는 접지되고, 상기 단위 빌딩 구조들의 각 접지선택트랜지스터의 게이트에 전기적으로 연결된 접지선택라인에는 접지되고, 상기 단위 빌딩 구조들의 각 공통 소스용 불순물 도핑층에 전기적으로 연결된 공통 소스 라인에는 접지되도록 할 수 있다.
그리고, 리드 동작을 위하여, 상기 페이지 평면(page plane)으로 선택된 워드 라인에는 접지, 비선택 워드 라인들에는 리드 전압(Vread)이 인가되고, 상기 각 단위 빌딩 구조별로 상기 비트 라인들 중 선택된 비트라인에는 일정 공급 전압(Vcc)이, 비선택 비트 라인들에는 접지되고, 상기 스트링선택라인들 중 선택된 스트링선택라인에는 리드 전압(Vread)이 인가되고, 비선택 스트링선택라인에는 접지되고, 상기 단위 빌딩 구조들의 각 접지선택트랜지스터의 게이트에 전기적으로 연결된 접지선택라인에는 일정 공급 전압(Vcc)이 인가되고, 상기 단위 빌딩 구조들의 각 공통 소스용 불순물 도핑층에 전기적으로 연결된 공통 소스 라인에는 접지되도록 할 수 있다.
그리고, 이레이즈 동작을 위하여, 상기 페이지 평면(page plane)으로 선택된 워드 라인에는 접지, 비선택 워드 라인들은 플로팅(floating)시키고, 상기 단위 빌딩 구조들의 각 공통 바디에 전기적으로 연결된 바디 컨택 라인에는 지우기 전압(Vres)을 인가하고, 나머지 상기 비트 라인들, 상기 스트링선택라인들 및 상기 단위 빌딩 구조들의 각 접지선택트랜지스터의 게이트에 전기적으로 연결된 접지선택라인은 플로팅(floating)시킬 수 있다.
본 발명에 의한 3차원 스타구조를 갖는 낸드 플래시 어레이의 단위 빌딩 구조는 각 비트 라인으로 각 층을 선택하게 하고, 각 층에서 수평방향의 액티브 라인들은 스트링 선택 기둥들에 의하여 선택되도록 함으로써, 상기 스트링 선택 기둥들에 연결된 스트링선택라인들을 순차적으로 선택하며 기존의 2차원 낸드 플래시 메모리의 동작과 유사한 방법으로 동작시킬 수 있게 되어, 주변회로의 변경을 최소화하면서 동작속도 및 효율 면에서 결코 손해가 발생 되지 않도록 하였고, 비트 라인 컨택부를 일측에 계단형상으로 형성하고 계단의 각층에 연결되는 비트 라인들의 개수를 스트링 선택 기둥들의 개수와 동일하게 함으로써, 불필요한 면적 손실 없이 최적의 메모리 집적도를 얻을 수 있게 되었으며, 액티브 라인 연결부와 셀 형성부 사이에 각 스트링선택트랜지스터의 게이트를 충분히 길게 형성함으로써, 종래와 같이 어렵게 불순물 도핑층을 형성할 필요가 없게 되었고, 각 액티브 라인 끝단에는 공통 바디로 연결되어 블록 이레이즈 동작도 가능하게 된 효과가 있다.
또한, 본 발명에 의한 3차원 스타구조를 갖는 낸드 플래시 어레이는 상기 어레이의 단위 빌딩 구조를 x축 방향 및/또는 y축 방향으로 일정 간격 이격하며 형성함으로써, 용이하게 메모리의 집적도를 높일 수 있고, 워드 라인 결함(fail)은 물론 비트 라인 결함 시에도 단위 빌딩 여유(redundancy)로 용이하게 대처할 수 있는 효과가 있다.
그리고, 본 발명에 의한 3차원 스타구조를 갖는 낸드 플래시 어레이의 동작방법은 복수 개의 단위 빌딩 구조들에서 동일 평면을 갖는 판 상의 셀 게이트들을 하나의 워드 라인 페이지 평면(page plane)으로 선택하고, 선택된 워드 라인 페이지 평면에서 스트링선택라인들을 하나 씩 순차적으로 선택하며 동작시킴으로써, 단위 빌딩 구조가 x축 방향 및/또는 y축 방향으로 얼마든지 확장되더라도, 빠른 속도로 동작시킬 수 있는 효과가 있다.
도 1은 종래 2차원 낸드 플래시 메모리 어레이에서 선택된 워드 라인(WL)에 해당하는 셀(cell) 정보가 비트 라인(BL)을 따라서 page buffer로 옮겨지게 되는 모습을 보여주는 평면도이다.
도 2는 종래 3차원 낸드 플래시 메모리 어레이의 구조를 개념적으로 보여주는 사시도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 스타구조를 갖는 낸드 플래시 어레이의 단위 빌딩 구조(1000)를 개념적으로 보여주는 사시도이다.
도 4는 도 3의 등가 회로도이다.
도 5는 도 3에서 스트링 선택부(200)를 확대 도시한 요부 확대도이다.
도 6은 도 3에서 접지 선택부(400)를 확대 도시한 요부 확대도이다.
도 7은 도 3에서 컨택부(100), 스트링 선택부(200) 및 셀 형성부(300)를 일부 도시한 사시도이다.
도 8 및 도 9는 도 3의 단위 빌딩 구조 2개(1100, 1200)가 각 실시예에 따라 y축 방향으로 배열된 상태에서 도 7의 View direction으로 바라본 경우의 모습을 도시한 요부 측면도이다.
도 10은 도 3의 단위 빌딩 구조에 비트 라인들(30), 스트링선택라인들(50) 및 워드 라인들(62)이 연결된 모습을 간략하게 도시한 기본 어레이 구조도이다.
도 11은 도 10의 기본 어레이가 y축 방향으로 2 이상 연결된 모습을 도시한 3차원 블록 어레이 구조도이다.
도 12는 도 11의 3차원 블록 어레이가 x축 방향으로 2 이상 연결된 모습을 도시한 3차원 어레이 구조도이다.
도 13은 도 12의 3차원 어레이가 주변회로 블록들과 연결된 모습을 보여주는 평면도이다.
도 14 및 도 15(b)는 도 13의 어레이를 동작하는 방법을 일 예로 설명하기 위한 그림이고, 도 15(a)는 도 15(b)와 대비하기 위한 종래 2차원 평면형 낸드 어레이를 동작하는 방법에 관한 것이다.
도 16은 도 13의 어레이에서 특정 비트 라인에 결함이 발생될 경우 단위 빌딩 여유(redundancy)로 극복 가능함을 보여주는 그림이다.
도 17은 도 13의 어레이를 동작하는 구체적인 일 예를 든 바이어스 인가 표이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
[ 낸드 플래시 어레이 구조에 관한 실시예 ]
본 발명에 따른 3차원 스타구조를 갖는 낸드 플래시 어레이의 실시예는, 어레이의 기본 단위를 구성하는 단위 빌딩 구조에 관한 실시예, 상기 단위 빌딩 구조가 2 이상 연결된 모습을 갖는 3차원 블록(block) 어레이에 관한 실시예, 상기 3차원 블록 어레이가 2 이상 연결된 3차원 풀(full) 어레이에 관한 실시예로 나누어 살펴볼 수 있다.
상기 3차원 구조를 갖는 각 실시예을 설명함에 있어, 편의상 첨부된 도면 일부에 도시된 바와 같이, xyz 직교 좌표를 적용한다(각 축의 방향은 첨부된 도면의 방향에 따른다. 이하 동일).
우선, 본 발명의 일 실시예에 따른 3차원 스타구조를 갖는 낸드 플래시 어레이의 단위 빌딩 구조(1000)는 기본적으로, 도 3 내지 도 6과 같이, 반도체 기판(미도시) 상에 제 1 반도체층들로 x축 방향으로 소정의 길이를 가지고 y축 방향으로 일정 간격 이격되며 z축 방향으로 적층되어 형성된 복수 개의 액티브 라인들(22)과, 상기 복수 개의 액티브 라인들 일측에 형성되어 상기 각 액티브 라인을 전기적으로 연결하는 컨택부(100)와, 상기 컨택부에 이웃한 상기 복수 개의 액티브 라인들(22) 상에 형성되어 상기 각 액티브 라인을 선택하는 스트링 선택부(200)와, 상기 스트링 선택에 이웃한 상기 복수 개의 액티브 라인들(22) 상에 셀 소자들을 형성하는 셀 형성부(300)와, 상기 셀 형성부에 이웃한 상기 복수 개의 액티브 라인들(22) 상에 형성되어 상기 각 액티브 라인에 공통 소스 전압을 인가하는 접지 선택부(400)를 포함하여 구성된다.
여기서, 상기 복수 개의 액티브 라인들(22)은 x축 방향과 수직한 단면이 4각형 구조일 수도 있으나, 도 5 및 도 6과 같이, 원형 또는 타원형일 수 있다.
그리고, 상기 셀 형성부(300)는, 도 3과 같이, 상기 스트링 선택부(200)와 상기 접지 선택부(400) 사이에서 상기 복수 개의 액티브 라인들(22) 상에 전하저장층을 포함한 게이트 절연막 스택(미도시)을 사이에 두고 상기 각 액티브 라인을 교차하며 x축 방향으로 일정 간격 이격되어 형성된 복수 개의 yz 평면을 갖는 판 상의 셀 게이트들(60)을 포함하여 구성된다.
이때, 상기 각 셀 게이트(60)는, 도 4와 같이, 각 워드 라인(WL1)(WL2)(WL3)에 전기적으로 연결되는 것으로, 게이트 절연막 스택(미도시)을 사이에 두고 상기 각 액티브 라인(22)의 좌우 또는 상하 양측으로 교차하며 지나감으로써, 각 셀이 이중 게이트 구조를 가질 수도 있고, 도 5와 같이, 게이트 절연막 스택(미도시)을 사이에 두고 상기 각 액티브 라인(22)을 둘러싸며 교차해서 지나감으로써, 각 셀이 게이트 올 어라운드(Gate-All-Around: GAA) 구조를 가질 수도 있게 한다.
그리고, 상기 게이트 절연막 스택은 질화막(nitride layer)과 같이 전하를 저장할 수 있는 물질층인 전하저장층을 포함한 2개 이상의 적층 구조를 이루는 것으로 일 예로 ONO(Oxide/Nitride/Oxide)일 수 있다.
그리고, 상기 스트링 선택부(200)는, 도 3과 같이, 상기 컨택부(100)와 상기 셀 형성부(300) 사이에서 상기 각 액티브 라인(22) 상에 게이트 절연막(46)을 사이에 두고 형성된 복수 개의 스트링선택트랜지스터들(40)과, 상기 복수 개의 스트링선택트랜지스터들(40) 중 z축 방향으로 형성된 스트링선택트랜지스터들의 게이트들(41)을 전기적으로 연결하기 위해 수직하게 형성된 복수 개의 스트링 선택 기둥들(42)로 구성된다.
여기서, 상기 각 트링선택트랜지스터(40)는, 도 3과 같이, 상기 액티브 라인 연결부(100)와 상기 셀 형성부(300) 사이에 형성되어, 수평방향(예컨대, y축 방향)으로 배열된 하나 또는 둘 이상의 액티브 라인들(22)을 선택하기 위한 것이다. 이때, 상기 각 트링선택트랜지스터(40)의 게이트(41)는, 도 3과 같이, 상기 액티브 라인 연결부(100)와 상기 셀 형성부(300) 사이에서 충분히 길게 형성함으로써, 종래와 같이, 불순물 도핑층으로 각 트링선택트랜지스터(40)의 소스/드레인 영역을 형성할 필요가 없게 함이 바람직하다.
그리고, 상기 복수 개의 스트링 선택 기둥들(42)은 일측이 각 스트링선택트랜지스터(40)의 게이트(41)와 전기적으로 연결되고, 타측은 소정의 컨택(43, 44, 45)을 통하여 각 스트링선택라인(50)과 전기적으로 연결된다. 이때, 상기 복수 개의 스트링 선택 기둥들(42)은, 도 7과 같이, 각 xz 평면으로 적층된 스트링선택트랜지스터들의 게이트들을 감싸며 연결시키고, xy 평면상에서 지그재그(zigzag)로 교차 형성하도록 하여, 이웃 스트링 선택 기둥과 연결되지 않도록 공정 여유를 줌이 바람직하다.
그리고, 상기 각 트링선택트랜지스터(40)의 게이트 절연막(46)은, 도 5와 같이, 상기 각 액티브 라인(22)을 감싸며 형성된 하나의 산화막일 수 있으나, 상기 게이트 절연막 스택과 같이, ONO 스택 구조로 형성될 수도 있다.
그리고, 상기 컨택부(100)는, 도 3과 같이, 상기 복수 개의 스트링선택트랜지스터들(40) 중 동일층에 위치한 각 스트링선택트랜지스터와 연결되도록 상기 각 액티브 라인(22)의 일단에서 y축 방향으로 상기 제 1 반도체층들과 동일한 제 2 반도체층들이 적층되어 형성된 액티브 라인 연결부(110)와, 상기 액티브 라인 연결부의 일단과 연결되며 상기 액티브 라인 연결부와 나란하게 y축 방향으로 상기 제 2 반도체층들과 동일한 제 3 반도체층들(20)이 적층되어 형성되되 층이 낮아질수록 돌출되는 상기 제 3 반도체층의 상기 y축 방향 길이가 길어지는 계단형상을 한 비트 라인 컨택부(120)로 구성된다.
즉, 상기 컨택부(100)는 제 3 반도체층들(20)이 절연막(10)을 사이에 두며 반복 적층되어 위에서 아래로 내려다 볼 때 전체적으로 'ㄷ'이 90도 회전된 형상을 가진다.
따라서, 상기 액티브 라인 연결부(110)와 비트 라인 컨택부(120)는 일단에서 서로 연결되며 각각 y축 방향으로 소정의 길이를 가지며 나란하게 형성된다.
상기 액티브 라인 연결부(110)의 각 제 3 반도체층(20)은 상기 각 스트링선택트랜지스터(40)의 게이트(41) 양측의 액티브 라인(22)에 불순물 도핑층이 형성될 경우에 각 스트링선택트랜지스터의 드레인 영역과 연결되고, 그렇지 않을 경우 즉, 도 3과 같이, 상기 각 스트링선택트랜지스터(40)의 게이트(41) 양측의 액티브 라인(22)에 불순물 도핑층 없이 게이트(41)가 길게 형성될 경우에는 각 스트링선택트랜지스터의 채널 영역과 바로 연결된다. 여기서, 스트링선택트랜지스터(40)의 채널 영역은 액티브 라인(22) 중 스트링선택트랜지스터(40)의 게이트(41)가 접하거나 감싸고 있는 부분을 말한다.
상기 비트 라인 컨택부(120)는, 도 3과 같이, 제 3 반도체층들(20)이 절연막(10)을 사이에 두고 수직으로 반복 적층되되, 각 제 3 반도체층(20)의 y축 방향 길이가 층이 낮아질수록 길어져 계단형상을 이루게 되고, 상기 계단형상으로 돌출된 각 제 3 반도체층(20)에는 소정의 비트라인 컨택(32)을 통하여 비트 라인들(30)과 전기적으로 연결하게 된다.
상기 비트 라인 컨택부(120)를 통하여 제 3 반도체층들(20) 각각에 전기적으로 연결되는 비트 라인들(30)의 개수는 상기 스트링 선택 기둥들(42)의 개수와 동일하게 하는 것이 바람직한데, 이렇게 함으로써, 불필요한 면적 손실 없이 최적의 메모리 집적도를 얻을 수 있게 된다.
이는, 도 7과 같이, 상기 비트 라인 컨택부(120)의 y축 방향 최대 길이(B1)를 상기 각 셀 게이트(60)의 y축 방향 길이(B2)와 같도록 함으로써, 구체적으로 달성될 수 있다.
상기 비트 라인 컨택부(120)의 y축 방향 최대 길이(B1)가 상기 각 셀 게이트(60)의 y축 방향 길이(B2)보다 클 경우(B1>B2)에는, 도 7의 View direction으로 바라볼 때, 도 8과 같이, 각 셀 게이트(60)에 의하여 메모리 셀이 형성되지 않는 공간이 생기게 되어 최적의 메모리 집적도를 얻을 수 없게 된다.
반대의 경우(B1<B2)에는, 도 9와 같이, 비트 라인 컨택부(120)의 y축 방향 길이의 한계로 비트라인 컨택(32)을 형성할 계단 수가 제한되고, 이는 곧 각 층을 컨택하는 비트 라인들(30)의 개수가 적게 되어, 결국 수직으로 적층된 액티브 라인(22)의 적층 수가 적어짐에 따라 액티브 라인에 형성되는 메모리 셀의 수가 작아져 이 역시 최적의 메모리 집적도를 얻을 수 없게 된다.
따라서, 최적의 메모리 집적도를 얻기 위해서는 비트 라인 컨택부(120)의 y축 방향 최대 길이(B1)를 각 셀 게이트(60)의 y축 방향 길이(B2)와 같도록 하여, 비트 라인들(30)을 스트링 선택 기둥들(42)과 동일한 개수로 형성함이 바람직하다.
한편, 상기 접지 선택부(400)는, 도 6과 같이, 상기 복수 개의 액티브 라인들(22) 타단에 하나로 연결된 반도체 바디부(80)와, 상기 반도체 바디부(80) 및 상기 복수 개의 액티브 라인들(22) 상에 게이트 절연막(미도시)을 사이에 두고 형성된 yz 평면을 갖는 접지선택트랜지스터의 게이트(70)와, 상기 접지선택트랜지스터의 게이트에 이웃한 상기 반도체 바디부에 형성된 하나 이상의 공통 소스용 불순물 도핑층(82)을 포함하여 구성된다.
여기서, 상기 반도체 바디부(80) 중 상기 공통 소스용 불순물 도핑층(82)이 형성되지 않은 영역은 공통 바디(84)로 상기 각 액티브 라인(22)과 연결되도록 하여, 상기 공통 바디(84)를 통해 블록 이레이즈 동작이 가능하게 함이 바람직하다.
그리고, 상기 공통 소스용 불순물 도핑층(82)은, 도 6과 같이, 반도체 바디부(80)에 xz 평면으로 적층된 복수 개의 액티브 라인들(22) 사이마다 y축 방향으로 일정 간격 이격되며 복수 개로 형성될 수 있다. 이때, 공통 바디(84)는 반도체 바디부(80)에서 상기 공통 소스용 불순물 도핑층(82)이 형성되지 않는 부위로 남아 있게 된다.
상기와 같이 형성된 공통 소스용 불순물 도핑층(82) 및 공통 바디(84)는, 도 6과 같이, 반도체 바디부(80) 일측에 형성된 하나의 공통 라인 컨택부(90)와 연결되고, 상기 공통 라인 컨택부(90)는, 도 4와 같이, 공통 소스 라인(CSL) 및/또는 바디 컨택 라인(BCL)과 전기적으로 연결된다. 그리고, 상기 접지선택트랜지스터의 게이트(70)는 접지 선택 라인(GSL)과 전기적으로 연결된다.
도 10은 도 3의 단위 빌딩 구조에 비트 라인들(30), 스트링선택라인들(50) 및 워드 라인들(62)이 연결된 모습을 간략하게 도시한 것인데, 이로부터 x축 방향의 단위 빌딩 길이(A)는 yz 평면을 갖는 판 상의 셀 게이트(60)의 개수 즉, 워드 라인(62)의 개수를 결정하고, y축 방향의 단위 빌딩 길이(B)는 스트링 선택 기둥(42)의 개수 즉, 스트링선택라인(50)의 개수를 결정하고, z축 방향의 단위 빌딩 길이(C)는 수직으로 적층된 액티브 라인(22)의 개수 즉, 비트 라인(30)의 개수를 결정함을 알 수 있다.
상기 단위 빌딩 구조(1000)로 불필요한 면적 손실 없이 최적의 메모리 집적도를 얻기 위해서는, 스트링 선택 기둥(42)의 개수 즉, 스트링선택라인(50)의 개수는 비트 라인(30)의 개수와 같도록 함이 바람직하므로, 상기 단위 빌딩 구조(1000)의 y축 방향의 길이(B)와 z축 방향의 길이(C)가 같도록, 즉 B=C가 되도록 형성할 수 있다.
다음으로, 상기 단위 빌딩 구조(1000)가 2 이상 연결된 모습을 갖는 3차원 블록(block) 어레이에 관한 실시예를 살펴보면, 도 11과 같이, 2개 이상의 단위 빌딩 구조들(1100, 1200, 1300, 1400, 1500, 1600)이 y축 방향으로 일정 간격 이격되며 배열되고, 상기 각 단위 빌딩 구조의 상기 각 셀 게이트(60)는 이웃 단위 빌딩 구조의 대응되는 셀 게이트(60)와 y축 방향으로 형성된 워드 라인(62)으로 전기적으로 연결되고, 상기 각 단위 빌딩 구조의 상기 각 스트링 선택 기둥(42)은 z축 방향으로 형성된 하나 이상의 컨택 플러그(43, 45)와 x축 방향으로 형성된 중간 배선(44)을 통하여 이웃 단위 빌딩 구조의 대응되는 스트링 선택 기둥(42)과 y축 방향으로 형성된 스트링선택라인(50)에 전기적으로 연결되고, 상기 각 단위 빌딩 구조의 상기 각 비트 라인(30)은 상기 비트 라인 컨택부(120)의 각 층 상에 형성된 z축 방향의 비트 라인 컨택 플러그(32)를 통하여 x축 방향으로 형성될 수 있다.
또는, 첨부된 도면에는 도시되어 있지 않으나, 상기 단위 빌딩 구조(1000)가 2개 이상 x축 방향으로 일정 간격 이격되며 배열되고, 상기 각 단위 빌딩 구조의 상기 각 셀 게이트(60)는 y축 방향으로 형성된 워드 라인(62)으로 전기적으로 연결되고, 상기 각 단위 빌딩 구조의 상기 각 스트링 선택 기둥(42)은 z축 방향으로 형성된 컨택 플러그(43, 45)를 통하여 이웃 단위 빌딩 구조의 대응되는 스트링 선택 기둥(42)과 x축 방향으로 형성된 스트링선택라인(50)에 전기적으로 연결되고, 상기 각 단위 빌딩 구조의 상기 각 비트 라인(30)은 상기 비트 라인 컨택부(120)의 각층 상에 형성된 z축 방향의 비트 라인 컨택 플러그(32)를 통하여 이웃 단위 빌딩 구조의 대응되는 비트 라인 컨택부(120)의 층과 전기적으로 연결되도록 x축 방향으로 형성될 수도 있다.
상기와 같이, 상기 단위 빌딩 구조(1000)를 2 이상 x축 또는 y축으로 배열시켜 3차원 블록(block) 어레이를 용이하게 구현하며 집적도를 높일 수 있게 된다.
그리고, 상기 3차원 블록 어레이가 2 이상 연결된 3차원 풀(full) 어레이에 관한 실시예도, 도 12와 같이, 구현될 수 있다.
이는 상기 3차원 블록 어레이에 관한 첫 번째 실시예에서, 상기 단위 빌딩 구조(1000)가 2개 이상 x축 방향으로도 일정 간격 이격되며 배열되고, 상기 각 단위 빌딩 구조의 상기 각 비트 라인(30)은 x축 방향으로 배열된 이웃 단위 빌딩 구조의 대응되는 비트 라인 컨택부(120)의 층과 전기적으로 연결되도록 하여 구현할 수 있다. 즉, 도 12와 같이, 2 이상의 3차원 블록 어레이들(2100, 2200, 2300)을 x축 방향으로 일정 간격 이격되도록 배열시켜 형성할 수 있다.
또는, 상기 3차원 블록 어레이에 관한 두 번째 실시예에서, 상기 단위 빌딩 구조(1000)가 2개 이상 y축 방향으로도 일정 간격 이격되며 배열되고, 상기 각 단위 빌딩 구조의 상기 각 셀 게이트(60)는 y축 방향으로 배열된 이웃 단위 빌딩 구조의 대응되는 셀 게이트(60)와 전기적으로 연결되도록 하여 구현할 수 있다.
상기와 같이, 상기 3차원 블록 어레이를 2 이상 x축 또는 y축으로 배열시켜 3차원 풀(full) 어레이를 용이하게 구현하며 집적도를 높일 수 있게 된다.
도 13은 도 12의 3차원 풀(full) 어레이가 주변회로 블록들(3100, 3200, 3300)과 연결된 모습을 평면도로 보여준다.
통상 낸드 플래시 메모리에서는 여분의 셀 게이트나 액티브 라인을 만들어 놓고, 제품 이전에 테스트를 통하여 셀 게이트나 액티브 라인에 결합(error 또는 fail)이 발생될 경우 여분의 셀 게이트나 액티브 라인을 대체해서 사용하게 된다.
이는 낸드 플래시 메모리 칩을 구성함에 있어, 결함 메모리 셀 들을 찾아 극복(repair)함으로써, 동작 수율을 높이는 필수적인 방법이다.
본 발명에 의한 상기 각 실시예에 따른 경우에는 셀 게이트(60) 결함 즉, 워드 라인 결함(fail) 시 여분의 셀 게이트(block redundancy)로 대체할 수 있음은 물론, 액티브 라인 결함 즉, 비트 라인 결함 시에도, 도 16과 같이, 단위 빌딩 여유(unit building redundancy)로 용이하게 대처할 수 있게 된다.
[ 낸드 플래시 어레이의 동작방법에 관한 실시예 ]
다음, 본 발명에 따른 3차원 스타구조를 갖는 낸드 플래시 어레이의 동작방법에 관한 실시예는 기본적으로, 도 14와 같이, 상기 3차원 풀(full) 어레이에 관한 실시예에서 상기 복수 개의 단위 빌딩 구조들에서 동일 yz 평면을 갖는 판 상의 셀 게이트들(60)을 하나의 워드 라인 페이지 평면(page plane)으로 선택하고, 도 15(b)와 같이, 선택된 워드 라인 페이지 평면(WLn -1)에서 상기 스트링선택라인들(SSL1, SSL2, SSL3, ..., SSLn)을 하나 씩 순차적으로 선택하며 동작시킨 이후에 다음 워드 라인 페이지 평면(WLn)으로 넘어가며 동작시키는 것을 특징으로 한다.
따라서, 단위 빌딩 구조가 x축 방향 및/또는 y축 방향으로 얼마든지 확장되더라도, 빠른 속도로 동작시킬 수 있게 된다.
그리고, 상기 스트링 선택 기둥들(42)에 연결된 스트링선택라인들(50)을 순차적으로 선택하며 기존의 2차원 낸드 플래시 메모리의 동작과 유사하게 동작시킬 수 있게 되어, 도 13과 같이, 어레이 일측에 스트링선택라인 디코더 블록(3300)을 더 추가하는 등 주변회로의 변경을 최소화하면서 동시에 2차원 낸드 플래시와 비교시 동작속도 및 효율 면에서 결코 손해가 발생 되지 않게 된다.
앞서 발명의 배경이 되는 기술에서 언급한 바와 같이, 낸드 플래시는 페이지 버퍼(page buffer)와 연결된 비트 라인을 통해서 정보를 주고 받게 되므로, ABL architecture를 적용할 경우에는 페이지 버퍼와 연결된 모든 비트 라인들이 한꺼번에 정보를 주고 받아야, 최대 읽기(리드, read)/쓰기(프로그램, program) 수율(throughput)을 확보할 수 있게 된다.
본 발명에 따른 3차원 풀(full) 어레이에서는, 도 14와 같이, 상기 복수 개의 단위 빌딩 구조들에서 동일 yz 평면을 갖는 판 상의 셀 게이트들(60)을 하나의 워드 라인 페이지 평면(page plane)으로 선택하고, 도 15(b)와 같이, 선택된 워드 라인 페이지 평면(WLn -1)에서 상기 스트링선택라인들(SSL1, SSL2, SSL3, ..., SSLn)을 하나 씩 순차적으로 선택하며 동작시킨 이후에 다음 워드 라인 페이지 평면(WLn)으로 넘어가며 동작하게 된다.
이때, 도 14와 같이, 선택된 워드 라인 페이지 평면에 스트링선택라인들(SSLs)에 의하여 각 빌딩의 열(column)이 선택될 때마다 이 정보들은 비트 라인들(BLs)을 따라서 병렬적으로(parallel) 페이지 버퍼로 한꺼번에 들어오게 된다.
종래 2차원 낸드 플래시에서는, 도 15(a)와 같이, 워드 라인들이 순차적으로 선택이 되면서 정보들을 처리해 나갔다(WLn -1 -> WLn -> WLn +1).
그러나, 본 발명에 따른 3차원 풀(full) 어레이에서는 3차원적으로 저장되어 있는 정보들을 2차원적으로 읽고, 쓰기 위해서, 도 15(b)와 같은, 새로운 sequential flow가 필요하게 된다.
즉, 도 15(b)와 같이, 선택된 워드 라인에 해당하는 페이지 평면(WLn -1)에서 상기 스트링선택라인들(SSL1, SSL2, SSL3, ..., SSLn)이 순차적으로 하나 씩 선택되면서 선택된 페이지 평면(WLn -1)의 모든 정보가 처리된 이후에, 다음 워드 라인의 페이지 평면(WLn)으로 넘어가며 동작하게 된다.
상기 실시예에 기초하여, 본 발명에 따른 3차원 스타구조를 갖는 낸드 플래시 어레이를 동작시키는 구체적인 일 예를 들면, 도 17과 같다.
우선, 프로그램(쓰기)은, 상기 페이지 평면(page plane)으로 선택된 워드 라인에는 프로그램 전압(Vpgm)이, 비선택 워드 라인들에는 패스 전압(Vpass)이 인가되고, 상기 각 단위 빌딩 구조별로 상기 비트 라인들 중 선택된 비트라인에는 접지, 비선택 비트 라인들에는 일정 공급 전압(Vcc)이 인가되고, 상기 스트링선택라인들 중 선택된 스트링선택라인에는 일정 공급 전압(Vcc)이, 비선택 스트링선택라인에는 접지되고, 상기 단위 빌딩 구조들의 각 접지선택트랜지스터의 게이트에 전기적으로 연결된 접지선택라인에는 접지되고, 상기 단위 빌딩 구조들의 각 공통 소스용 불순물 도핑층에 전기적으로 연결된 공통 소스 라인에는 접지되도록 하여, 동작시킬 수 있다.
여기서, 메모리 셀들이 nMOSFET 구조를 가질 경우, 프로그램 전압(Vpgm)은 패스 전압(Vpass)보다 높고, 패스 전압(Vpass)는 비선택 셀들이 턴온(turn-on)될 정도의 전압 크기를 갖는다. 그리고, 공급 전압(Vcc)은 스트링선택트랜지스터가 턴온(turn-on)될 정도의 전압을 말한다.
다음, 리드(읽기)는, 상기 페이지 평면(page plane)으로 선택된 워드 라인에는 접지, 비선택 워드 라인들에는 리드 전압(Vread)이 인가되고, 상기 각 단위 빌딩 구조별로 상기 비트 라인들 중 선택된 비트라인에는 일정 공급 전압(Vcc)이, 비선택 비트 라인들에는 접지되고, 상기 스트링선택라인들 중 선택된 스트링선택라인에는 리드 전압(Vread)이 인가되고, 비선택 스트링선택라인에는 접지되고, 상기 단위 빌딩 구조들의 각 접지선택트랜지스터의 게이트에 전기적으로 연결된 접지선택라인에는 일정 공급 전압(Vcc)이 인가되고, 상기 단위 빌딩 구조들의 각 공통 소스용 불순물 도핑층에 전기적으로 연결된 공통 소스 라인에는 접지되도록 하여, 동작시킬 수 있다.
여기서, 리드 전압(Vread)은 비선택 셀들이 턴온(turn-on)될 정도의 전압이고, 공급 전압(Vcc)은 스트링선택트랜지스터가 턴온(turn-on)될 정도의 전압을 말한다.
그리고, 이레이즈(지우기)는, 상기 페이지 평면(page plane)으로 선택된 워드 라인에는 접지, 비선택 워드 라인들은 플로팅(floating)시키고, 상기 단위 빌딩 구조들의 각 공통 바디에 전기적으로 연결된 바디 컨택 라인에는 지우기 전압(Vres)을 인가하고, 나머지 상기 비트 라인들, 상기 스트링선택라인들 및 상기 단위 빌딩 구조들의 각 접지선택트랜지스터의 게이트에 전기적으로 연결된 접지선택라인은 플로팅(floating)시켜, 동작시킬 수 있다.
여기서, 메모리 셀들이 nMOSFET 구조를 가질 경우, 지우기 전압(Vres)은 큰 음의 전압이 된다.
10: 절연막
20: 반도체층
22: 액티브 라인
30: 비트 라인
32: 비트 라인 컨택
40: 스트링선택트랜지스터
41: 스트링선택트랜지스터의 게이트
42: 스트링 선택 기둥
43, 45: 스트링 선택 라인 컨택
44: 중간 배선
50: 스트링 선택 라인
60: 셀 게이트
70: 접지선택트랜지스터의 게이트
80: 반도체 바디부
82: 공통 소스용 불순물 도핑층
84: 공통 바디
90: 공통 라인 컨택부
100: 컨택부
110: 액티브 라인 연결부
120: 비트 라인 컨택부
200: 스트링 선택부
300: 셀 형성부
400: 접지 선택부
1000: 단위 빌딩 구조
2000: 3차원 블록(block) 어레이

Claims (14)

  1. 반도체 기판 상에 제 1 반도체층들로 x축 방향으로 소정의 길이를 가지고 y축 방향으로 일정 간격 이격되며 z축 방향으로 적층되어 형성된 복수 개의 액티브 라인들과, 상기 복수 개의 액티브 라인들 일측에 형성되어 상기 각 액티브 라인을 전기적으로 연결하는 컨택부와, 상기 컨택부에 이웃한 상기 복수 개의 액티브 라인들 상에 형성되어 상기 각 액티브 라인을 선택하는 스트링 선택부와, 상기 스트링 선택에 이웃한 상기 복수 개의 액티브 라인들 상에 셀 소자들을 형성하는 셀 형성부와, 상기 셀 형성부에 이웃한 상기 복수 개의 액티브 라인들 상에 형성되어 상기 각 액티브 라인에 공통 소스 전압을 인가하는 접지 선택부를 포함하여 구성된 3차원 스타구조를 갖는 낸드 플래시 어레이의 단위 구조에 있어서,
    상기 셀 형성부는 상기 스트링 선택부와 상기 접지 선택부 사이에서 상기 복수 개의 액티브 라인들 상에 전하저장층을 포함한 게이트 절연막 스택을 사이에 두고 상기 각 액티브 라인을 교차하며 x축 방향으로 일정 간격 이격되어 형성된 복수 개의 yz 평면을 갖는 판 상의 셀 게이트들을 포함하고,
    상기 스트링 선택부는 상기 컨택부와 상기 셀 형성부 사이에서 상기 각 액티브 라인 상에 게이트 절연막을 사이에 두고 형성된 복수 개의 스트링선택트랜지스터들과, 상기 복수 개의 스트링선택트랜지스터들 중 z축 방향으로 형성된 스트링선택트랜지스터들의 게이트들을 전기적으로 연결하기 위해 수직하게 형성된 복수 개의 스트링 선택 기둥들로 구성되고,
    상기 컨택부는 상기 복수 개의 스트링선택트랜지스터들 중 동일층에 위치한 각 스트링선택트랜지스터와 연결되도록 상기 각 액티브 라인의 일단에서 y축 방향으로 상기 제 1 반도체층들과 동일한 제 2 반도체층들이 적층되어 형성된 액티브 라인 연결부와, 상기 액티브 라인 연결부의 일단과 연결되며 상기 액티브 라인 연결부와 나란하게 y축 방향으로 상기 제 2 반도체층들과 동일한 제 3 반도체층들이 적층되어 형성되되 층이 낮아질수록 돌출되는 상기 제 3 반도체층의 y축 방향 길이가 길어지는 계단형상을 한 비트 라인 컨택부로 구성되고,
    상기 비트 라인 컨택부를 통하여 상기 제 3 반도체층들 각각에 전기적으로 연결되는 비트 라인들의 개수는 상기 스트링 선택 기둥들의 개수와 동일한 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 어레이의 단위 빌딩 구조.
  2. 제 1 항에 있어서,
    상기 비트 라인 컨택부의 y축 방향 최대 길이는 상기 각 셀 게이트의 y축 방향 길이와 같은 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 어레이의 단위 빌딩 구조.
  3. 제 1 항에 있어서,
    상기 액티브 라인 연결부와 상기 셀 형성부 사이의 상기 각 액티브 라인에는 불순물 도핑층 없이 상기 각 스트링선택트랜지스터의 게이트가 형성된 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 어레이의 단위 빌딩 구조.
  4. 제 2 항에 있어서,
    상기 복수 개의 스트링 선택 기둥은 각각 각 xz 평면으로 적층된 스트링선택트랜지스터들의 게이트들을 연결시키며 xy 평면상에서 지그재그로 교차 형성된 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 어레이의 단위 빌딩 구조.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 접지 선택부는 상기 복수 개의 액티브 라인들 타단에 하나로 연결된 반도체 바디부와, 상기 반도체 바디부 및 상기 복수 개의 액티브 라인들 상에 게이트 절연막을 사이에 두고 형성된 yz 평면을 갖는 접지선택트랜지스터의 게이트와, 상기 접지선택트랜지스터의 게이트에 이웃한 상기 반도체 바디부에 형성된 하나 이상의 공통 소스용 불순물 도핑층을 포함하여 구성되되,
    상기 공통 소스용 불순물 도핑층이 형성되지 않은 상기 반도체 바디부는 상기 각 액티브 라인과 공통 바디로 연결된 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 어레이의 단위 빌딩 구조.
  6. 제 5 항에 있어서,
    상기 공통 소스용 불순물 도핑층은 상기 반도체 바디부에 xz 평면으로 적층된 상기 복수 개의 액티브 라인들 사이마다 y축 방향으로 일정 간격 이격되며 복수 개로 형성되고,
    상기 공통 바디는 상기 반도체 바디부에 상기 공통 소스용 불순물 도핑층이 형성되지 않는 부위로 남아 있고,
    상기 공통 소스용 불순물 도핑층 및 상기 공통 바디에는 하나의 공통 라인 컨택부와 연결되고,
    상기 공통 라인 컨택부에는 공통 소스 라인 및 바디 컨택 라인이 연결되는 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 어레이의 단위 빌딩 구조.
  7. 제 5 항에 의한 단위 빌딩 구조가 2개 이상 y축 방향으로 일정 간격 이격되며 배열되어 3차원 블록 어레이를 이루고,
    상기 각 단위 빌딩 구조의 상기 각 셀 게이트는 이웃 단위 빌딩 구조의 대응되는 셀 게이트와 y축 방향으로 형성된 워드 라인으로 전기적으로 연결되고,
    상기 각 단위 빌딩 구조의 상기 각 스트링 선택 기둥은 z축 방향으로 형성된 하나 이상의 컨택 플러그와 x축 방향으로 형성된 중간 배선을 통하여 이웃 단위 빌딩 구조의 대응되는 스트링 선택 기둥과 y축 방향으로 형성된 스트링선택라인에 전기적으로 연결되고,
    상기 각 단위 빌딩 구조의 상기 각 비트 라인은 상기 비트 라인 컨택부의 각 층 상에 형성된 z축 방향의 비트 라인 컨택 플러그를 통하여 x축 방향으로 형성된 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 어레이.
  8. 제 7 항에 있어서,
    상기 3차원 블록 어레이의 구조가 2개 이상 x축 방향으로 일정 간격 이격되며 배열되고,
    상기 각 단위 빌딩 구조의 상기 각 비트 라인은 x축 방향으로 배열된 이웃 단위 빌딩 구조의 대응되는 비트 라인 컨택부의 층과 전기적으로 연결되도록 한 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 어레이.
  9. 제 5 항에 의한 단위 빌딩 구조가 2개 이상 x축 방향으로 일정 간격 이격되며 배열되어 3차원 블록 어레이를 이루고,
    상기 각 단위 빌딩 구조의 상기 각 셀 게이트는 y축 방향으로 형성된 워드 라인으로 전기적으로 연결되고,
    상기 각 단위 빌딩 구조의 상기 각 스트링 선택 기둥은 z축 방향으로 형성된 컨택 플러그를 통하여 이웃 단위 빌딩 구조의 대응되는 스트링 선택 기둥과 x축 방향으로 형성된 스트링선택라인에 전기적으로 연결되고,
    상기 각 단위 빌딩 구조의 상기 각 비트 라인은 상기 비트 라인 컨택부의 각층 상에 형성된 z축 방향의 비트 라인 컨택 플러그를 통하여 이웃 단위 빌딩 구조의 대응되는 비트 라인 컨택부의 층과 전기적으로 연결되도록 x축 방향으로 형성된 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 어레이.
  10. 제 9 항에 있어서,
    상기 3차원 블록 어레이의 구조가 2개 이상 y축 방향으로 일정 간격 이격되며 배열되고,
    상기 각 단위 빌딩 구조의 상기 각 셀 게이트는 y축 방향으로 배열된 이웃 단위 빌딩 구조의 대응되는 셀 게이트와 전기적으로 연결되도록 한 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 어레이.
  11. 제 8 항에 의한 3차원 스타구조를 갖는 낸드 플래시 어레이를 동작하는 방법에 있어서,
    상기 복수 개의 단위 빌딩 구조들에서 동일 yz 평면을 갖는 판 상의 셀 게이트들을 하나의 워드 라인 페이지 평면(page plane)으로 선택하고, 선택된 워드 라인 페이지 평면에서 상기 스트링선택라인들을 하나 씩 순차적으로 선택하며 동작시킨 이후에 다음 워드 라인 페이지 평면으로 넘어가며 동작시키는 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 어레이의 동작방법.
  12. 제 11 항에 있어서,
    상기 페이지 평면(page plane)으로 선택된 워드 라인에는 프로그램 전압(Vpgm)이, 비선택 워드 라인들에는 패스 전압(Vpass)이 인가되고,
    상기 각 단위 빌딩 구조별로 상기 비트 라인들 중 선택된 비트라인에는 접지, 비선택 비트 라인들에는 일정 공급 전압(Vcc)이 인가되고,
    상기 스트링선택라인들 중 선택된 스트링선택라인에는 일정 공급 전압(Vcc)이, 비선택 스트링선택라인에는 접지되고,
    상기 단위 빌딩 구조들의 각 접지선택트랜지스터의 게이트에 전기적으로 연결된 접지선택라인에는 접지되고,
    상기 단위 빌딩 구조들의 각 공통 소스용 불순물 도핑층에 전기적으로 연결된 공통 소스 라인에는 접지되도록 하여, 프로그램(쓰기)하는 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 어레이의 동작방법.
  13. 제 11 항에 있어서,
    상기 페이지 평면(page plane)으로 선택된 워드 라인에는 접지, 비선택 워드 라인들에는 리드 전압(Vread)이 인가되고,
    상기 각 단위 빌딩 구조별로 상기 비트 라인들 중 선택된 비트라인에는 일정 공급 전압(Vcc)이, 비선택 비트 라인들에는 접지되고,
    상기 스트링선택라인들 중 선택된 스트링선택라인에는 리드 전압(Vread)이 인가되고, 비선택 스트링선택라인에는 접지되고,
    상기 단위 빌딩 구조들의 각 접지선택트랜지스터의 게이트에 전기적으로 연결된 접지선택라인에는 일정 공급 전압(Vcc)이 인가되고,
    상기 단위 빌딩 구조들의 각 공통 소스용 불순물 도핑층에 전기적으로 연결된 공통 소스 라인에는 접지되도록 하여, 리드(읽기)하는 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 어레이의 동작방법.
  14. 제 11 항에 있어서,
    상기 페이지 평면(page plane)으로 선택된 워드 라인에는 접지, 비선택 워드 라인들은 플로팅(floating)시키고,
    상기 단위 빌딩 구조들의 각 공통 바디에 전기적으로 연결된 바디 컨택 라인에는 지우기 전압(Vres)을 인가하고,
    나머지 상기 비트 라인들, 상기 스트링선택라인들 및 상기 단위 빌딩 구조들의 각 접지선택트랜지스터의 게이트에 전기적으로 연결된 접지선택라인은 플로팅(floating)시켜, 이레이즈(지우기)하는 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 어레이의 동작방법.
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