CN110299361A - 一种三维存储器结构 - Google Patents

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Abstract

本发明提供一种三维存储器结构，涉及集成电路领域，包含一衬底，于所述衬底上形成逻辑电路层，并于所述逻辑电路层上形成易失性存储层，随后于所述易失性存储层上形成三维存储层；所述易失性存储层中包括多个第一存储单元，所述第一存储单元为eDRAM存储单元；所述三维存储层中包括多个第二存储单元，所述第二存储单元为3D NAND存储单元；采用所述第一存储单元作为所述第二存储单元的缓存；每个所述第一存储单元包括一读晶体管、一写晶体管以及一电容，采用2T1C结构形成。本发明的有益效果：优化了现有三维存储器的结构，提高了存储密度，使得相同使用面积可以提供更多的存储单元。

Description

一种三维存储器结构
技术领域
本发明涉及集成电路领域，尤其涉及一种三维存储器结构。
背景技术
在大数据需求驱动下，存储器芯片已是电子信息领域占据市场份额最大的集成电路产品。三维存储器是革新性的半导体存储技术，通过增加存储叠层而非缩小器件二维尺寸实现存储密度增长，从而拓宽了存储技术的发展空间。但其结构的高度复杂性给工艺制造带来全新的挑战。存储单元相对尺寸越小，因而成本越低，但其编程/擦除周期会大幅降低，同时读、写及擦除所需的时间也会增加。
现有技术中，通过在三维存储器中加入静态随机存取存储器作为缓存，从而提高存储寿命和读写速率。虽然静态随机存取存储器有着速度上的优势，但占用面积大，成本高，由于三维存储器的读写速度并不是很快，所以不需要高速的静态随机存取存储器进行缓存，使用动态随机存取存储器就可以满足需求，且动态随机存取存储器相对静态随机存取存储器还具有成本低，占用面积小等优势，在性能上也足以担当三维存储器的缓存这一角色。
早期由于三维存储器制作工艺和结构的限制，在三维存储器的存储单元阵列下方的绝缘层空间不足以放置增强动态随机存取存储器，所以选择静态随机存取存储器这种结构上使用单层就可以实现的器件作为三维存储器的缓存。在改进制作方法后，三维存储器存储单元阵列和逻辑电路模块分别在两片不同的晶圆上使用不同的工艺制作，相应的三维存储器存储单元阵列下方的绝缘层有了更大的空间，因此，为满足更高的存储密度的需求，需要使用增强动态随机存取存储器这种占用层数更多但存储密度更大的器件代替静态随机存取存储器。
发明内容
针对现有技术中存在的问题，本发明提供一种三维存储器结构，包括一衬底，于所述衬底上形成逻辑电路层，并于所述逻辑电路层上形成易失性存储层，随后于所述易失性存储层上形成三维存储层；
所述易失性存储层中包括多个第一存储单元，所述第一存储单元为eDRAM存储单元；
所述三维存储层中包括多个第二存储单元，所述第二存储单元为3D NAND存储单元；
采用所述第一存储单元作为所述第二存储单元的缓存；
每个所述第一存储单元包括一读晶体管、一写晶体管以及一电容，采用2T1C结构形成。
优选的，所述三维存储层包括一底部绝缘保护层和一顶部绝缘保护层。
优选的，所述绝缘保护层中包含所述三维存储层中的连接电路。
优选的，于所述第一存储单元中，所述读晶体管和所述写晶体管分别形成于不同的两片晶圆上，并通过晶圆拼接的方式形成所述第一存储单元；
拼接后，于每个所述第一存储单元中，所述读晶体管和所述写晶体管在空间上上下垂直放置。
优选的，所述逻辑电路层中包括所述三维存储器的读电路、写电路、放大电路以及译码电路。
优选的，所述易失性存储层包括一下层晶体管层、一上层晶体管层和一电容层，所述上层晶体管层堆叠于所述下层晶体管层上方，所述电容层堆叠于所述上层晶体管层上方；
所述下层晶体管层、所述上层晶体管层及所述电容层在空间上上下垂直放置；
所述上层晶体管层中包括多个上层晶体管，所述下层晶体管层中包括多个下层晶体管；
所述下层晶体管，与所述下层晶体管相互堆叠的所述上层晶体管、以及所述电容层形成一个所述第一存储单元。
优选的，在所述晶体管层中：所述下层晶体管为读晶体管，则相互堆叠的所述上层晶体管为写晶体管；
或者所述下层晶体管为写晶体管，则相互堆叠的所述上层晶体管为读晶体管。
上述技术方案具有如下有益效果：优化了现有三维存储器的结构，提高了存储密度，使得相同使用面积可以提供更多的存储单元。
附图说明
图1为本发明的较佳的实施例中，一种三维存储器结构的示意图；
图2为本发明的较佳的实施例中，2T1C结构的电路图；
图3为本发明的较佳的实施例中，晶体管垂直堆叠结构的示意图；
其中，1、衬底 2、逻辑电路层 3、易失性存储层 4、三维存储层
5、上层晶体管 6、下层晶体管。
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明。本发明并不限定于该实施方式，只要符合本发明的主旨，则其他实施方式也可以属于本发明的范畴。
本发明的较佳的实施例中，基于现有技术中存在的上述问题，现提供一种三维存储器结构，如图1所示，包括一衬底1，于衬底1上形成逻辑电路层2，并于逻辑电路层2上形成易失性存储层3，随后于易失性储层3上形成三维存储层4；
易失性存储层3中包括多个第一存储单元，第一存储单元为eDRAM存储单元；
三维存储层4中包括多个第二存储单元，第二存储单元为3D NAND存储单元；
采用第一存储单元作为第二存储单元的缓存；
每个第一存储单元包括一读晶体管、一写晶体管以及一电容，采用2T1C结构形成。
具体地，本实施例中，2T1C结构为现有结构，其具体结构如图2所示，其中包括两个晶体管和一个电容。电容C用于存储电荷，利用电容C中的电荷量来存储信息。晶体管包括读晶体管T1和写晶体管T2，其中，读晶体管T1用于读取电容C存储的信息，写晶体管T2用于控制电容C的充放电。其中，晶体管主要为薄膜晶体管。
本发明的较佳实施例中，三维存储层包括一底部绝缘保护层和一顶部绝缘保护层。
本发明的较佳实施例中，绝缘保护层中包含三维存储层中的连接电路。
本发明的较佳实施例中，于第一存储单元中，读晶体管和写晶体管分别形成于不同的两片晶圆上，并通过晶圆拼接的方式形成第一存储单元；
拼接后，于每个第一存储单元中，读晶体管和写晶体管在空间上上下垂直放置。
具体地，本实施例中，本发明提出了一种晶体管垂直堆叠结构，读晶体管和写晶体管在空间上上下垂直放置，减少了器件的使用面积。垂直堆叠的2T1C结构与1T1C结构的存储密度相同，且相比现有技术中的2T1C结构，在使用相同面积的同时可以拥有更多的存储单元。
本发明的较佳实施例中，逻辑电路层2中包括三维存储器的读电路、写电路、放大电路以及译码电路。
本发明的较佳实施例中，易失性存储层包括一下层晶体管层、一上层晶体管层和一电容层，上层晶体管层堆叠于下层晶体管层上方，电容层堆叠于上层晶体管层上方；
下层晶体管层、上层晶体管层及电容层在空间上上下垂直放置；
上层晶体管层中包括多个上层晶体管，下层晶体管层中包括多个下层晶体管；
下层晶体管，与下层晶体管相互堆叠的上层晶体管、以及电容层形成一个第一存储单元。
本发明的较佳的实施例中，如图3所示，在晶体管层中：下层晶体管6为读晶体管，则相互堆叠的上层晶体管5为写晶体管；
或者下层晶体管6为写晶体管，则相互堆叠的上层晶体管5为读晶体管。
具体地，本实施例中，读晶体管和写晶体管分别制备在不同晶圆上的芯片中，可以使用不同的工艺和材料制作，制作完成后，将不同晶圆上的芯片采用晶圆拼接的方式堆叠拼接在一起。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (7)

1.一种三维存储器结构，其特征在于，包括一衬底，于所述衬底上形成逻辑电路层，并于所述逻辑电路层上形成易失性存储层，随后于所述易失性存储层上形成三维存储层；
所述易失性存储层中包括多个第一存储单元，所述第一存储单元为eDRAM存储单元；
所述三维存储层中包括多个第二存储单元，所述第二存储单元为3D NAND存储单元；
采用所述第一存储单元作为所述第二存储单元的缓存；
每个所述第一存储单元包括一读晶体管、一写晶体管以及一电容，采用2T1C结构形成。
2.根据权利要求1所述的三维存储器结构，其特征在于，所述三维存储层包括一底部绝缘保护层和一顶部绝缘保护层。
3.根据权利要求2所述的三维存储器结构，其特征在于，所述绝缘保护层中包含所述三维存储层中的连接电路。
4.根据权利要求1所述的三维存储器结构，其特征在于，于所述第一存储单元中，所述读晶体管和所述写晶体管分别形成于不同的两片晶圆上，并通过晶圆拼接的方式形成所述第一存储单元；
拼接后，于每个所述第一存储单元中，所述读晶体管和所述写晶体管在空间上上下垂直放置。
5.根据权利要求1所述的三维存储器结构，其特征在于，所述逻辑电路层中包括所述三维存储器的读电路、写电路、放大电路以及译码电路。
6.根据权利要求1所述的三维存储器结构，其特征在于，所述易失性存储层包括一下层晶体管层、一上层晶体管层和一电容层，所述上层晶体管层堆叠于所述下层晶体管层上方，所述电容层堆叠于所述上层晶体管层上方；
所述下层晶体管层、所述上层晶体管层及所述电容层在空间上上下垂直放置；
所述上层晶体管层中包括多个上层晶体管，所述下层晶体管层中包括多个下层晶体管；
所述下层晶体管，与所述下层晶体管相互堆叠的所述上层晶体管、以及所述电容层形成一个所述第一存储单元。
7.根据权利要求6所述的三维存储器结构，其特征在于，在所述晶体管层中：所述下层晶体管为读晶体管，则相互堆叠的所述上层晶体管为写晶体管；
或者所述下层晶体管为写晶体管，则相互堆叠的所述上层晶体管为读晶体管。
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