CN109155145A - 存储器阵列 - Google Patents

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Abstract

一些实施例包含具有一系列位线的存储器阵列。所述位线中的每一者具有第一比较位线组件和第二比较位线组件。所述位线限定所述存储器阵列的列。存储器单元沿着所述存储器阵列的所述列。电容单元沿着所述存储器阵列的所述列，且散置在所述存储器单元当中。所述电容单元在所述存储器阵列的操作期间不用于数据存储，而是用于减小邻近位线之间的寄生电容。

Description

存储器阵列
技术领域
存储器阵列，例如包括具有两个晶体管和一个电容器的存储器单元(即2T-1C存储器单元)的阵列、包括具有两个晶体管和两个电容器的存储器单元(2T-2C存储器单元)的阵列以及利用比较位线的其它存储器阵列。
背景技术
动态随机存取存储器(DRAM)用在调制解调器计算架构中。与替代类型的存储器相比，DRAM可提供结构简单、低成本和速度快的优点。
目前，DRAM通常利用具有与晶体管结合的一个电容器的存储器单元(所谓的1T-1C存储器单元)，其中电容器与晶体管的源极/漏极区耦合。当前1T-1C配置的可扩展性的一个局限性在于，证实难以将具有足够高电容的电容器并入到高集成度的架构中。因此，期望的是开发适合于并入高集成度的现代存储器架构中的新存储器单元配置以及开发适合于利用此类新存储器单元配置的存储器阵列架构。
附图说明
图1是具有2个晶体管和1个电容器的现有技术存储器单元的示意图。
图2是具有2个晶体管和2个电容器的现有技术存储器单元的示意图。
图3是展示位线布置的存储器阵列区域的简图。
图4和5分别是图3的存储器阵列区的位线的概略俯视图和仰视图，展示邻近位线之间可能出现的引发问题的电容。
图6是实例实施例存储器阵列区域的简图，展示沿着位线的存储器单元和电容元件的布置。
图7是存储器阵列区域的概略横截面侧视图，展示用于存储器单元和电容元件的实例配置。
图8是包括对应于图7中展示的布置的列的实例实施例存储器阵列的概略俯视图。图8的阵列与上文参考图6所描述的阵列相同。
图9和10是图6和8的实例实施例存储器阵列的概略俯视图，展示可结合电容元件使用的实例操作性布置。
具体实施方式
一些实施例包含存储器阵列，所述存储器阵列包含具有第一比较位线组件和第二比较位线组件的位线。可通过比较第一比较位线组件的一或多个电特性与第二比较位线组件的电特性来确定沿着位线的存储器单元的数据状态，这可省略用在其它存储器配置(例如1T-1C配置)中的参考位线。存储器阵列可包含与电容单元散置的存储器单元，且此类电容单元可用于减小或消除邻近位线之间的寄生电容。下文参考图1到10描述本发明的这些和其它方面。
图1和2说明实例存储器单元，其可用在包括第一和第二比较位线组件的布置中。具体地说，图1说明具有两个晶体管和1个电容器的实例配置(所谓的2T-1C配置)，且图2说明具有两个晶体管和2个电容器的实例配置(所谓的2T-2C配置)。
参考图1，实例2T-1C存储器单元配置示意性地说明为根据现有技术的存储器单元2。两个晶体管标记为T1和T2。
T1的源极/漏极区与电容器(CAP)的第一节点连接，且T1的另一源极/漏极区与第一比较位线组件(BL-1)连接。T1的栅极与字线(WL)连接。T2的源极/漏极区与电容器(CAP)的第二节点连接，且T2的另一源极/漏极区与第二比较位线组件(BL-2)连接。T2的栅极与字线(WL)连接。
比较位线组件BL-1和BL-2延伸到电路4，所述电路比较这两者的电特性(例如电压)以确定存储器单元2的存储器状态。
参考图2，实例2T-2C存储器单元配置示意性地说明为现有技术存储器单元6。所述存储器单元的两个晶体管标记为T1和T2，且两个电容器标记为CAP-1和CAP-2。
第一晶体管T1的源极/漏极区与第一电容器(CAP-1)的节点连接，且T1的另一源极/漏极区与第一比较位线组件(BL-1)连接。T1的栅极与字线(WL)连接。第二晶体管T2的源极/漏极区与第二电容器(CAP-2)的节点连接，且T2的另一源极/漏极区与第二比较位线组件BL-2连接。T2的栅极与字线(WL)连接。第一和第二电容器(CAP-1和CAP-2)中的每一者具有与共同板极(CP)电耦合的节点。共同板极可与任何合适电压耦合，例如，在从大于或等于接地到小于或等于VCC的范围内的电压(即，接地≤CP≤VCC)。在一些应用中，共同板极处于约二分之一VCC(即，约VCC/2)的电压。
比较位线组件BL-1和BL-2延伸到电路4，所述电路比较这两者的电特性(例如电压)以确定存储器单元6的存储器状态。
图1的2T-1C配置和图2的2T-2C配置可用在DRAM(动态随机存取存储器)阵列和/或其它类型的存储器阵列中。图3中展示实例存储器阵列10的区域。
存储器阵列10包含一系列位线(BLa到BLd)，其中位线限定存储器阵列的列。所述存储器阵列还将包括一系列字线(未展示)；其中字线限定存储器阵列的行。位线(即，存储器阵列的列)沿着所示轴线5在第一方向上延伸。字线(即，存储器阵列的行，图3中未展示)将在与第一方向交叉的第二方向上延伸，且在一些实施例中，可在基本上与位线的方向正交的方向上延伸。
位线中的每一者包括第一和第二比较位线组件。具体地说，位线BLa的比较组件标记为BL-1a和BL-2a；位线BLb的比较组件标记为BL-lb和BL-2b；位线BLc的比较组件标记为BL-lc和BL-2c；以及位线BLd的比较组件标记为BL-ld和BL-2d。比较位线组件延伸到上文参考图1和2所描述类型的电路4。图3中并未展示此类电路，以便使图简化。
存储器单元12在比较位线组件之间，且沿着存储器阵列10的列。存储器单元可包括任何合适的配置；且在一些实施例中，可以是图1中所描述类型的2T-1C配置或图2中所描述类型的2T-2C配置。每个存储器单元可通过位线和字线的组合在存储器阵列10内唯一地定址。
图4和5分别展示位线的俯视图和仰视图，且说明可能在存储器阵列10的操作期间出现的引发问题的寄生电容。通过电容器14的示意性表示来概略地说明在存储器阵列操作期间形成于邻近位线之间的寄生电容。例如，如果位线BLb在读取操作期间启用，这可能很成问题地在位线组件BL-1b与邻近位线组件BL-1a以及BL-1c之间产生寄生电容；和/或可能很成问题地在位线组件BL-2b与邻近位线组件BL-2a以及BL-2c之间产生寄生电容。类似地，与其它位线相关联的操作可在作用位线与邻近位线之间产生类似寄生电容。
寄生电容随着增大的集成度和相关联的存储器阵列内位线的更紧密封装而变得越来越成问题。因会在阵列的操作期间导致邻近位线之间出现不期望的串扰和/或以其它方式形成不期望的效应，例如噪声，因此寄生电容可能很成问题地阻碍存储器阵列的可操作性。因此，期望减少，且优选地，防止此类寄生电容。
图6展示根据实例实施例的含有修改的图3的存储器阵列10。具体地说，沿着位线BLa到BLd的存储器单元12中的一些被替换为电容单元20。此类电容单元沿着存储器阵列的列与存储器单元散置，且可用于调适位线的电特性以便缓解或防止上文参考图4和5所描述的引发问题的寄生电容。字线(图6中未展示)可与位线正交地延伸，如下文参考图8所描述。
图6的电容单元20可经利用以沿着位线调整电压或其它电特性以缓解存储器阵列的邻近位线之间的寄生电容，同时仍使个别位线的比较位线组件之间能够保持适当的不同，使得存储器单元的存储器状态得以维持且可在读取操作期间以适当方式确定。在一些实施例中，电容单元可以是无源的，且每当电力提供到存储器阵列时维持在“接通”(即“通电”或“操作性”)状态。在其它实施例中，电容单元可以是可选择的，使得其仅在特定操作期间维持在操作性状态。例如，沿着特定位线的电容单元可仅在存储器单元的启用(即读取)期间通电，且可在写入到存储器单元期间不通电。可能有利的是，如果发现沿着位线的电容单元另外干扰写入操作，那么使所述电容单元在与所述位线相关联的存储器单元的写入期间不通电。替代地，如果发现所述电容单元在所述电容单元通电时并不干扰写入操作，那么可能有利的是，每当电力提供到存储器阵列时使整个存储器阵列中的电容单元连续地“接通”，由此可简化存储器阵列的制造和/或操作。下文参考图9和10描述具体操作性配置。
继续描述图6，所说明的实施例展示，存储器阵列的每个列具有电容单元20，且电容单元彼此在同一行。在一些实施例中，存储器阵列的列可具有电容单元中的两个或多于两个，其中沿着存储器阵列的个别列中的每一者提供相同数目的电容单元且其中电容单元布置成行，类似于图6所展示的行。
电容单元20可具有任何适当的配置。在一些实施例中，电容单元可具有与存储器单元12相同的组件，且可能仅在操作方法上不同于存储器单元。如此可简化电容单元的制造，因为电容单元可与存储器单元以相同方式制造。例如，在一些实施例中，存储器单元12可为2T-1C存储器单元，且电容单元可各自包括与存储器单元相同配置的两个晶体管和电容器，如参考图7所描述。
图7展示实例实施例中的存储器阵列10的位线BLa的区域，其中存储器单元12中的每一者包括第一晶体管Tl、第二晶体管T2和电容器CAP。位线BLa展示与图6中相同的配置，且因此具有电容单元20和三个存储器单元12。存储器单元标记为12m、12o和12p以便将存储器单元彼此区分开。电容单元20在存储器单元12m与12o之间，且像存储器单元一样包括第一晶体管Tl与第二晶体管T2之间的电容器CAP。
存储器单元12m、12o和12p的电容器分别标记为电容器CAP-m、CAP-o和CAP-p；且电容单元20的电容器标记为电容器CAP-n。存储器单元12m、12o和12p的第一晶体管分别标记为晶体管T1m、T1o和T1p；且电容单元20的第一晶体管标记为T1n。存储器单元12m、12o和12p的第二晶体管分别标记为晶体管T2m、T2o和T2p；且电容单元20的第二晶体管标记为T2n。存储器单元12m包括沿着字线WL-0的晶体管T1m和T2m，电容单元20包括沿着字线WL-1的晶体管T1n和T2n，存储器单元12o包括沿着字线WL-2的晶体管T1o和T2o，且存储器单元12p包括沿着字线WL-3的晶体管T1p和T2p。
存储器单元12m、12o和12p都具有彼此共同的配置，且电容单元20共享此类共同配置。在一些实施例中，存储器单元12m、12o和12p以及电容单元20可称作大体上彼此相同，其中术语“大体上相同”意指存储器单元和电容单元在制造和测量的合理公差内彼此相同。存储器单元的特定组件参考单元12m进行描述和标记，且应理解，相同的组件可用在其它存储器单元和电容单元中。
电容器CAP-m包括第一节点40、第二节点42和第一节点与第二节点之间的电容器电介质材料44。展示第一节点40为容器形，且展示第二节点42在此类容器形状内延伸。在其它实施例中，第一节点和第二节点可具有其它配置。
例如，第一节点和第二节点可具有平面配置，其中电容器电介质材料44是提供于平面的第一与第二节点之间的平面配置。在所说明配置中，第一节点40可称作外部节点，且第二节点42可称作内部节点。
半导体导柱18从比较位线组件BL-2a延伸到电容器CAP-m的外部节点40，且半导体导柱20从比较位线组件BL-1a延伸到电容器的内部节点42。此类半导体导柱可包括任何适当的半导体材料，包含例如硅和锗的一种或两种。
晶体管T1m具有延伸到电容器CAP-m的第一节点40的第一源极/漏极区28、延伸到比较位线BL-2a的第二源极/漏极区30以及第一与第二源极/漏极区之间的沟道区26。晶体管栅极27沿着沟道区且通过栅极电介质材料22从沟道区偏移。
晶体管T2具有延伸到电容器CAP-m的第二节点42的第三源极/漏极区34、延伸到比较位线组件BL-1a的第四源极/漏极区36以及第三与第四源极/漏极区之间的沟道区32。晶体管栅极29沿着沟道区且通过栅极电介质材料24从沟道区偏移。
字线WL-0对于第一晶体管T1m和第二晶体管T2m是共同的，且包括栅极27/29。字线WL-0(以及字线WL-1、WL-2和WL-3)可包括任何适当的导电材料，包含例如以下中的一或多种：各种金属(例如钨、钛等)、含金属组合物(例如金属氮化物、金属碳化物、金属硅化物等)、导电掺杂半导体材料(例如导电掺杂硅、导电掺杂锗等)，等等。位线BLa可包括是字线相同的传导材料，或可包括不同传导材料。
栅极电介质材料22和24可包括任何适当的组合物或组合物的组合，包含例如二氧化硅、氮化硅、高K电介质材料、铁电材料等。
T1和T2晶体管的源极/漏极区和沟道区可掺杂有任何适当的掺杂物。在一些实施例中，源极/漏极区可为n型多掺杂的，且在其它实施例中，可为p型多掺杂的。
存储器单元和电容单元的第一和第二晶体管(T1和T2)可被视为相对于彼此竖直地移位，且存储器单元和电容单元的电容器竖直地处于第一与第二晶体管之间(例如，存储器单元12m的晶体管T1m和T2m相对于彼此竖直地移位，且电容器CAP-m竖直地处于这两个晶体管之间)。在所说明的实施例中，个别存储器单元和个别电容单元中的每一者具有处于共同竖直平面中的晶体管和电容器(例如，电容单元20具有与彼此处于共同竖直平面中的晶体管T1n/T2n和电容器CAP-n)。在其它实施例中，存储器单元和/或电容单元的晶体管和电容器可具有其它配置。
图7的实施例中的所说明电容器CAP-m、CAP-n、CAP-o和CAP-p在其它实施例中可由其它电容结构替换。例如，电容器中的任一者可由具有呈组合形式的两个或多于两个电容器的电容结构替换。
存储器阵列10被展示为由基底15支撑。基底可包括半导体材料；且可例如包括单晶硅、主要由单晶硅组成或由单晶硅组成。基底可称作半导体衬底。术语“半导体衬底”意指包括半导电材料的任何构造，包含但不限于块体半导电材料，例如(单独或在包括其它材料的组合件中的)半导电晶片，和(单独或在包括其它材料的组合件中的)半导电材料层。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基底可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多种。所述基底被展示为与阵列10的组件间隔开以指示其它电路或组件可在阵列10与基底之间。例如，在一些实施例中，电路4可在存储器阵列10与基底15之间。电路4可连同其它电路一起并入到基底15中作为感测放大器，所述其它电路可用于接达至阵列10以从阵列10读取数据或将数据写入到阵列10中。在一些实施例中，在其中层间绝缘膜介入于阵列10与基底15之间的应用中，多个通孔形成于层间绝缘膜中以将阵列10的字线WL-0、WL-1、WL-2和WL-3以及位线BL-1a和BL-2a电连接到形成于基底15中的电路，例如感测放大器4。
图7所说明的存储器阵列配置利用2T-1C存储器单元。在其它实施例中，类似配置可利用其它类型的存储器单元，例如2T-2C存储器单元。
图7所说明的存储器阵列配置利用电容单元20，其大体上与存储器单元(12m、12o和12p)相同。在其它实施例中，电容单元可不同于存储器单元。不论电容单元是否与存储器单元大体上相同，电容单元与存储器单元之间的差别在于，电容单元在存储器阵列的操作期间并不用于数据存储。替代地，电容单元用于减小邻近位线之间的寄生耦合。
在图7的所说明实施例中，可通过对字线WL-1供电且由此对晶体管T1n和T2n两者供电(即，将晶体管T1n和T2n置于“接通”状态)来操作电容单元20(即，置于“接通”状态)。
图8展示包括对应于位线BLa、BLb、BLc和BLd的列且包括对应于字线WL-0、WL-1、WL-2和WL-3的字线的存储器阵列10的一部分的俯视图。对应于位线BLa的列与图7中展示的列相同，且包括存储器单元12m、12o和12p以及电容单元20。其它列也包括存储器单元12和电容单元20。
图8的存储器阵列可以任何合适方式操作。在一些实施例中，每当存储器阵列10的任何区域用于任何操作时，与存储器阵列相关联的电容单元20中的至少一些可维持在“接通”状态，且可被视为“无源”，因为所述电容单元在存储器阵列被利用时未受控制，仅仅是使其通电。在一些实施例中，与存储器阵列相关联的电容单元中的至少一些可在特定操作期间选择性地启用，且在其它方面处于“关断”状态，且在此类实施例中，电容单元可被视为“有源”或“可选择的”。例如，在一些实施例中，电容单元可在与阵列的存储器单元相关联的读取操作期间维持在“接通”状态，且在其它方面，所述电容单元处于“关断”状态。在一些实施例中，在与存储器阵列的存储器单元相关联的读取操作期间选择性地利用电容单元以及在与所述存储器单元相关联的写入操作期间使电容单元“关断”可以是有利的，因为这样可缓解在读取操作期间引发问题的寄生电容，且还避免电容单元可能在写入操作期间产生的可能的干扰。参考图9和10描述电容单元的实例操作性布置。
参考图9，以俯视图展示图6的存储器阵列10的一部分。存储器阵列已通电，但列BLa、BLb、BLc或BLd中没有一列用于读取操作。然而，所有电容单元20已通电(即，处于“接通”状态)，如通过围绕电容单元提供的虚线方框60概略地说明。列BLa、BLb、BLc或BLd中的一或多个可能在图9的操作阶段正用于编程操作，但无论如何并非用于读取操作。
图10展示存储器阵列10中处于以下操作的部分：其中沿着位线BLc的存储器单元12是读取操作的部分，如由围绕位线BLc的虚线方框70指示。与位线BLc相关联的电容单元20已通电(如由虚线方框60指示)。由于电力沿着WL-1提供，因此沿着字线WL-1的其它电容单元也已通电。应注意，使紧邻BLc的列(即，列BLb和BLd)中的电容单元20处于“接通”状态可在沿着BLc读取存储器单元期间辅助减小列BLc与紧邻列之间的寄生耦合。
上文所描述的结构和架构可并入到存储器(例如，DRAM、SRAM等)中，和/或另外可用于电子系统中。此类电子系统可以是广泛范围系统中的任一者，例如时钟、电视机、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
除非另外规定，否则本文中所描述的各种材料、物质、组合物等可由现在已知或待开发的任何合适的方法形成，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”和“电绝缘”两者可用于描述具有绝缘电特性的材料。所述术语在本公开中被视为同义的。在一些情况下术语“电介质”的使用和在其它情况下术语“电绝缘”的使用可在本公开内提供语言变化以简化所附权利要求书内的前提基础，而非用于指示任何显著化学或电学差异。
图中各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所展示定向旋转。本文所提供的描述和所附权利要求书涉及在各种特征之间具有所描述关系的任何结构，不管结构是处于各图的特定定向还是相对于此类定向旋转。
随附图解说明的截面图仅展示横截面的平面内的特征，且不展示横截面的平面后面的材料，以便简化图式。
当结构在上文被称作在另一结构“上”或“抵靠”另一结构时，所述结构可直接在另一结构上或还可能存在介入结构。相比之下，当结构被称作“直接在另一结构上”或“直接抵靠”另一结构时，不存在介入结构。当结构被称为“连接”或“耦合”到另一结构时，所述结构可直接连接或耦合到另一结构，或可存在介入结构。相比之下，当结构被称作“直接连接”或“直接耦合”到另一结构时，不存在介入结构。
一些实施例包含具有一系列位线的存储器阵列。位线中的每一者具有第一比较位线组件和第二比较位线组件。所述位线限定所述存储器阵列的列。存储器单元沿着所述存储器阵列的所述列。电容单元沿着所述存储器阵列的所述列，且散置在所述存储器单元当中。
一些实施例包含具有一系列位线的存储器阵列。位线中的每一者具有第一比较位线组件和第二比较位线组件。所述位线限定所述存储器阵列的列。存储器单元沿着存储器阵列的列。个别存储器单元包括相对于彼此竖直地移位的第一和第二晶体管以及第一与第二晶体管之间的电容器。所述电容器具有与第一晶体管的源极/漏极区电耦合的第一节点，具有与第二晶体管的源极/漏极区电耦合的第二节点，且具有第一与第二节点之间的电容器电介质材料。第一和第二晶体管耦合到共同字线。电容单元沿着存储器阵列的列。个别电容单元包括与个别存储器单元相同的组件但在存储器阵列的操作期间不用于数据存储。沿着个别列的个别电容单元在所述个别列用于读取操作时维持在“接通”状态。
一些实施例包含具有一系列位线的存储器阵列。所述位线中的每一者具有第一比较位线组件和第二比较位线组件。所述位线限定所述存储器阵列的列。存储器单元沿着存储器阵列的列。个别存储器单元包括相对于彼此竖直地移位的第一和第二晶体管以及第一与第二晶体管之间的电容器。所述电容器具有与第一晶体管的源极/漏极区电耦合的第一节点，具有与第二晶体管的源极/漏极区电耦合的第二节点，且具有第一与第二节点之间的电容器电介质材料。第一和第二晶体管耦合到共同字线。电容单元沿着存储器阵列的列。个别电容单元包括与个别存储器单元相同的组件，但在存储器阵列的操作期间不用于数据存储。每当电力提供到存储器阵列时，个别电容单元维持在“接通”状态。
一些实施例包含一种设备，其具有半导体基底、存储器阵列和介于半导体基底与存储器阵列之间的绝缘膜。存储器阵列包含多个存储器单元、一对位线和至少一个电容单元，且所述多个存储器单元中的每一者提供于所述一对位线之间。存储器单元中的每一者包括第一晶体管和第一电容器。第一晶体管和第一电容器竖直地安置在所述一对位线之间。所述至少一个电容单元安置在所述一对位线之间，且至少在存储器单元中的一个被访问以从中读取数据时启用。

Claims (27)

1.一种存储器阵列，其包括：
一系列位线，所述位线中的每一者具有第一比较位线组件和第二比较位线组件；
所述位线限定所述存储器阵列的列；
存储器单元，其沿着所述存储器阵列的所述列；以及
电容单元，其沿着所述存储器阵列的所述列，且散置在所述存储器单元当中。
2.根据权利要求1所述的存储器阵列，其中所述存储器阵列的所述列具有所述电容单元中的两个或多于两个。
3.根据权利要求1所述的存储器阵列，其中所述电容单元沿着所述存储器阵列的行。
4.根据权利要求1所述的存储器阵列，其中所述电容单元具有与所述存储器单元相同的组件，且在操作方法上不同于所述存储器单元。
5.根据权利要求4所述的存储器阵列，其中所述存储器单元的所述组件是两个晶体管和一个电容器。
6.根据权利要求4所述的存储器阵列，其中所述存储器单元的所述组件包含两个晶体管和两个电容器。
7.根据权利要求4所述的存储器阵列，其中所述操作方法的所述不同在于，数据并非存储在所述电容单元上，且替代地，所述电容单元在与所述阵列的存储器单元相关联的读取操作期间维持在“接通”状态。
8.根据权利要求7所述的存储器阵列，其中所述电容单元在与所述阵列的存储器单元相关联的写入操作期间也维持在所述“接通”状态。
9.根据权利要求7所述的存储器阵列，其中所述电容单元在与所述阵列的存储器单元相关联的写入操作期间并不维持在所述“接通”状态。
10.一种存储器阵列，其包括：
一系列位线，所述位线中的每一者具有第一比较位线组件和第二比较位线组件；
所述位线限定所述存储器阵列的列；
沿着所述存储器阵列的所述列的存储器单元；个别存储器单元包括相对于彼此竖直地移位的第一和第二晶体管，以及位于所述第一晶体管与第二晶体管之间的电容器；所述电容器具有与所述第一晶体管的源极/漏极区电耦合的第一节点，具有与所述第二晶体管的源极/漏极区电耦合的第二节点，且在所述第一节点与第二节点之间具有电容器介电材料；所述第一和第二晶体管耦合到共同字线；以及
沿着所述存储器阵列的所述列的电容单元；个别电容单元包括与所述个别存储器单元相同的组件，但在所述存储器阵列的操作期间不用于数据存储，沿着个别列的个别电容单元在所述个别列用于读取操作时维持在“接通”状态。
11.根据权利要求10所述的存储器阵列，其中所述个别电容单元在所述个别列用于写入操作时并不维持在所述“接通”状态。
12.根据权利要求10所述的存储器阵列，其中所述个别电容单元在所述个别列用于写入操作时维持在所述“接通”状态。
13.根据权利要求10所述的存储器阵列，其中所述个别电容单元沿着电容单元的行。
14.根据权利要求10所述的存储器阵列，其中所述个别电容单元在与所述行交叉的任何列用于读取操作时也维持在所述“接通”状态。
15.根据权利要求10所述的存储器阵列，其中所述个别存储器单元和所述个别电容单元的所述第一晶体管、第二晶体管和电容器全处于与彼此共同的竖直平面中。
16.根据权利要求10所述的存储器阵列，其中所述存储器阵列的所述列具有所述电容单元中的两个或多于两个。
17.一种存储器阵列，其包括：
一系列位线，所述位线中的每一者具有第一比较位线组件和第二比较位线组件；
所述位线限定所述存储器阵列的列；
沿着所述存储器阵列的所述列的存储器单元；个别存储器单元包括相对于彼此竖直地移位的第一和第二晶体管，以及位于所述第一与第二晶体管之间的电容器；所述电容器具有与所述第一晶体管的源极/漏极区电耦合的第一节点，具有与所述第二晶体管的源极/漏极区电耦合的第二节点，且在所述第一节点与第二节点之间具有电容器介电材料；所述第一和第二晶体管耦合到共同字线；以及
沿着所述存储器阵列的所述列的电容单元；个别电容单元包括与所述个别存储器单元相同的组件，但在所述存储器阵列的操作期间不用于数据存储，每当电力提供到所述存储器阵列时，个别电容单元维持在“接通”状态。
18.根据权利要求17所述的存储器阵列，其中所述个别电容单元沿着电容单元的行。
19.根据权利要求17所述的存储器阵列，其中所述个别存储器单元和所述个别电容单元的所述第一晶体管、第二晶体管和电容器全处于与彼此共同的竖直平面中。
20.根据权利要求17所述的存储器阵列，其中所述存储器阵列的所述列具有所述电容单元中的两个或多于两个。
21.一种设备，其包括半导体基底、存储器阵列和介于所述半导体基底与所述存储器阵列之间的绝缘膜，所述存储器阵列包含多个存储器单元、一对位线和至少一个电容单元，且所述多个存储器单元中的每一者设置于所述一对位线之间；
其中所述存储器单元中的每一者包括第一晶体管和第一电容器，所述第一晶体管和所述第一电容器竖直地安置在所述一对位线之间；以及
其中所述至少一个电容单元安置在所述一对位线之间，且至少在所述存储器单元中的一个被存取以从中读取数据时被启用。
22.根据权利要求21所述的设备，其中所述存储器单元中的每一者进一步包括第二晶体管，且其中所述第一晶体管、所述第一电容器和所述第二晶体管竖直地安置在所述一对位线之间，其中所述第一和第二晶体管将所述电容器包夹在其间。
23.根据权利要求22所述的设备，其中所述至少一个电容单元包括竖直地安置在所述一对位线之间的第三晶体管、第二电容器和第四晶体管，且其中所述第三和第四晶体管中的每一者至少在所述存储器单元中的一个被存取以从中读取数据时接通。
24.根据权利要求21所述的设备，其中所述多个存储器单元中的每一者进一步包括第一半导体导柱，其中所述第一半导体导柱包含第一、第二和第三部分，其分别充当所述第一晶体管的源极和漏极中的一者、所述第一晶体管的通道和所述第一晶体管的所述源极和所述漏极中的另一者，且其中所述第一半导体导柱的所述第一和第三部分中的一者与所述第一电容器的第一节点电连接。
25.根据权利要求24所述的设备，其中所述第一电容器包含第二节点和位于所述第一与第二节点之间的介电材料，且其中所述第一半导体导柱、所述第一节点、所述介电材料和所述第二节点竖直地安置。
26.根据权利要求24所述的设备，其中所述多个存储器单元中的每一者进一步包括第二晶体管和第二半导体导柱，其中所述第二半导体导柱包含第四、第五和第六部分，其分别充当所述第二晶体管的源极和漏极中的一者、所述第二晶体管的通道和所述第二晶体管的所述源极和所述漏极中的另一者，且其中所述第二半导体导柱的所述第四和第六部分中的一者与所述第一电容器的第二节点电连接。
27.根据权利要求26所述的设备，其中所述第一和第二晶体管以及所述第一电容器串联连接在所述一对位线之间。
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