CN106558585A - 半导体器件及半导体器件的制造方法 - Google Patents

半导体器件及半导体器件的制造方法 Download PDF

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Abstract

本发明提供一种提高SRAM的可靠性的半导体器件及半导体器件的制造方法。在SRAM的存储单元中，考虑到动态稳定性，在存储器节点间设置耦合电容。

Description

半导体器件及半导体器件的制造方法
技术领域
本发明涉及半导体器件及其制造方法，尤其是关于能够有效适用于内置SRAM的半导体器件的技术。
背景技术
SRAM(Static Random Access Memory：静态随机存取存储器)通常比DRAM(Dynamic Random Access Memory：动态随机存取存储器)更高速地动作，并且能够利用用于逻辑LSI(Large Scale Integration：大规模集成)的工艺来制造，因此作为混载于逻辑LSI的高速缓冲存储器来使用。例如，将CPU(Central Processing Unit：中央处理器)和逻辑LSI都搭载在系统LSI。另外，在DRAM混载产品(eDRAM：Embedded Dynamic Random AccessMemory(嵌入式动态随机存取存储器))中作为CPU和DRAM之间的高速缓冲存储器来使用。
伴随SRAM的微型化，稳定动作的SRAM单元的开发日益困难。由于微型化，表示存储单元的读取动作的稳定性和数据保持的稳定性的指标即动态噪声容限(Dynamic NoiseMargin：DNM)和静态噪声容限(Static Noise Margin：SNM)的恶化成为问题。
作为本技术领域的背景技术，存在专利文献1这样的技术。在专利文献1中公开了“与将具有SRAM的存储节点间电容和模拟电容的元件形成在单一衬底上而成的半导体集成电路器件的性能提高相关的技术”。
另外，在专利文献2中公开了“向SRAM存储单元设置MIM(金属-绝缘体-金属)节点电容器来实施软件错误对策的技术”。
在专利文献3中公开了“考虑SRAM单元的动态稳定性来进一步增大存储单元的稳定性的技术”。
在专利文献4中公开了“基于使用了DNM的动作容限的评估得出的生产率好的半导体存储器件”。
专利文献1：日本特开2003-7978号公报
专利文献2：日本特开2006-19371号公报
专利文献3：日本特开2008-135461号公报
专利文献4：日本特开2010-198711号公报
如上所述，在SRAM的设计中，同时实现单元尺寸的缩小和存储单元的动作、数据保持性能的稳定性是重要的课题。
上述专利文献1以α线的软件错误对策为主要目的，没有与SNM或DNM改善相关的记载。
另外，在如上述专利文献2所述地将赋予节点的电容连接在与衬底或电源之间的结构中，需要在各个MIM中将相对电极连接在衬底或电源。由此，1个存储单元需要两个连接位置，导致面积增大。另外，形成在与这样的衬底或电源之间的电容中，DNM改善效果小。
在上述专利文献3的结构中，串联连接的MIM电容成为Cn×Cn/(Cn+Cn)，从而成为1个电容Cn的1/2，电容减少。
在上述专利文献4中，一体地管理晶体管部和电容部，从而例如用于DRAM混载产品(eDRAM)的情况下，搭载eDRAM的MIM时的效率差。
如上所述，在通过以往的方法确保SRAM单元动作的稳定性的情况下，存储单元的占有面积扩大，成为高集成化的妨碍，从而难以得到充分的稳定性。
发明内容
本发明是为了解决上述问题而提出的，其目的在于提供一种提高SRAM的可靠性的半导体器件及半导体器件的制造方法。
其他课题和新的特征能够从本说明书的记载及附图明确。
根据一种实施方式，在SRAM的存储单元中，考虑动态稳定性，在存储器节点之间设置耦合电容。
发明的效果
根据上述一种实施方式，SRAM的可靠性得到提高。
附图说明
图1是本发明的一实施方式的SRAM结构的概要图。
图2是本发明的一实施方式的SRAM单元电路图。
图3是本发明的一实施方式的SRAM的时序图。
图4是本发明的一实施方式的SRAM单元的2x2单元阵列布局图(实施例1)。
图5是表示图4的A-A’截面的图。
图6A是通常的6晶体管型SRAM单元电路图。
图6B是表示本发明的一实施方式的节点电容配置的SRAM单元电路图。
图6C是表示研究例的节点电容配置的SRAM单元电路图。
图6D是表示研究例的节点电容配置的SRAM单元电路图。
图7是表示本发明的一实施方式的SRAM单元的读取动作波形的图。
图8是表示本发明的一实施方式的SRAM单元的噪声容限伴随字线访问时间的情况的图。
图9是本发明的一实施方式的SRAM单元的2x2单元阵列布局图(实施例2)。
图10A是图9的SRAM单元阵列布局的阶层概念图。
图10B是图10A的变形例。
图11是表示图9的A-A’截面的图。
图12是本发明的一实施方式的DRAM混载构造的剖视图。
图13是表示图9的B-B’截面的图。
图14A是表示本发明的一实施方式的半导体器件的制造工序的一部分的剖视图。
图14B是表示本发明的一实施方式的半导体器件的制造工序的一部分的剖视图。
图14C是表示本发明的一实施方式的半导体器件的制造工序的一部分的剖视图。
图14D是表示本发明的一实施方式的半导体器件的制造工序的一部分的剖视图。
图14E是表示本发明的一实施方式的半导体器件的制造工序的一部分的剖视图。
图14F是本发明的一实施方式的半导体器件的制造工序的一部分的剖视图。
图14G是表示本发明的一实施方式的半导体器件的制造工序的一部分的剖视图。
图15是本发明的一实施方式的DRAM混载构造的剖视图(实施例3)。
图16是本发明的一实施方式的DRAM混载构造的剖视图(实施例3的变形例)。
其中，附图标记说明如下：
AC1、AC2 存取晶体管
CF 电容绝缘膜
CI1、CI2-A、CI2-B、CI3-A、CI3B 接触柱层间膜
Cn 节点电容
CT1～CT4 接触柱
DR1、DR2 驱动晶体管
DT、DT1、DTn、DB、DB1、DBn、DL 位线(数字线)
GE 栅极电极
GI 栅极绝缘膜
LD1、LD2 负载晶体管
LEL 下部电极
MC、MC1～MC4 存储单元
MIM、MIM1～MIM5MIM 电容
M0～M2 金属布线
ND、NDT、NDB 节点
STI 元件隔离层
SW 侧壁
TR 晶体管
UEL 上部电极
WL 字线
具体实施方式
以下，使用附图说明实施例。此外，在各图中，对同一结构标注同一附图标记，关于重复的部分，省略其详细说明。
实施例1
使用图1至图3，对实施例1中的SRAM及其存储单元进行说明。图1是表示SRAM的整体结构的图。图2是表示图1中的存储单元MC。图2所示的存储单元MC作为SRAM单元阵列多个并列地设置在图1的SRAM。图3是由图1构成的SRAM的Write/Read/Stand-by(写入/读取/待机)动作时的时序图。此外，在图3中，应注意的点除了选择位以外，必须使非选择位的位线预充电成为OFF(断开)。
参照图1，在本实施例中的SRAM中，存储单元MC以外的结构是与通常的SRAM大致同样的结构。在一对位线(数字线)DT、DB之间配置有存储单元MC，分别与位线DT、DB电连接。位线DT是Digit Line True的缩写，位线DB是Digit Line Bar的缩写。另外，存储单元MC也与字线WL电连接。通过列选择器及字驱动器来分配成为对象的存储单元MC的地址，相对于所选择的存储单元MC写入和读取数据。存储单元MC从位线DT1、DB1至位线DTn、DBn呈阵列状地相邻配置有多个(n个)。
如图2所示，SRAM的存储单元MC由以下部件构成：锁存器，其通过由驱动晶体管DR1、DR2和负载晶体管LD1、LD2构成的两个反相器构成；以及两个存取晶体管AC1、AC2。锁存器具有两个端子(节点NDT、NDB)，分别相辅地处于高电位/低电位(High/Low)或低电位/高电位(Low/High)的两个稳定状态，由此能够恒定地保持0或1的信息。此外，节点NDT与位线DT连接，节点NDB与位线DB连接。
这里，如图2所示，本实施例的SRAM存储单元在锁存器的两个端子即节点NDT和节点NDB之间设置有节点电容Cn。由此，由于存储器节点的电容值增大，所以SRAM单元的稳定性(动态噪声容限)提高。
使用图3对SRAM的动作进行简单说明。SRAM的存储端子(节点NDT)被设定为高电位，存储端子(节点NDB)被设定为低电位。对数据的写入是将存储元件(节点NDT)设为低电位、且将存储元件(节点NDB)设为高电位的情况进行说明。将与欲设为低电位的存储元件(节点NDT)连接的位线DT设为‘L(低电位)’，将与欲设为高电位的存储元件(节点NDB)设为‘H(高电位)’，将字线WL从‘L’设为‘H’。通过将该状态维持某段规定期间，存储元件(节点NDT)迁移至低电位，存储元件(节点NDB)迁移至高电位，进行写入。
另一方面，数据的读取是将位线DT、DB预充电至电源电压，之后，将字线WL从低电位(‘L’)设为高电位(‘H’)。与高电位的存储端子(节点NDB)连接的位线DB没有变化，但与低电位的存储端子(节点NDT)连接的位线DT的电位降低。通过利用检测放大器(SA)等放大该位线的电位差，能够读出数据。
使用图4及图5说明本实施例的SRAM单元的布局及其截面构造。图4是如图2所示那样在存储器节点之间形成了电容Cn的例子，是纵横各配置2列的4个存储单元MC1～MC4的2x2布局。另外，图5表示图4中的A-A’截面。
如图4所示，在本实施例的SRAM单元的布局中，在各个存储单元MC1～MC4中，在存储器节点之间设置有电容Cn即MIM电容(Metal Insulator Metal)MIM1～MIM4。此外，为了不偏向一方的位线DT或DB侧地配置MIM电容，如图4所示，该配置在相同的位线DT、DB之间的存储单元MC中设置的MIM电容布局成交错状(千鸟状)。也就是说，设置在存储单元MC1中的MIM1配置在比位线DT和位线DB的中间更靠位线DT一侧，而设置在存储单元MC3中的MIM3配置在比位线DT和位线DB的中间更靠位线DB一侧。同样地，设置在存储单元MC2的MIM2配置在比位线DB和位线DT的中间更靠位线DB一侧，而设置在存储单元MC4的MIM4配置在比位线DB和位线DT的中间更靠位线DT一侧。
例如，当将设置在存储单元MC3中的MIM电容如MIM5那样，与存储单元MC1的MIM1同样地配置在图4的左侧即配置在位线DT侧时，成为MIM电容偏向位线DT侧的结构，位线DT和位线DB的周边环境不同。其结果为，位线DT和位线DB的电容不同，存在不能进行准确的感测的担心。因此，如图4所示，将在配置在相同的位线DT、DB之间的存储单元MC中设置的MIM电容的配置设置为对称。在存储单元MC2和存储单元MC4中设置的MIM电容也同样地，存储单元MC2的MIM2配置在更靠位线DB一侧，存储单元MC4的MIM4配置在更靠位线DT一侧。
另外，在图4中，相互相邻的存储单元MC1和MC2与相同的字线WL连接，同样地，相互相邻的存储单元MC3和MC4与相同的字线WL连接。例如，在将存储单元MC1中设置的MIM电容MIM1配置在更靠位线DT一侧的情况下，与相同的字线WL连接的存储单元MC2的MIM电容MIM2优选与存储单元MC1中的MIM电容MIM1的配置同样地配置在更靠位线DB一侧。同样地，在将存储单元MC3中设置的MIM3配置在更靠位线DB一侧的情况下，与相同的字线WL连接的存储单元MC4的MIM电容MIM4优选与存储单元MC3中的MIM电容MIM3的配置同样地配置在更靠位线DT一侧。
也就是说，在存储单元阵列中，与某字线WL连接的SRAM单元的MIM电容优选配置在更靠与相同(共用)的字线WL连接的其他SRAM单元的MIM电容相同一侧。
各存储单元MC中设置的MIM电容以图5所示的截面构造形成。在节点NDT、NDB上形成有电容绝缘膜CF，节点NDB上的电容绝缘膜CF的一部分被蚀刻除去，通过加工所形成的导电膜，形成了上部电极UEL。通过该上部电极UEL和作为下部电极LEL的节点NDT以单一元件形成节点电容Cn。
此外，在图4中，MIM1和MIM3的配置也可以是将MIM1与位线DT在平面上重叠地配置，将MIM3与位线DB在平面上重叠地配置。同样地，MIM2和MIM4的配置也可以是将MIM2与位线DB在平面上重叠地配置，将MIM4与位线DT在平面上重叠地配置。MIM和位线的重叠是将构成MIM的上部电极UEL、电容绝缘膜CF、下部电极LEL中的至少某一个与位线在平面上重叠地形成，由此，能够将MIM和位线在平面上重叠地配置。
另外，MIM1和MIM3的配置也可以是将MIM1与位线DB隔开规定间隔地分离地配置，将MIM3与位线DT隔开规定间隔地分离地配置。同样地，MIM2和MIM4的配置也可以是将MIM2与位线DT隔开规定间隔地分离地配置，将MIM4与位线DB隔开规定间隔地分离地配置。
另外，位线DT和位线DB在存储单元阵列中构成一对位线对，设置在该位线对之间的MIM优选为偏向位线DT一侧配置的MIM的数量和偏向位线DB一侧配置的MIM的数量相同。如上所述，这是因为位线DT和位线DB的周边环境并无不同。
接着，使用图6A至图6D说明本实施例的变形例。图6A是为了比较而示出的通常的6晶体管型的SRAM单元。另外，图6B是在节点NDT-NDB之间设置了10fF的MIM电容的电路图，是上述说明的本实施例的SRAM存储单元构造。图6C是分别对节点NDT、NDB设置了相对于Vss的MIM电容10fF的图，图6D是分别对节点NDT、NDB设置了相对于Vdd的MIM电容10fF的图。
如图6B所示，在锁存器的两个端子，即节点NDT和节点NDB之间设置例如10fF左右的节点电容Cn，由此，存储器节点的电容值增大，SRAM单元的稳定性(动态噪声容限)提高。作为增大存储器节点的电容值的方法，如图6C或图6D所示，分别对节点NDT和节点NDB附加相对于Vss或相对于Vdd的电容。这些存储器节点电容如图5所示是由MIM形成的。
如图6C、图6D所示，分别独立地在各存储器节点设置节点电容，由此，与图6B同样地，存储器节点的电容值增大，能够提高SRAM存储单元的稳定性(动态噪声容限)。但是，需要在每个节点形成MIM，从而单元布局产生制约，导致存储单元占有面积有扩大的担忧。此外，在图6B至图6D中，分别示出了附加10fF的MIM电容的例子，但附加的节点电容Cn的电容值10fF只不过是例示性的，并不限于此。
以下，使用图7及图8说明在节点NDT和节点NDB之间设置了节点电容Cn的情况的效果。图7是图6A和图6B的SRAM存储单元中的读取(Read)动作时的波形比较。W/NOD Cap.表示在节点NDT和节点NDB之间附加了耦合电容10fF的情况(图6B)的波形。另一方面，w/o Cap.表示没有附加耦合电容的通常的6晶体管型的SRAM单元(图6A)的波形。
在W/NOD Cap.即存储器节点之间设置了节点电容Cn的情况下，当字线打开时，节点NDT浮动，通过耦合，节点NDB也浮动。由于节点NDB浮动，所以NDT和NDB的电位差被保持，数据的保持容限扩大。另外，在节点NDB浮动的情况下，由于DR1的Vgs变大，所以位线差电位也具有稍变大的倾向，能够得到数据保持特性进一步提高的效果。
图8是表示噪声容限伴随字线访问时间的情况的图。示出了在图6A至图6D中，将Row(行)数量换成64、128、256时噪声容限伴随字线时间的情况。设置在存储器节点之间的节点电容采用10fF固定。图8的SNM(静态噪声容限)是非选择预充电动作的噪声容限。字线访问时间越短，另外Row数量(位线电容)越小，则DNM(动态噪声容限)越能得到改善。
明确了解到，若节点电容恒定，则与向对Vdd、对GND附加电容相比在存储器节点之间作为耦合电容进行设置的方式使噪声容限的改善量更大。能够得到比在与Vss或Vdd之间形成电容的情况更大的效果。
此外，在本实施例中，使用6晶体管型的单端口SRAM的例子进行了说明，但在双端口SRAM中，通过同样的方法也能够得到同样的效果。
另外，电容元件作为一例使用了MIM，但只要是配置在MOS晶体管和第一层的金属布线M1之间的电容元件即可，当然不限于MIM。例如，使TFT的寄生电容作为耦合电容寄生，也能够得到同样的效果。
根据以上说明的本实施的结构，由于存储器节点ND的电容值增大，所以SRAM存储单元的稳定性(动态噪声容限)提高。在节点NDT和节点NDB之间连接1个MIM电容，由此，与以往例的串联连接两个MIM电容相比，能够进一步增加MIM电容。
另外，由于存储器节点ND的电容值增大，所以每1位线允许的位线电容Cb的允许值变大，字/位结构的设计自由度得到提高。
另外，在进行读取动作时，存储了高电位数据的存储器节点ND通过耦合电容Cn而浮动，向激励晶体管的Vgs施加过激励，从而单元电流临时增加，单元速度Cb×Vb/Iread特性提高。
而且，作为附带的效果，存储器节点ND的电容值增大，由此，软件错误耐性增大，能够稳定地保持数据。通过这些效果，SRAM的可靠性提高。
实施例2
使用图9至图11，关于实施例2中的SRAM及其存储单元进行说明。图9是SRAM存储单元的2x2单元阵列布局概念图。图10A、图10B是概念性地表示存储器节点布局和存储器节点布局以外的单元配置的示意图。图10A示意地表示图9的单元布局，图10B是图10A的变形例。另外，图11表示图9中的A-A’截面。
参照图9，在本实施例的SRAM单元的布局中，在存储单元MC1～MC4各自的存储器节点之间设置有电容Cn即MIM(Metal Insulator Metal)电容MIM1～MIM4。此外，在配置在相同的位线DT、DB之间的存储单元MC中设置的MIM电容与图4的单元布局同样地，为了不向一个位线DT或DB一侧偏置地配置MIM电容而如图9所示地布局成交错状。也就是说，设置在存储单元MC1中的MIM1比位线DT和位线DB的中间更靠位线DT一侧地配置，而设置在存储单元MC3中的MIM3比位线DT和位线DB的中间更靠位线DB一侧地配置。将MIM1～MIM4配置成交错状的理由与图4同样。
图10A示意地示出图9中的MIM电容的配置。存储单元MC1～MC4的各存储单元内设置的MIM电容如图10A所示地，存储器节点布局以外的单元配置采用以单元中心为原点的线对称配置(点对称配置)，存储器节点布局的单元配置采用平行移动配置(滑动配置)。此外，存储器节点布局的单元配置也可以如图10B所示那样成为镜面对称地配置。
存储单元MC1、MC2中设置的MIM电容如图11所示地形成在节点NDT上，经由接触柱CT2与节点NDT电连接。MIM电容MIM1、MIM2以下部电极LEL和上部电极UEL夹着电容绝缘膜CF地相对的方式以三层的层叠构造形成。是所谓的堆叠式MIM电容器。在该下部电极LEL或上部电极UEL中，使用了例如氮化钛膜(TiN)或钛膜(Ti)、钽膜(Ta)等。另外，在电容绝缘膜CF中，使用了例如氮化硅膜(Si3N4)或五氧化二钽膜(Ta2O5)、氧化锆膜(ZrO2)等。
在图11中，MIM电容MIM1、MIM2以外在Y-Y’轴上线对称地配置，MIM电容Cn(MIM1、MIM2)成为平行移动配置(滑动配置)。
如图11所示，将设置在节点NDT和节点NDB之间的MIM电容Cn形成为堆叠式，由此，即使在扩大上部电极UEL或下部电极LEL的情况下，也能够减少与相邻的上部电极UEL或下部电极LEL相互接触的风险，从而能够附加更大的MIM电容Cn。
图12示出混载了上述说明的节点NDT和节点NDB之间设置有节点电容Cn的SRAM单元及DRAM单元而成的DRAM混载产品(eDRAM)的例子。SRAM单元的MIM电容和DRAM单元的MIM电容通过同一工艺形成。也就是说，SRAM单元的MIM电容和DRAM单元的MIM电容是在同一层中，由同一材料形成。此外，为了更明确单元构造，在图13中示出图9中的B-B’截面，并一并进行说明。
如图12所示，在将本实施例的SRAM单元与DRAM混载的情况下，能够将混载DRAM(eDRAM)的MIM电容器用于SRAM单元的MIM电容Cn。另外，节点NDT和节点NDB由金属布线M0形成。MIM的下部电极LEL通过接触柱CT2与节点NDT连接。上部电极UEL通过金属布线M1等与节点NDB连接。由此，节点间电容Cn由1个元件形成。
到金属布线M0为止的存储单元部分为点对称配置，与之相对，MIM部为线对称配置。由此，即使在扩大上部电极UEL、下部电极LEL的情况下，也能够减少与相邻位置的上部电极UEL或下部电极LEL相互接触的风险，具有能够附加更大的MIM电容的优点。
此外，通过使1单元的布局成为非对称单元，仅将1个MIM电容连接在节点NDT和节点NDB之间。与以往的SRAM单元中将两个电容串联连接相比，能够增加MIM电容。但是，当SRAM单元内的MIM配置位置的对称性被损坏时，位线电容会变得不平衡，某一方的位线电容增加，单元速度Cb×Vb/Iread特性变差。因此，在本实施例中，利用2x2单元阵列确保规则性。
使用图14A至图14G，按顺序说明图9至图13所示的本实施例的构造的制造方法。为了易于理解说明，使用排列了SRAM单元、逻辑晶体管(Logic Tr)、DRAM单元这3个元件的剖视图进行说明。此外，关于SRAM单元，与图11、图12同样地，采用从使节点NDT和节点NDB这两个节点示出的方向来看的截面。
首先，如图14A所示，在硅晶圆等的衬底的主面上形成元件隔离层STI，进行与相邻的元件之间的分离(图14A)。
接着，在进行了阱用离子注入之后，通过栅极氧化在衬底表面上形成栅极绝缘膜GI。在栅极绝缘膜GI上形成由多晶硅等的材料构成的栅极电极GE，进行侧壁SW形成、和向源极区域、漏极区域的离子注入。实施所注入的杂质的活化所需的热处理，根据需要在所期望的位置使用镍(Ni)或钴(Co)实施硅化工艺，形成晶体管TR(图14B)。
接下来，以覆盖晶体管TR的方式，在衬底上成膜接触柱层间膜CI1，在规定的位置设置开口部，形成至源极电极、漏极电极、栅极电极等的接触柱CT1。此外，在图14C中，省略了向栅极电极连接的接触柱CT1(图14C)。
而且，成膜接触柱层间膜CI2-A。接着，将用于与接触柱CT1连接的开口部形成于接触柱层间膜CI2-A。成膜钨等的电极材料，通过干式蚀刻加工形成金属布线M0。金属布线M0在SRAM单元中担当两个节点(NDT、NDB)的作用(图14D)。
接着，成膜接触柱层间膜CI2-B，接着形成接触柱CT2(图14E)。
接着，成膜接触柱层间膜CI3-A，形成MIM电容形成用的开口部。成膜由氮化钛(TiN)等形成的下部电极LEL、由氮化硅(Si3N4)或氧化钽(Ta2O5)等形成的电容绝缘膜CF、由氮化钛(TiN)等形成的上部电极UEL，通过干式蚀刻进行加工形成MIM电容。由此，SRAM的节点NDT和MIM的下部电极LEL被连接(图14F)。
然后，成膜接触柱层间膜CI3-B，形成接触柱CT3。接着，形成由铜(Cu)等形成的第一层布线(金属布线M1)。由此，节点NDB经由接触柱CT3和金属布线M1与上部电极UEL连接，能够在节点NDT和节点NDB之间形成由单一元件构成的电容。最后，形成包含第二层布线(金属布线M2)的上层的布线层，完成半导体芯片。
实施例3
使用图15说明实施例3中的SRAM及其存储单元。图15中的SRAM的截面是图15中的单元布局的B-B’截面。比较参照图12，在本实施例的SRAM单元中，关于位线DT、DB不是在第一层的金属布线层(金属布线M1的层)形成，而是在最下层的金属布线层(金属布线M0的层)形成这一点，与图12的SRAM单元不同。
通过将位线DT、DB从金属布线M1的层变更(降低)到金属布线M0的层，位线电容Cb进一步降低。位线电容Cb和节点间电容Cn之比(Cb/Cn比)越小，越改善DNM(动态噪声容限)，从而能够进一步提高SRAM单元的稳定性。
此外，在图15中，单元布局(单元配置)也与图9同样。也就是说，在以阵列状配置存储单元的情况下，MIM被布局成交错状。另外，在图15中，在DRAM单元中，也在金属布线M0的层中形成位线DL。
另外，在图15中，示出了将位线DT、DB双方从金属布线M1的层变更到金属布线M0的层的例子，但通过将位线DT、DB中的至少某一方变更到金属布线层M0的层，虽然位线电容Cb的降低量减小，但能够改善DNM(动态噪声容限)。也就是说，将位线DT、DB中的至少某一方形成在比节点间电容Cn(MIM)更靠上层，将另一方形成在比节点间电容Cn(MIM)更靠下层，由此改善DNM(动态噪声容限)。
图16示出图15的变形例。在图15的SRAM单元中，利用金属布线M0连结驱动晶体管DR1和负载晶体管LD1的节点、与驱动晶体管DR2和负载晶体管LD2的节点，分别作为节点NDT、节点NDB，并经由接触柱CT2、CT3与MIM电连接。
另一方面，在图16的SRAM单元中，不用金属布线M0进行驱动晶体管DR和负载晶体管LD的节点连接，而是经由接触柱CT1、CT2、CT3、CT4提升(延伸)至金属布线M1的层，利用金属布线M1连结，这一点与图15的SRAM单元不同。
也就是说，构成节点间电容Cn的MIM的上部电极UEL经由跨过多个层的多个接触柱CT1、CT2、CT3、CT4及金属布线M1与衬底上的SRAM单元的元件电连接。另外，构成节点间电容Cn的MIM的下部电极LEL经由跨过多个层的多个接触柱CT1、CT2与衬底上的SRAM单元的元件电连接。
通过采用图16的结构，在金属布线M0的层中优先设计位线，由此，在用于连接节点间的布线的区域变得缺乏的情况下很有用。
此外，在图16中，单元布局(单元配置)也与图9同样。也就是说，在以阵列状配置存储单元的情况下，MIM被布局成交错状。另外，在DRAM单元中，也在金属布线M0的层中形成位线DL。
以上，基于实施方式具体地说明了本发明人研发的发明，但本发明不限于所述实施方式，在不脱离其主旨的范围内能够进行各种变更。

Claims (16)

1.一种半导体器件，其特征在于，具有：
第一SRAM单元，其在与第一位线连接的第一节点和与第二位线连接的第二节点之间设置有第一电容元件；以及
第二SRAM单元，其在与所述第一位线连接的第三节点和与所述第二位线连接的第四节点之间设置有第二电容元件，
所述第一电容元件配置在比所述第一位线和所述第二位线的中间更靠所述第一位线一侧，
所述第二电容元件配置在比所述第一位线和所述第二位线的中间更靠所述第二位线一侧。
2.如权利要求1所述的半导体器件，其特征在于，
所述第一电容元件配置成与所述第一位线在平面上重叠，
所述第二电容元件配置成与所述第二位线在平面上重叠。
3.如权利要求1所述的半导体器件，其特征在于，
所述第一位线和所述第二位线在存储单元阵列中成为一对位线对，
所述第一电容元件和所述第二电容元件在所述位线对之间以相同数量设置。
4.如权利要求1所述的半导体器件，其特征在于，
所述第一SRAM单元和所述第二SRAM单元相邻地配置。
5.如权利要求1所述的半导体器件，其特征在于，
所述第一电容元件与所述第二位线分离地配置，
所述第二电容元件与所述第一位线分离地配置。
6.如权利要求1所述的半导体器件，其特征在于，
所述第一电容元件由上部电极、电容绝缘膜、下部电极的三层构造构成，
所述上部电极配置成与所述第一位线在平面上重叠，并且与所述第二位线分离地配置。
7.如权利要求1所述的半导体器件，其特征在于，
所述第一电容元件由上部电极、电容绝缘膜、下部电极的三层构造构成，
所述下部电极配置成与所述第一位线在平面上重叠，并且与所述第二位线分离地配置。
8.如权利要求3所述的半导体器件，其特征在于，
在所述存储单元阵列中，与共用的字线连接的其他SRAM单元的电容元件配置在靠与该字线连接的所述第一SRAM单元或所述第二SRAM单元的电容元件相同的一侧。
9.如权利要求1所述的半导体器件，其特征在于，
所述第一位线及所述第二位线中的至少某一方配置在比所述第一电容元件及所述第二电容元件更靠上层。
10.如权利要求1所述的半导体器件，其特征在于，
所述第一位线及所述第二位线中的至少某一方被配置在比所述第一电容元件及所述第二电容元件更靠下层。
11.如权利要求10所述的半导体器件，其特征在于，
所述第一电容元件及所述第二电容元件由上部电极、电容绝缘膜、下部电极的三层构造构成，
各个上部电极通过跨过多层的多个接触柱而与所述第一SRAM单元的晶体管及所述第二SRAM单元的晶体管电连接。
12.如权利要求11所述的半导体器件，其特征在于，
各个下部电极通过跨过多层的多个接触柱而与所述第一SRAM单元的晶体管及所述第二SRAM单元的晶体管电连接。
13.如权利要求1所述的半导体器件，其特征在于，
所述半导体器件是搭载了DRAM单元的DRAM混载的半导体器件，
所述第一电容元件及所述第二电容元件在与所述DRAM单元的电容器相同一层中，由同一材料形成。
14.一种半导体器件的制造方法，其特征在于，具有：
(a)在半导体晶圆的主面的SRAM形成区域中形成构成SRAM单元的元件，在半导体晶圆的主面的DRAM形成区域中形成构成DRAM单元的元件的工序；
(b)在构成所述SRAM单元的元件及构成所述DRAM单元的元件上，以覆盖这些元件的方式形成第一层间绝缘膜的工序；
(c)在所述SRAM形成区域的所述第一层间绝缘膜上形成两个布线的工序，该两个布线与构成所述SRAM单元的元件电连接，成为所述SRAM单元的两个存储器节点；
(d)以覆盖所述两个布线的方式，在所述SRAM形成区域及所述DRAM形成区域中形成第二层间绝缘膜的工序；以及
(e)在所述第二层间绝缘膜上，形成成为MIM的下部电极的第一导电膜、成为MIM的电容绝缘膜的绝缘膜、成为MIM的上部电极的第二导电膜这三层的层叠膜，通过干式蚀刻，在所述SRAM形成区域及所述DRAM形成区域中分别形成MIM的工序，
在所述SRAM区域的MIM中，该MIM的下部电极与所述两个布线中的一方电连接，该MIM的上部电极与所述两个布线中的另一方电连接。
15.如权利要求14所述的半导体器件的制造方法，其特征在于，
所述第一导电膜及所述第二导电膜是氮化钛膜、钛膜、钽膜中的某一种。
16.如权利要求14所述的半导体器件的制造方法，其特征在于，
所述绝缘膜是氮化硅膜、五氧化二钽膜、氧化锆膜中的某一种。
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