JPH03151663A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特に信号電荷の蓄
積容量を増大し得るキャパシタの構造の改善に関するも
のである。

［従来の技術］ 半導体記憶装置のうち、記憶情報のランダムな人出力が
可能なものにダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）がある。一般に、ＤＲＡＭは多数の記憶情報を
蓄積する記憶領域であるメモリセルアレイと、外部との
人出力に必要な周辺回路とから構成される。第６図は、
−船釣なりＲＡＭの構成を示すブロック図である。本図
を参照して、まずＤＲＡＭ５０は、記憶情報の伝達信号
を蓄積するためのメモリセルアレイ５１と、単位記憶回
路を構成するメモリセルを選択するためのアドレス信号
を外部から受けるためのローアンドカラムアドレスバッ
ファ５２と、そのアドレス信号を解読することによりメ
モリセルを指定するためのロウデコーダ５３およびカラ
ムデコーダ５４と、指定されたメモリセルに蓄積された
信号を増幅して読出すセンスリフレッシュアンプ５５と
、データ入出力のためのデータインバッファ５６および
データアウトバッファ５７と、クロック信号を発生する
クロックジェネレータ５８とを含んでいる。

第７図は、メモリセルアレイ５１において１対のビット
線を含むメモリセルの等価回路図である。

第７図を参照して、メモリセルは１つのトランスファゲ
ートトランジスタ２と１つのキャパシタ１０とを含む。

トランスファゲートトランジスタ２のゲートはワード線
４に接続され、ソース・ドレイン領域の一方はビット線
２６に接続され、さらに他方のソース・ドレイン領域は
キャパシタ１０に接続されている。

メモリセルへのデータの書込は以下のように行なわれる
。まずワード線４が活性化され、トランスファゲートト
ランジスタ２がオンする。そして、ビット線２６に書込
むべき情報に対応したＨ１ｇｈレベルまたはＬｏｗレベ
ルの電位が与えられる。

そして、キャパシタ１０にビット線２６の電位に対応し
た電荷が蓄積される。その後、ワード線４が不活性化さ
れてトランスファゲートトランジスタ２がオフする。こ
の結果、キャパシタ１０にはデータに対応した電荷が蓄
積される。

読出動作は以下のように行なわれる。ビット線２６は予
め電気的に孤立されたフローティング状態に保持される
。ワード線４が活性化されると、トランスファゲートト
ランジスタ２がオンする。

キャパシタ１０に蓄積された電荷がビット線２６に与え
られる。これによりビット線２６にはわずか数１００ｍ
Ｖの電位変化が現われる。現われた電位変化はセンスア
ンプ５５によって増幅されて読出信号となる。

以上のように、読出時にはキャパシタ１０に蓄積された
情報電荷がビット線２６に再分配され、その際の電位変
化が検出される。キャパシタ１０の容量はその電極の表
面積の増減に比例する。そのため、高集積化のためにキ
ャパシタサイズを縮小していくと、蓄積される信号電荷
量が減少する。

このために検出される電位変化も小さくなり、誤続出の
おそれが生じる。また、信号電荷量の減少によってメモ
リセルのソフトエラー耐性も低くなる。そのため、高集
積化に伴ないキャパシタの平面的なサイズを縮小しても
キャパシタに蓄積できる電荷量、すなわち容量を確保す
るために、キャパシタの構造の改善が従来より行なわれ
ている。

その−例について説明する。第８Ａ図および第８Ｂ図は
、ＤＲＡＭのメモリセルアレイの部分平面図およびその
切断線■−■に沿った方向からの断面構造図を示してい
る。この例に示すＤＲＡＭは、タトエばｒＮＯＶＥＬ　
　５ＴＡＣＫＥＤＣＡＰＡＣＩＴＯＲＣＥＬＬ　　ＦＯ
Ｒ６４ＭｂＤＲＡＭＪ　　（’８９　　Ｓｙｍｐｏｓｉ
ｕｍｏｎ　　ＶＬＳＩ　　Ｔｅｃｈｎｏｌｏｇｙ　　Ｄ
ｉｇｅｓｔ　　ｏｆ　　Ｔｅｃｈｎｉｃａｌ　　Ｐａｐ
ｅｒｓ、ｐｐ６９−７０．Ｗ、Ｗａｋａｍｉｙａ　　ｅ
ｔａｌ、）に開示されている。

この第８Ａ図および第８Ｂ図には各々６ビツトおよび３
ビツト分のメモリセルが示されている。

第８Ａ図、第８Ｂ図を参照して、ｐ型シリコン基板１表
面の素子分離領域には、フィールドシールドゲート電極
２０がゲート絶縁膜２１を介して形成されている。フィ
ールドシールドゲート電極２０に囲まれるｐ型シリコン
基板１表面の素子形成領域には、複数のメモリセルが形
成されている。

メモリセルは１つのトランスファゲートトランジスタ２
と１つのキャパシタ１０とを備える。

トランスファゲートトランジスタ２はｐ型シリコン基板
１表面に形成された１対のｎ＋不純物領域（ソース・ド
レイン）５．５と、この１対のｎ１不純物領域５．５に
挾まれるｐ型シリコン基板１の表面領域上にゲート酸化
膜３を介して形成されたゲート電極（ワード線）４とを
備える。ゲート電極４の周囲は絶縁膜６によって覆われ
ている。

キャパシタ１０は下部電極（ストレージノード）１１と
、下部電極１１の表面を覆って形成された誘電体層１２
およびその表面上に形成された上部電極（セルプレート
）１３とを備える。下部電極１１はトランスファゲート
トランジスタ２の一方のｎ＋不純物領域５に接続される
第１の部分１１ａと、基板の主表面から上方に向かって
延びた円筒状の第２の部分１１ｂとを備える。誘電体層
１２は、特にこの下部電極１１の第２の部分１１．　ｂ
の内外表面に沿って形成されている。したがって、この
部分がキャパシタ容量を増大させるのに寄与している。

このような構造のキャパシタを円筒型キャパシタと称す
。

トランスファゲートトランジスタ２のキャパシタ１０に
接続されない他方のｎ＋不純物領域５には層間絶縁層２
７中に形成されたコンタクトホール２５を介してビット
線２６が接続されている。

また、フィールドシールドゲート電極２０の上部には絶
縁膜２２を介してワード線４．４が形成されている。キ
ャパシタ１０の一部は絶縁膜６および窒化膜１４を介し
てワード線４の上部にまで延在している。

［発明が解決しようとする課題］ 上記のように、従来のＤＲＡＭでは、キャパシタの容量
を増大させるためにキャパシタの円筒状の部分を形成し
ている。しかしながら、円筒型キャパシタにおいても製
造上の制約や配線構造上の制約などから無制限に高く形
成することはできない。しかも、さらに高集積化が進展
するにつれて、キャパシタ１０の平面的な占有面積は縮
小され、その結果キャパシタ１０の円筒部分の径も縮小
せざるを得なくなる。したがって、高集積化の進展に対
しても所定のキャパシタ容量を確保し得る新たなキャパ
シタの構造か望まれるようになった。

この発明は上記のような問題点を解消するためになされ
たもので、互いに隣接するメモリセル間の余剰空間を利
用してキャパシタ容量を増大し得る構造のキャパシタを
備えた半導体記憶装置を提供することを目的とする。

［課題を解決するための手段］ この発明による半導体記憶装置は、第１導電型の半導体
記憶装置の主表面上に複数個の単位メモリセルが配列さ
れて構成された記憶領域を有しており、互いに隣接する
第１および第２のメモリセルの各々は、半導体基板の主
表面上に形成されたスイッチング素子と、このスイッチ
ング素子に接続され、スイッチング素子から転送される
電荷を保持するための信号保持用受動素子とを含んでい
る。

そして、スイッチング素子は、半導体基板中に形成され
た第２導電型の１対の不純物領域と、この１対の不純物
領域に挾まれた半導体基板の主表面上に絶縁膜を介して
形成された導電層とを備えている。

また、信号保持用受動素子は、スイッチング素子の１対
の不純物領域の一方側に接続され、その一部がスイッチ
ング素子の導電層の上部に絶縁層を介して延在した第１
の部分と、この第１の部分の表面上から半導体基板の主
表面の上方に向かって延びた立壁状の第２の部分と、こ
の第２の部分に連なり半導体基板の主表面の平面方向に
向かって延びた第３の部分とを有する第１電極層を備え
ている。さらに、第１電極層の外表面を覆うように形成
された誘電体層と、誘電体層の表面上に形成された第２
電極層とを備えており、第１のメモリセルの信号保持用
受動素子の第１電極層の第３の部分は、第２のメモリセ
ルの信号保持用受動素０ 子の第１電極層の第３の部分と部分的に重なり合うよう
に形成されている。

［作用］ 信号保持用受動素子の電荷蓄積容量は、誘電体層を介し
て対向する第１および第２電極の対向面積に比例する。

したがって、この発明において、第１電極の第３の部分
はその外表面を電荷蓄積領域として利用することが可能
であり、この部分が電荷蓄積容量の増大を実現する。

また、隣接するメモリセルの信号保持用受動素子の第１
電極の第３の部分を互いに重ね合わせることにより、互
いに隣接するメモリセル間の空間を有効に利用して信号
保持用受動素子の電荷蓄積容量を増大させることができ
る。

［実施例］ 以下、この発明の一実施例を図を用いて説明する。

第１Ａ図は、この発明の第１の実施例によるＤＲＡＭの
メモリセルアレイの部分平面構造図である。また、第１
Ｂ図は、第１Ａ図中の切断線Ｉ−１ ■に沿った方向からのメモリセルの断面構造図である。

たとえば、第１Ｂ図には４ビット分のメモリセルが示さ
れている。メモリセルは１つのトランスファゲートトラ
ンジスタ２と１つのキャパシタ１０とを含む。

トランスファゲートトランジスタ２は１対のｎ１不純物
領域５．５と、この不純物領域の間に位置するｐ型シリ
コン基板１表面上にゲート酸化膜３を介して形成された
ゲート電極（ワード線）４とを備える。

次に、この発明の特徴であるキャパシタ１０の構造につ
いて説明する。キャパシタ１０の下部電極１１は説明の
便宜上３つの部分から構成される。

第１の部分はトランスファゲートトランジスタ２の一方
のｎ÷不純物領域５に接続され、かつその一端がゲート
電極４の上部に絶縁膜６を介して乗上げ、その他端がフ
ィールドシールドゲート電極２０の上部を走るワード線
４の上部に絶縁膜６を介して延在している。

第２の部分は、第１の部分の上面からｐ型シリ２ コン基板１の主表面上方に向かって延びた円筒状に形成
されている。

さらに第３の部分は、第２の部分の円筒状の外表面から
ｐ型シリコン基板１の平面方向に庇状に張出している。

また、この庇状の第３の部分は平面的には円筒状の第２
の部分に倣って円板状に形成されている。

誘電体層１２は下部電極１１の第１の部分１１ａないし
第３の部分１１ｃの表面に沿って形成されている。さら
に上部電極１３は誘電体層１２の表面を覆うように形成
されている。

また、平面的な配置構造において、互いに隣り合うキャ
パシタは、下部電極１１の第３の部分１１Ｃを互いに異
なる高さ位置に形成し、基板表面の上下方向において重
なり領域１５を構成している。この重なり領域１５を設
けることにより、下部電極１１の第３の部分１１Ｃの庇
を長く形成し、キャパシタ容量の拡大を図っている。

次に、この発明の第２の実施例によるＤＲＡＭのメモリ
セルの構造を説明する。第２Ａ図は、メ３ モリセルアレイの部分平面構造図であり、第２Ｂ図は、
第２八図中の切断線■−■に沿った方向からのメモリセ
ルの断面構造図である。この第２の実施例は、第１の実
施例の変形例であり、下部電極１１の第３の部分１１ｃ
がさらに円筒状の第２の部分１１ｂの内方側へ向かって
延びた庇部分１１０を有することである。この第３の部
分１１ｃの庇部分１１０によってさらにキャパシタ１０
の容量が増大する。また、さらにビット線２６のコンタ
クトホール２５に近接する部分においては、キャパシタ
の下部電極１１の第３の部分１１Ｃに部分的に切欠部１
６を設けている。この切欠部１６を設けることにより、
ビット線２６とキャパシタ１０との絶縁性を十分に確保
する。なお、この切欠部１６の形状は図示のように三角
形、台形、弧状などどのような形状であっても構わない
。

さらに、この発明の第３の実施例によるＤＲＡＭのメモ
リセルの構、造について説明する。第３Ａ図は第３の実
施例のＤＲＡＭのメモリセルの平面構造図であり、第３
Ｂ図は第３八図中の切断線■４ ■に沿った方向からの断面構造図である。第３の実施例
は第１の実施例によるキャパシタの変形例である。すな
わち、キャパシタ１０の下部電極１１の第３の部分１１
ｃは、その上面あるいは下面に突出部１１ｅが形成され
ている。さらに、隣接するキャパシタ１０．１０間が重
なり合う領域１５においては、一方のキャパシタの下部
電極１１の突出部１１ｅと他方のキャパシタの下部電極
１１の突出部１１ｅとが互いに噛合うように配置される
。

さらに、この発明の変形例について第４図および第５図
を用いて説明する。すなわち、この発明においては、キ
ャパシタの下部電極１］の特に第２の部分１］ｂおよび
第３の部分１】Ｃの形状は任意に設定することが可能で
ある。−例として、第４図では、キャパシタ１０の下部
電極１１は、円筒形の第２の部分１１ｂと長方形の第３
の部分１１ｃとの組合わせが模式的に示されている。ま
た、第５図では箱形の第２の部分１１ｂと長方形状の第
３の部分１１Ｃの組合わせが模式的に示さ５ れている。なお、これらは例示にすぎず、たとえば、多
角形断面、楕円断面などの第２の部分１１ｂと多角形、
楕円形などの第３の部分１１．　ｃとの組合わぜで構成
しても構わない。また、これらの下部電極１１の形状に
関する変形例は、上記第２および第３の実施例に組合わ
わせて実施することが可能である。

さらに、上記実施例では、キャパシタの下部電極１１の
第３の部分１１ｃが一層の場合について示したが、２層
以上の庇状部分を形成し、隣接するキャパシタ間で複数
の庇状の第３の部分を交互に重ね合わせて配置しても構
わない。

［発明の効果コ このように、この発明による半導体記憶装置は、互いに
隣接するメモリセル間の余剰空間を利用して信号保持用
受動素子の電極層を相互に重なり合うように延在させて
構成したので、信号電荷の蓄積容量が増大し、高集積化
においても所定の記憶容量を有する信頼性の高い半導体
記憶装置を実現することができる。

　６

【図面の簡単な説明】

第１Ａ図は、この発明の第１の実施例によるＤＲＡＭの
メモリセルの平面構造図である。第１Ｂ図は、第１Ａ図
中の切断線Ｉ−１に沿った方向からの断面構造図である
。第２Ａ図は、この発明の第２の実施例によるＤＲＡＭ
のメモリセルの平面構造図であり、第２Ｂ図は、第２八
図中の切断線■−■に沿った方向からの断面構造図であ
る。第３Ａ図は、この発明の第３の実施例によるＤＲＡ
Ｍのメモリセルの平面構造図であり、第３Ｂ図は、第３
Ａ図中の切断線■−■に沿った方向からの断面構造図で
ある。第４図および第５図は、この発明のＤＲＡＭの変
形例を示すキャパシタの平面形状を模式的に示した平面
形状模式図である。 第６図は、−膜内なりＲＡＭの構成を示すブロック図で
ある。第７図は、１組のビット線対を含むメモリセルの
等価回路図である。第８Ａ図は、従来のＤＲＡＭのメモ
リセルの甲面構造を示す平面構造図である。第８Ｂ図は
、第８Ａ図中の切断線■−■に沿った方向からの断面構
造図である。 ７ 図において、１はｐ型シリコン基板、２はトランスファ
ゲートトランジスタ、１０はキャパシタ、１１は下部電
極、ｌｌａは下部電極の第１の部分、１１ｂは下部電極
の第２の部分、１１Ｃは下部電極の第３の部分、ｌｉｄ
は下部電極の第３の部分１１Ｃの庇部、１１ｅは、下部
電極の第３の部分１１ｃの突出部、１２は誘電体層、１
３は上部電極、１５はキャパシタの重なり領域を示して
いる。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 第１導電型の半導体基板の主表面上に、複数個の単位メ
   モリセルが配列されて構成された記憶領域を有する半導
   体記憶装置であって、 互いに隣接する第１および第２のメモリセルの各々は、 前記半導体基板の主表面上に形成されたスイッチング素
   子と、 前記スイッチング素子に接続され、前記スイッチング素
   子から転送される電荷を保持するための信号保持用受動
   素子とを含み、 前記スイッチング素子は、 前記半導体基板中に形成された第２導電型の１対の不純
   物領域と、 前記１対の不純物領域に挾まれた前記半導体基板の主表
   面上に絶縁膜を介して形成された導電層とを備え、 前記信号保持用受動素子は、 前記スイッチング素子の前記１対の不純物領域の一方側
   に接続され、その一部が前記スイッチング素子の前記導
   電層の上部に絶縁層を介して延在した第１の部分と、こ
   の第１の部分の表面上から前記半導体基板の主表面の上
   方に向かって延びた立壁状の第２の部分と、この第２の
   部分に連なり前記半導体基板の主表面の平面方向に向か
   って延びた第３の部分とを有する第１電極層と、 前記第１電極層の外表面を覆うように形成された誘電体
   層と、 前記誘電体層の表面上に形成された第２電極層とを備え
   ており、 前記第１のメモリセルの前記信号保持用受動素子の前記
   第１電極層の第３の部分は、前記第２のメモリセルの前
   記信号保持用受動素子の前記第１電極層の第３の部分と
   部分的に重なり合うように形成されている、半導体記憶
   装置。