JPH03291964A - スタックトキャパシタ型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に、スタラクトキ
ャパシタ型半導体記憶装置の改善に関するものである。

［従来の技術］ 近年、半導体記憶装置は、コンピュータなどの情報機器
のめざましい普及によってその需要が急速に拡大してい
る。さらに、機能的には大規模な記憶容量を有し、かつ
高速動作が可能なものが要求されている。これに伴って
、半導体記憶装置の高集積化および高速応答性あるいは
高信頼性に関する技術開発が進められている。

半導体記憶装置の中で、記憶情報のランダムな入出力が
可能なものにＤＲＡＭ　（ダイナミックランダムアクセ
スメモリ）がある。一般に、ＤＲＡＭは、多数の記憶情
報を蓄積する記憶領域であるメモリセルアレイと、外部
との入出力に必要な周辺回路とから構成されている。

第４図は、一般的なりＲＡＭの構成を示すブロック図で
ある。この図において、ＤＲＡＭ５０は、記憶情報のデ
ータ信号を蓄積するためのメモリセルアレイ５１と、単
位記憶回路を構成するメモリセルを選択するためのアド
レス信号を外部から受取るためのロウアンドコラムアド
レスバッファ５２と、そのアドレス信号を解読すること
によってメモリセルを指定するためのロウデコーダ５３
およびコラムデコーダ５４と、指定されたメモリセルに
蓄積された信号を増幅して読出すセンスリフレッシュア
ンプ５５と、データ入出力のためのデータインバッファ
５６およびデータアウトバッファ５７と、さらに、クロ
ック信号を発生するクロックジェネレータ５８とを含ん
でいる。半導体チップ上で大きな面積を占めるメモリセ
ルアレイ５１は、単位記憶情報を蓄積するためのメモリ
セルがマトリックス状に複数個配列されて形成されてい
る。

第５図は、第４図のメモリセルアレイ５１を構成するメ
モリセルの４ビット分の等価回路図を示している。１つ
のビット線ＢＬと１つのワード線ＷＬの交差位置に配置
された１つのメモリセルは、１つのＭＯＳ（金属・酸化
物・半導体）トランジスタ５１ａとこれに接続された１
つの容量素子５１ｂとから構成されているいわゆる１ト
ランジスタｌキヤパシタ型のメモリセルを示している。

このタイプのメモリセルは構造が簡単であるので、メモ
リセルアレイの集積度を向上させることが容易であり、
大容量のＤＲＡＭに広く用いられている。また、ＤＲＡ
Ｍのメモリセルは、その信号電荷蓄積用のキャパシタの
構造によっていくつかのタイプに分けることができるが
、その１つのタイプとして、たとえば特公昭６０−２７
８４に示されたいわゆるスタックトキャパシタ型のメモ
リセルがある。

第６図は、その公報に示されたスタックトキャパシタ型
メモリセルの断面図である。このメモリセルにおいては
、ｐ−型基板１の主面が分離領域２によって複数のアイ
ランドに分割されている。

１つのアイランド内には、ＦＥＴ（電界効果トランジス
タ）のチャネルの幅だけ互いに隔てられたｎ９型の複数
のソース／ドレイン領域３が形成されている。チャネル
領域上には、ゲート絶縁膜を介してワード線ＷＬが図面
に垂直な方向に形成されている。分離領域２の上に現れ
ているワード線ＷＬは、図面に垂直な方向において他の
アイランド内のチャネル領域上を通過する。

スタックトキャパシタの下層キャパシタ電極ＥＯは、基
板１９分離領域２およびワード線ＷＬの少なくとも１部
を覆うように絶縁膜を介して形成されている。しかし、
下層キャパシタ電極Ｅ。はソース／ドレイン領域３の１
つへ電気的に接続されており、すなわち、ストレージノ
ードとして働く。下層キャパシタ電極Ｅｏは、誘電体膜
を介して上層キャパシタ電極であるセルプレー）Ｅｔに
よって覆われている。セルプレートＥ、上には層間絶縁
膜を介してビット線ＢＬが形成されている。

セルプレートＥ、には開口４が形成されており、ビット
線ＢＬはその開口４を介してソース／ドレイン領域３の
１つと電気的コンタクトＣ０ＮＴを形成している。

このようなりＲＡＭの高集積化に伴ってメモリセルサイ
ズが縮小される場合、キャパシタの下層電極であるスト
レージノードの面積も同時に縮小される。しかしながら
、記憶装置としてのＤＲＡＭの安定動作や信頼性の観点
から、メモリセルサイズが縮小されても、１ビツトのメ
モリセルに蓄え得る電荷量はある一定量以上に維持され
ることが望まれる。

第７図は、第６図のスタックトキャパシタ型メモリセル
を含むメモリセルアレイの平面図である。

第６図は、第７図中の線Ｖ　Ｉ　−Ｖ　Ｉに沿った断面
図に相当している。前述のように、ビット線ＢＬがソー
ス／ドレイン領域３の１つをコンタクトＣ０ＮＴを形成
することを可能にするために、セルプレートである上層
キャパシタ電極Ｅ１には開口４が設けられている。

［発明が解決しようとする課題］ 第７図に示された従来のスタックトキャパシタ型半導体
記憶装置においては、隣合う１対の下層キャパシタ電極
Ｅ。の間に上層キャパシタ電極Ｅ富の開口部４が設けら
れているので、上層キャパシタ電極Ｅ１と下層キャパシ
タ電極Ｅｏとの間の重ね合わせの余裕をとるのに必要な
分だけ下層キャパシタ電極Ｅｏを開口部４から後退させ
なければならない。すなわち、ストレージノードとして
働く下層キャパシタ電極Ｅ。の面積が開口４によって制
限されるという課題がある。

このような先行技術の課題に鑑み、本発明の目的は、上
層キャパシタ電極に開口を設けるために必要とされる下
層キャパシタ電極の面積の減少量を最小限に抑えること
ができるスタックトキャパシタ型半導体記憶装置を提供
することである。

そのようなスタックトキャパシタ型半導体記憶装置は、
キャパシタの容量を一定量以上に維持しつつ集積度を高
めることができる ［課題を解決するための手段］ 本発明によるスタックトキャパシタ型半導体記憶装置は
、１つの電界効果トランジスタと１つのスタックトキャ
パシタからなるメモリセルを複数個含み、電界効果トラ
ンジスタの各々は２つのソース／ドレイン領域およびそ
れらの間のチャネル領域を含み、スタックトキャパシタ
の各々はソース／ドレイン領域の対応する１つへ電気的
に接続されたストレージノードである下層キャパシタ電
極およびセルプレートである上層キャパシタ電極を含み
；第１導電型の半導体基板上に分離領域で囲まれた複数
のアイランドが形成されており；アイランドの各々内に
おいて、複数のソース／ドレイン領域がチャネル領域の
幅の間隔で形成されており；チャネル領域上に沿ってワ
ード線が形成されており；下層キャパシタ電極の各々は
、基板。

分離領域およびワード線の少なくとも１部を覆うように
形成されていて、それらの下層キャパシタ電極は互いに
マトリックス状に配置されており；上層キャパシタ電極
上にはビット線が形成されており：ビット線の１つを対
応するソース／ドレイン領域の１つへ電気的に接続する
ために上層キャパシタ電極に設けられる開口部は、４つ
の下層キャパシタ電極のコーナ部が互いに向い合った位
置の中央に設けられており、それによって、下層キャパ
シタ電極の各々の面積が開口部の形成のために削減され
る量を小さくすることができる。

［作用］ 本発明によるスタックトキャパシタ型半導体記憶装置に
おいては、ビット線の１つを対応するソース／ドレイン
領域の１つへ電気的に接続するために上層キャパシタ電
極に設けられる開口部は４つの下層キャパシタ電極のコ
ーナー部が互いに向い合った位置の中央に設けられるの
で、下層キャパシタ電極の各々の面積が開口部の形成の
ために削減される量を小さくすることができる。

［実施例］ 第１図は、本発明の一実施例によるスタックトキャパシ
タ型半導体記憶装置の平面レイアウトの一部を概略的に
示している。この半導体記憶装置においては、第１図の
中央部に見られるように、半導体基板上で分離領域２に
囲まれた１つのアイランド内に３つのソース／ドレイン
領域３が横方向にチャネル幅だけ互いに隔てられて形成
されている。チャネル領域上には、ゲート絶縁膜を介し
てワード線ＷＬが縦方向に配置されている。スタックト
キャパシタの下層キャパシタ電極Ｅｏは、ソース／ドレ
イン領域３２分離領域２およびワード線ＷＬの少なくと
も１部を覆うように絶縁膜を介して形成されている。下
層キャパシタ電極Ｅ。

の各々は、１つのアイランド内で横方向に３つ並んだソ
ース／ドレイン領域３のうちの両端の１つへ電気的に接
続されており、ストレージノードとして働く。マトリッ
クス状に配置された複数の下層キャパシタ電極Ｅｏは、
誘電体膜を介して、セルプレートとして働く１枚の上層
キャパシタ電極Ｅ、によって覆われている。上層キャパ
シタ電極Ｅ、上には、絶縁膜を介して横方向にビット線
ＢＬが分離領域２の上方に配置されている。

上層キャパシタ電極Ｅ１は、ビット線ＢＬ下において開
口４が設けられている。ビット線ＢＬの各々は、１つの
アイランド内で横方向に３つ並んだソース／ドレイン領
域３のうちの中央の１つへ、開口４を介して電気的に接
続されている。すなわち、開口４は上層キャパシタ電極
Ｅ１から分離領域２まで延びている。そして、開口４の
底部には、中央のソース／ドレイン領域３まで延びた導
電体膜５が設けられている。

第２Ａ図と第２Ｂ図を参照して、本発明の技術的効果を
説明する。第２ＡＩ！ｌは、先行技術によるスタックト
キャパシタ型半導体記憶装置における上層キャパシタ電
極Ｅ１の開口４の近傍の平面レイアウトを示している。

他方、第２Ｂ図は９５本発明による第１図の実施例にお
ける上層キャパシタ電極Ｅ１の開口４の近傍の平面レイ
アウトを示している。説明の明瞭化のために、これらの
図において、下層キャパシタ電極Ｅｏの相互の間隔をＬ
とし、上層キャパシタ電極Ｅ、の開口４の寸法もＬｘＬ
とする。また、上層キャパシタ電極Ｅ１と下層キャパシ
タ電極Ｅ。の間で必要とされる位置合わせの余裕度をＬ
／ａとする。そのような場合、先行技術のレイアウトに
よれば、第２図中の破線で示されているように、下層キ
ャパシタ電極Ｅ。

は開口４から（Ｌ／ａ）Ｘ　（Ｌ＋２Ｌ／ａ）の面積だ
け後退させなければならない。

他方、本発明の一実施例のレイアウトによれば、第２Ｂ
図中の破線で示されているように、下層キャパシタ電極
Ｅｏは開口４から２ｘ（Ｌ／ａ）Ｘ（Ｌ／ａ）の面積だ
け後退させるだけでよい。すなわち、第２８Ｅのレイア
ウトによれば、第２Ａ図のレイアウトに比べて、下層キ
ャパシタ電極ＥＯの１枚当りの面積をＬ　Ｘ　Ｌ　／　
ａだけ大きくすることができる。したがって、ストレー
ジノードの容量を減少させることなくさらにメモリセル
を微細化することができ、その集積度を高めることがで
きる。

第３図は、本発明のもう１つの実施例によるスタックト
キャパシタ型半導体記憶装置の平面レイアウトの１部を
概略的に示している。第３図の実施例は、第１図の実施
例と類似している。しかし、第１ｒＩＡの実施例におい
ては開口４の底部と中央のソース／ドレイン領域３を電
気的に接続するための導電体膜５が設けられていたが、
第３図の実施例においては、そのような導電体膜５が省
略され、その代わりに、中央のソース／ドレイン領域３
が開口４の底部まで延びている。第３図の実施例によっ
ても、第１図の実施例と同様に、開口４からの下層キャ
パシタ電極Ｅ、の後退量を減少させ得ることか容易に理
解されよう。第３図の実施例では、第１図の実施例にお
ける導電体膜５を形成する必要がないので、製造工程が
簡略化され得る。

［発明の効果コ 以上のように、本発明によれば、ビット線の１つを対応
するソース／ドレイン領域の１つへ電気的に接続するた
めに上層キャパシタ電極に設けられる開口部は４つの下
層キャパシタ電極のコーナー部が互いに向い合った位置
の中央に設けられるので、下層キャパシタ電極の各々の
面積が開口部の形成のために削減される量を最小にする
ことができるスタックトキャパシタ型半導体記憶装置を
提供することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるスタックトキャパシ
タ型半導体記憶装置の一部を概略的に示す平面レイアウ
ト図である。 第２Ａ、図および第２Ｂ図は、本発明の技術的効果を説
明するための概略的な平面図である。 第３図は、本発明のもう１つの実施例を示す概時的な平
面レイアウト図である。 第４図は、一般的なりＲＡＭを示すブロック図である。 第５図は、４ビット分のメモリセルを示す等価回路図で
ある。 第６図は、先行技術によるスタックトキャパシタ型メモ
リセルの概略的な断面図である。 第７図は、第６図のメモリセルを複数個含むセルアレイ
の平面レイアウト図である。 図において、１は半導体基板、２は分離領域、３はソー
ス／ドレイン領域、４はセルプレートの開口、５は導電
体膜、Ｅｏは下層キャパシタ電極、Ｅ、は上層キャパシ
タ電極、ＷＬはワード線、ＢＬはビット線、モしてＣ０
ＮＴはコンタクトを示す。 なお、各図において、同一符号は同−内容又は相当部分
を示す。

Claims (1)

1. 【特許請求の範囲】 １つの電界効果トランジスタと１つのスタックトキャパ
   シタからなるメモリセルを複数個含み、前記電界効果ト
   ランジスタの各々は２つのソース／ドレイン領域および
   それらの間のチャネル領域を含み、前記スタックトキャ
   パシタの各々は前記ソース／ドレイン領域の対応する１
   つへ電気的に接続されたストレージノードである下層キ
   ャパシタ電極およびセルプレートである上層キャパシタ
   電極を含むスタックトキャパシタ型半導体記憶装置にお
   いて、 第１導電型の半導体基板上に分離領域で囲まれた複数の
   アイランドが形成されており、 前記アイランドの各々内において、複数の前記ソース／
   ドレイン領域が前記チャネル領域の幅の間隔で形成され
   ており、 前記チャネル領域上に沿ってワード線が形成されており
   、 前記下層キャパシタ電極の各々は、前記基板、前記分離
   領域および前記ワード線の少なくとも１部を覆うように
   形成されていて、それらの前記下層キャパシタ電極は互
   いにマトリックス状に配置されており、 前記上層キャパシタ電極上にはビット線が形成されてお
   り、 前記ビット線の１つを対応する前記ソース／ドレイン領
   域の１つへ電気的に接続するために前記上層キャパシタ
   電極に設けられる開口部は、４つの前記下層キャパシタ
   電極のコーナー部が互いに向い合った位置の中央に設け
   られており、 それによって、前記下層キャパシタ電極の各々の面積が
   前記開口部の形成のために削減される量を小さくするこ
   とが出来ることを特徴とするスタックトキャパシタ型半
   導体記憶装置。