JPH0482260A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、半導体装置およびその製造方法に関し、特
に、任意の記憶情報のランダムな入出力が可能な半導体
装置およびその製造方法に関する。

［従来の技術］ 従来、半導体装置は、コンピュータなどの情報機器の目
覚ましい普及によってその需要が急速に拡大している。

そして、機能的には大規模な記憶容量を有し、かつ、高
速動作が可能なものが要求されている。これに伴って、
半導体装置の高集積化および高速応答性あるいは高信頼
性に関する技術開発か進められている。

半導体記憶装置の中で、記憶情報のランダムな入圧力か
可能なものとして、ＤＲＡＭ　（Ｄｙｎａｍｉｃ　　Ｒ
ａｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｍ。

ｒｙ）か知られている。

一般に、ＤＲＡＭは、多数の記憶情報を蓄積する記憶領
域であるメモリセルアレイと、外部との入出力に必要な
周辺回路とから構成されている。

第６図は従来の一般的なりＲＡＭの構成を示したブロッ
ク図である。簗５図を参照して、ＤＲＡＭは、記憶情報
のデータ信号を蓄積するためのメモリセルアレイ５１と
、単位記憶回路を構成するメモリセルを選択するための
アドレス信号を外部から受けるためのロウアンドカラム
アドレスバッファ５２と、そのアドレス信号を解読する
ことによってメモリセルを指定するためのロウデコーダ
５３およびカラムデコーダ５４と、指定されたメモリセ
ルに蓄積された信号を増幅して読出すためのセンスリフ
レッシュアンプ５５と、データ人８力のだめのデータイ
ンバッファ５６およびデータアウトバッファ５７と、ク
ロック信号を発生するためのクロックジェネレータ５８
とを含んでいる。

半導体チップ上で大きな面積を占めるメモリセルアレイ
５１は、単位記憶情報を蓄積するためのメモリセルがマ
トリックス状に複数個配置されて形成されている。第７
図は従来のメモリセルアレイを構成するメモリセル４ビ
ツト分の等価回路図である。第７図を参照して、メモ１
１セルは、１個のＭＯＳ　（Ｍｅ　ｔ　ａ　ｌ−○ｘｉ
ｄｅ−３ｅｍｉｃｏｎｄｕｃｔｏｒ）ｈランジスタとこ
れに接続された１個の容量素子とから構成されているい
わゆる１トランジスタ１キヤパシタ型のメモリセルであ
る。このタイプのメモリセルは構造か簡単なため、メモ
リセルアレイの集積度を向上させることが容易であり、
大容量のＤＲＡＭに広く用いられている。

また、ＤＲＡＭのメモリセルは、その信号電荷蓄積用の
キャパシタの構造によってぃくっがのタイプに分けるこ
とができるが、その１つとして、たとえば特公昭６０−
２７８４号公報に開示されたいわゆるスタックドタイプ
のメモリセルが知られている。第８図はこの特公昭６０
−２７８４号公報に開示された従来のスタックドタイプ
のメモリセルを示した断面構造図である。第８図を参照
して、スタックドタイプのメモリセルは、半導体基板１
上に形成された素子分離のための素子分離領域２と、素
子分離領域２に囲まれた領域に所定の間隔を隔てて形成
された不純物拡散層６ｂ、６Ｃと、不純物拡散層６ｂ、
６ｃの間に絶縁膜を介して形成されたゲート電極４ｂと
、素子分離領域２に隣接する不純物拡散層６ｂに接続さ
れ、素子分離領域２およびゲート電極４ｂ上に延びるよ
うに形成された下部電極９ｂと、下部電極９ｂ上に誘電
体層１０を介して形成された上部電極１１と、上部電極
１１上に形成された層間膜１２と、不純物拡散層６ｃに
接続されたビット線１３とから構成されている。ここで
、下部電極９ｂおよび誘電体層１０ならびに上部電極１
１によりデータ信号を蓄積するためのキャパシタが構成
されている。

Ｅ発明が解決しようとする課題］ 前述のように、従来のスタックドタイプのメモリセルで
は、キャパシタを構成する下部電極９ｂおよび誘電体層
１０ならびに上部電極１１が素子分離領域２上およびゲ
ート電極４ｂ上に延在するように形成されていた。

ここで、１ビット分のメモリセルに蓄える電荷量は記憶
装置としてのＤＲＡＭの安定動作および信頼性上の観点
からほぼ一定に維持されていなければならない。

しかしながら、従来のスタックドタイプのメモリセル構
造では、ＤＲＡＭの集積化、に伴ってメモリセルサイズ
が縮小化された場合に、同時にキャパシタ面積も縮小化
され、ＤＲＡＭの安定動作および信頼性を考慮した場合
に十分なキャパシタ容量を確保することが困難であった
。

この発明は、上記のような課題を解決するためになされ
たもので、半導体装置の集積化に伴ってメモリセルサイ
ズが縮小された場合にも十分なキャパシタ容量を確保す
ることが可能な半導体装置を提供することを目的とする
。

［課題を解決するための手段］ 第１請求項における半導体装置は、半導体基板上の素子
分離領域に囲まれた領域に所定の間隔を隔てて形成され
た不純物領域と、その不純物領域間に第１の絶縁膜を介
して形成されたゲート電極と、ゲート電極および素子分
離領域間に位置する不純物領域に接続された第１の電極
層および第１の電極層上に第２の絶縁層を介して形成さ
れた第２の電極層からなるキャパシタとを備えた半導体
装置において、第１の導電層の少なくとも一部の厚みが
第１の導電層の少なくとも一部以外の部分の厚みより厚
く形成されていることを特徴とする。

第２請求項における半導体装置の製造方法は、半導体基
板の主表面に素子分離領域を形成するステップと、素子
分離領域上および素子分離領域に囲まれた領域上に所定
の間隔を隔てて第１の導電層および第１絶縁層からなる
ゲート部を形成するステップと、素子分離領域上に形成
されたゲート部上に少なくともその一部が延在するよう
に第２の導電層を形成するステップと、全面に第３の導
電層を形成した後第２の導電層および第３の導電層をパ
ターニングすることによりゲート部および素子分離領域
間に位置する不純物領域に接続されるとともに第２の導
電層上に少なくともその一部か延在するようにキャパシ
タの下部電極層を形成するステップと、少なくとも下部
電極層上にキャパシタの誘電体層および上部電極層を形
成するステップとを含む。

［作用］ 第１請求項に係る半導体装置では、ゲート電極および素
子分離領域間に位置する不純物領域に接続されたキャパ
シタを構成する第１の電極層の少なくとも一部の厚みが
その第１の導電層の少なくとも一部以外の部分の厚みよ
り厚く形成されているので、第１の導電層の厚みの厚い
部分により同一平面積で従来に比べてキャパシタの表面
積が増加される。

第２請求項に係る半導体装置の製造方法では、半導体基
板の主表面に素子分離領域が形成され、素子分離領域上
および素子分離領域に囲まれた領域上に所定の間隔を隔
てて第１の導電層および第１の絶縁層からなるゲート部
が形成され、素子分離領域上に形成されたゲート部上に
少なくともその一部が延在するように第２の導電層が形
成され、全面に第３の導電層が形成された後第２の導電
層および第３の導電層をパターニングすることによりゲ
ート部および素子分離領域間に位置する不純物領域に接
続されるとともに第２の導電層上に少なくともその一部
が延在するようにキャパシタの下部電極層が形成され、
少なくとも下部電極層上にキャパシタの誘電体層および
上部電極層か形成されるので、製造プロセスを複雑化さ
せることなく容易にキャパシタの下部電極の一部の厚み
が厚く形成される。

［発明の実施例コ 以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明の一実施例によるＤＲＡＭのスタックド
タイプのメモリセルを示した断面構造図である。第１図
を参照して、メモリセルは、１個のアクセストランジス
タ２０と１個のキャパシタ２１とから構成されている。

そして、メモリセルは半導体基板１の表面に形成された
素子分離領域２によって隣接するメモリセルと絶縁分離
されている。

アクセストランジスタ２０は、半導体基板１の表面に所
定の間隔を隔てて形成された不純物拡散層６ｂ、６ｃと
、不純物拡散層６　ｂｚ　６　ｃの間に薄いゲート酸化
膜３ｂを介して形成されたゲート電極４ｂとから構成さ
れる。

キャパシタ２１は、素子分離領域２に隣接する不純物拡
散層６ｂに接続され、ゲート電極４ｂおよび素子分離領
域２上に延在するように形成されるとともに素子分離領
域２上に形成されるその端部の厚みがそれ以外の部分の
厚みより厚く形成された下部電極９ｂと、下部電極９上
に窒化膜と酸化膜との積層膜あるいはタンタル酸化膜な
どの誘電材料からなる誘電体層１０を介して形成された
上部電極１１とから構成される。なお、下部電極９ｂお
よび上部電極１１は、多結晶シリコンなどの導電材料か
ら形成される。

上部電極１１上には絶縁膜からなる層間膜１２が形成さ
れており、不純物拡散層６Ｃには、層間膜１２に沿って
延びるように形成されたビット線１３か接続されている
。このビット線１３が接続される不純物拡散層６Ｃはア
クセストランジスタ２０のソースまたはドレイン領域で
ある。半導体基板１上にはさらに不純物拡散層６ａ、６
ｄが形成されており、素子分離領域２上には所定の間隔
を隔ててゲート電極４ｃ、４ｄが形成されている。

不純物拡散層６ａ、６Ｃ間には薄いゲート酸化膜３ａを
介してゲート電極４ａか形成されている。

ゲート電極４ａ、４ｂ、４ｃ、４ｄを覆うように、それ
ぞれ絶縁膜７ａ、７ｂ、７ｃ、７ｄが形成されている。

不純物拡散層６ａ、６ｄにはそれぞれ下部電極９ａ、９
ｄが接続されており、下部電極９ａ、９ｄ上には誘電体
層１０を介してそれぞれ上部電極１１が形成されている
。

本実施例では、このように、不純物拡散層６ｂに接続さ
れるとともにゲート電極４ｂおよび素子分離領域２上に
延在して形成されたキャパシタの下部電極９ｂのうち素
子分離領域２上に形成されるその端部分をそれ以外の部
分の厚みより厚く形成することにより、その厚みに相当
する分だけキャパシタの表面積が増加されるので、ＤＲ
ＡＭが集積化された場合に従来と同−平面積でキャパシ
タ容量を増加することができる。この結果、ＤＲＡＭの
集積化に伴ってメモリセルサイズが縮小化された場合に
もＤＲＡＭの安定動作および信頼性面からも十分なキャ
パシタ容量を確保することができる。

第２八図ないし第２Ｈ図は、第１図に示したメモリセル
の製造プロセスを説明するための断面構造図である。第
１図ないし第２Ｈ図を参照して次に製造プロセスについ
て説明する。まず、第２Ａ図に示すように、半導体基板
１表面の所定領域にＬＯＣＯ８法を用いて膜厚０．２〜
０．６μｍ程度の素子分離領域２を形成する。次に第２
Ｂ図に示すように、半導体基板１表面を熱酸化して素子
分離領域２で囲まれた半導体基板１の表面に膜厚か約６
ｎｍ〜２０ｎｍの酸化膜３を形成する。減圧ＣＶＤ法に
より約１１００ｎ　〜３００ｎｍの膜厚を有するリンが
ドープされた多結晶シリコンからなる導電膜４を形成し
、減圧ＣＶＤ法により１５Ｑｎｍ〜４００　ｎｍの膜厚
の酸化膜からなる絶縁膜５を形成する。次に第２Ｃ図に
示すように、通常のフォトリソグラフィ法およびドライ
エツチング法を用いて所定の部分を残して除去し、それ
ぞれその上部に絶縁膜５ａ、５ｂ、５ｃ、５ｄを有する
ゲート電極４ａ、４ｂ、４ｃ、４ｄが形成される。次に
、第２Ｄ図に示すように、ゲート電極４ａ、４ｂ、４ｃ
、４ｄおよびその上部に形成された絶縁膜５ａ、５ｂ、
５ｃ、５ｄをマスクとして、イオン注入によりＰ（リン
）を投入することにより半導体基板１表面に不純物拡散
層５ａ。

６ｂ、６ｃ、６ｄを形成する。次に第２Ｅ図に示すよう
に、減圧ＣＶＤ法により、酸化膜からなる絶縁膜を５０
ｎｍ〜４００　ｎｍの膜厚で半導体基板１全面に堆積し
、異方性エツチング法を用いてその絶縁膜を選択的に除
去する。これによりゲート電極４ａ、４ｂおよびゲート
電極（ワード線）４ｃ、４ｄの上部および側壁部にそれ
ぞれ絶縁膜７ａ、７ｂ、７ｃ、７ｄを被覆する。次に、
減圧ＣＶＤ法により、多結晶シリコンからなる導電膜を
５０ｎｍ〜４００ｎｍの厚さに堆積し、通常のフォトリ
ソグラフィ法およびドライエツチング法を用いて素子分
離領域２上のゲート電極（ワード線）４ｃ、４ｄ上に延
在するように導電膜パターン８を形成する。この際、不
純物拡散層６ａ、６ｂ、６ｃ、６ｄの上部を酸化膜など
の絶縁膜で被覆しておいてもよい。次に、第２Ｇ図に示
すように、減圧ＣＶＤ法により、多結晶シリコンからな
る導電膜を５０ｎｍ〜４００　ｎｍの厚さに堆積し、通
常のフォトリソグラフィ法およびドライエツチングを用
いてキャパシタの下部電極９ａ、９ｂ。

９ｄを形成する。すなわち、素子分離領域２上のゲート
電極（ワード線）４ｃ、４ｄ上では、下部電極９ｂ、９
ｄの端部が導電膜パターン８（第２Ｆ図参照）の端部に
相当する導電膜パターン８ａ。

８ｂ上に乗上げた構造となるようにドライエツチングを
行なう。これによって、この乗上げた部分でキャパシタ
の下部電極９ｂの膜厚がそれ以外の部分より厚（なるよ
うに形成することができる。

なお、下部電極９ｂ、９ｄに覆われていない部分の導電
膜パターン８（第２Ｆ図参照）は、下部電極９ｂ、９ｄ
を形成するときに同時に除去される。

次に、第２Ｈ図に示すように、減圧ＣＶＤ法により、窒
化膜を半導体基板１全面に４ｎｍ〜１０ｎｍの膜厚に堆
積し、酸素雰囲気中で熱処理を施すことにより窒化膜の
一部を酸化させてキャパシタの誘電膜１０を形成する。

減圧ＣＶＤ法により、多結晶シリコンからなる導電膜を
約５０ｎｍ〜３ＱＱｎｍの膜厚て全面に堆積する。その
所定領域以外の導電膜を除去することによりキャパシタ
の上部電極１１を形成する。最後に、第１図に示したよ
うに、ＣＶＤ法を用いて酸化膜からなる層間膜１２を１
１００ｎ〜７００　ｎｍの膜厚て全面に堆積し後述する
ビット線１３の半導体基板１とのコンタクト部分を開口
する。そして、ＣＶＤ法により、多結晶シリコンからな
る導電膜を５０ｎｍ〜２００ｎｍの膜厚で形成し、スパ
ッタ法によりタングステンシリサイド膜を５０ｎｍ〜４
００ｎｍの膜厚で全面に堆積した後、通常のフォトリン
グラフィ法およびドライエツチング法を用いてビット線
１３を形成する。

本実施例では、このように、製造プロセス上の困難性を
伴うことなく容易にキャパシタの下部電極９ｂの一部分
の厚みを厚く形成することかでき、製造プロセスを複雑
化させることもない。

なお、本実施例では、ビット線１３をタングステンシリ
サイドおよび多結晶シリコンからなるポリサイド構造と
したが、本発明はこれに限らす、多結晶シリコン膜、金
属シリサイド膜、金属膜ＴｉＮ膜あるいはこれらの膜を
交互に重ねた複合膜であってもよい。また、本実施例で
は、素子分離として、ＬＯＣＯ８法による厚い酸化膜を
形成して素子分離領域としたが、本発明はこれに限らず
、他の分離方法でもよく、たとえばフィールドシールド
分離方法でも同様の効果を奏する。

第３図は、本発明の第２の実施例によるＤＲＡＭのメモ
リセルを示した断面構造図である。第３図を参照して、
この第２の実施例では、素子分離領域上のゲート電極（
ワード線）４ｃ、４ｄに乗上げた部分のみキャパシタの
下部電極の膜厚が他の部分より厚くなるように構成した
第１の実施例と異なり、素子分離領域上のゲート電極（
ワード線）４ｃ、４ｄに乗上げている部分だけでなく、
アクセストランジスタ２０に乗上げている部分でもキャ
パシタ２１の下部電極９ｂの膜厚が他の部分より厚くな
るように構成することにより、キャパシタ面積の増大を
さらに図ることができる。

第４図は本発明の第３の実施例によるＤＲＡＭのメモリ
セルを示した断面構造図である。第４図を参照して、第
１および第２の実施例ではキャパシタの下部電極の膜厚
を部分的に厚くするための導電層を形成する際にリソグ
ラフィ工程が余分に必要であるが、この第３の実施例で
は、このリソグラフィ工程を必要とすることなくキャパ
シタ下部電極９ａ、９ｂ、９ｄの膜厚を部分的に厚くす
ることかできる。第５Ａ図ないし第５Ｃ図は第４図に示
したメモリセルの製造プロセスを説明するための断簡構
造図である。第４図ないし第５Ｃ図を参照して、第４図
に示した第３の実施例の製造プロセスについて説明する
。ここでは、第２Ａ図ないし第２Ｈ図に示した第１の実
施例の製造プロセスと異なるプロセスについてのみ説明
する。第５Ａ図に示すように、ゲート電極４ａ、４ｂ、
４ｃ、４ｄ上に形成された絶縁膜５ａ、　　５ｂ、　　
５ｃ。

５ｄのそれぞれの上部に導電膜１４ａ、１４ｂ。

１４ｃ、１４ｄを形成する。次に、第５Ｂ図に示すよう
に、導電膜１４ａ、１４ｂ、１４ｃ、１４ｄの上部を露
出させた状態で、ゲート電極４ａ。

４ｂ、４ｃ、４ｄおよび導電膜１４ａ、１４ｂ。

１４ｃ、１４ｄの側壁部を被覆する絶縁膜１７ａ。

１７ｂ、１７ｃ、１７ｄを形成する。次に、第５Ｃ図に
示すように、キャパシタの下部電極９ａ。

９ｂ　　９ｄをその端部が導電膜１４ａ、１４ｂ。

１４ｃ、１４ｄ上にくるように形成する。これによって
、下部電極９ａ、９ｂ、９ｄの端部のみ導電膜１４ａ、
１４ｂ、１４ｃ、１４ｄの厚み分だけ厚くなる。

上記のように、本実施例では、データ信号に対応した電
荷を蓄積するだめのキャパシタの下部電極の端部の膜厚
をそれ以外の部分より厚く形成することにより、従来と
同−平面積でキャパシタの表面積が増加されることとな
り、この結果、集積化された場合にもＤＲＡＭの安定動
作および信頼性面を満足するために十分なキャパシタ容
量を確保することができる。

Ｕ発明の効果］ 第１請求項に記載の発明によれば、キャパシタの下部電
極を構成する第１の導電層の少なくとも一部の厚みをそ
の第１の導電層の少なくとも一部以外に部分の厚みより
厚く形成することにより、第１の導電層の厚みの厚い部
分により同−平面積で従来に比べてキャパシタの表面積
が増加されるので、半導体装置の集積化に伴ってメモリ
セルサイズが縮小された場合にも十分なキャパシタ容量
を確保することが可能な半導体装置を提供し得るに至っ
た。

第２請求項に記載の発明によれば、素子分離領域上に形
成された第１の導電層および第１の絶縁層からなるゲー
ト部上に少なくともその一部が延在するように第２の導
電層を形成し、全面に第３の導電層を形成した後第２の
導電層および第３の導電層をパターニングしてゲート部
および素子分離領域間に位置する不純物領域に接続する
とともに第２の導電層上に少なくともその一部が延在す
るようにキャパシタの下部電極を形成することにより、
製造プロセスを複雑化させることな（容易にキャパシタ
の下部電極の一部の厚みが厚く形成され、従来に比べて
キャパシタの表面積が増加されるので、半導体装置の集
積化に伴ってメモリセルサイズが縮小された場合にも十
分なキャパシタ容量を確保することが可能な半導体装置
の製造方法を提供し得るに至った。

【図面の簡単な説明】

第１図は本発明の一実施例によるＤＲＡＭのスタックド
タイプのメモリセルを示した断面構造図、第２Ａ図ない
し第２Ｈ図は第１図に示したメモリセルの製造プロセス
を説明するための断面構造図、第３図は本発明の第２の
実施例によるＤＲＡＭのメモリセルを示した断面構造図
、第４図は本発明の第３の実施例によるＤＲＡＭのメモ
リセルを示した断面構造図、第５Ａ図ないし第５Ｃ図は
第４図に示したメモリセルの製造プロセスを説明するた
めの断面構造図、第６図は従来の一般的なりＲＡＭの構
成を示したブロック図、第７図は従来のメモリアレイを
構成するメモリセル４ビツト分の等価回路図、第８図は
従来のスタックドタイプのメモリセルを示した断面構造
図である。 図において、１は半導体基板、２は素子分離領域、３ａ
、３ｂはゲート酸化膜、４ａ、　　４ｂ、　　４ｃ、４
ｄはケート電極、６ａ、６ｂ、６ｃ、６ｄは不純物拡散
層、７ａ、７ｂ、７ｃ、７ｄは絶縁膜、８．８ａ、８ｂ
は導電膜パターン、９ａ、９ｂ、９ｄは下部電極、１０
は誘電体層、１１は上部電極、１３はビット線、２０は
アクセストランジスタ、２１はキャパシタである。 なお、各図中、同一符号は、同一または相当部分を示す
。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上の素子分離領域に囲まれた領域に所
   定の間隔を隔てて形成された不純物領域と、前記不純物
   領域間に第１の絶縁膜を介して形成されたゲート電極と
   、前記ゲート電極および前記素子分離領域間に位置する
   不純物領域に接続された第１の電極層および前記第１の
   電極層上に第２の絶縁層を介して形成された第２の電極
   層からなるキャパシタとを備えた半導体装置において、
   前記第１の導電層の少なくとも一部の厚みが前記第１の
   導電層の少なくとも一部以外の部分の厚みより厚く形成
   されていることを特徴とする、半導体装置。
2. （２）半導体基板の主表面に素子分離領域を形成するス
   テップと、 前記素子分離領域上および前記素子分離領域に囲まれた
   領域上に所定の間隔を隔てて第１の導電層および第１の
   絶縁層からなるゲート部を形成するステップと、 前記素子分離領域上に形成されたゲート部上に少なくと
   もその一部が延在するように第２の導電層を形成するス
   テップと、 全面に第３の導電層を形成した後、前記第２の導電層お
   よび第３の導電層をパターニングすることにより、前記
   ゲート部および前記素子分離領域間に位置する不純物領
   域に接続されるとともに前記第２の導電層上に少なくと
   もその一部が延在するようにキャパシタの下部電極層を
   形成するステップと、 少なくとも前記下部電極層上に前記キャパシタの誘電体
   層および上部電極層を形成するステップとを含む、半導
   体装置の製造方法。