JPS6394669A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は半導体記憶装置に関し、特にＭＯＳトランジ
スタ部分とキャパシタ部分とを有する半導体記憶装置に
関する。

［従来の技術］ 従来の折返しビット線方式のダイナミックＲＡＭを第２
図に示す。

この半導体記憶装置は、第１導電形の半導体基板上に複
数のメモリセル１が形成されたものであり、各メモリセ
ル１にはワード線およびビット線２が接続されており、
ワード線によって選択されたメモリセル１にビット［１
２からの情報が蓄えられるようになっている。各メモリ
セル１は、ＭＯ８構造になっており、第１導電形の半導
体基板の所定領域にソース（またはドレイン）となる高
濃度の第２導電形不純物拡散領域３を形成するとともに
、所定間隔を隔ててドレイン〈またはソース）となる高
濃度の第２導電形不純物拡散領域５ａを形成し、さらに
これらの間の半導体基板上の領域にゲート酸化膜および
ゲート電橋４ａを形成してゲート領域４としてＭＯＳ　
トランジスタ部分７を構成したものである。そして、ド
レインとなる不純物拡散領域５ａの上部にキャパシタ電
極を設けて、この領域をキャパシタ部分５としている。

前記ソースとなる不純物拡散領域３はコンタクトボール
６を介してビット１１１２に接続されており、また前記
ゲート電極４ａはワード線に接続されている。この半導
体記憶装置の場合、ゲート電極４ａとワード線は同一パ
ターンで形成されている。

図に示す半導体記憶装置の場合は、１対のメモリセル１
が１つのコンタクトホール６を中心に左右に配置されて
おり、２つのメモリセル１がビット線２につながる１つ
のコンタクト部分を共用していることになる。

各メモリセル１は分離領域により、他のメモリセル１か
ら電気的に分離されている。この分離領域８は、厚い絶
縁膜または深い溝によって、あるいは、基板と同じ導電
形の高濃度の不純物を注入することによって形成される
。

このメモリセル１は、ワード線に電圧がかけられるとＭ
ＯＳトランジスタがオンし、ビット線２に与えられてい
るルベルまたはＯレベルの情報がキャパシタ部分５に蓄
えられることになる。

〔発明が解決しようとする問題点］ 上記の半導体記憶装置においては、ゲート電極に電圧を
加えない状態、すなわちトランジスタがオフの状態であ
るにもかかわらず、分離領域の縁部に沿ってキャパシタ
部分からビット線へリーク電流が生じやすく、これによ
ってキャパシタ部分に蓄えられていた情報がしばしば漏
れ出てしまうという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、分層領域の縁部に沿ったリーク電流が生じる
のを阻止し、キャパシタ部分に蓄えられた情報が漏れ出
ない半導体記憶装置を提供することを目的とする。

［問題点を解決するための手段］ この発明は、ワード線に与えられる信号によってオン・
オフするスイッチング用のトランジスタ部分と、ビット
線から前記トランジスタ部分を介して送られてくる情報
を蓄えるキャパシタ部分とを有する複数のメモリセルか
らなる半導体記憶装置において、ビット線に接続される
トランジスタ部分の不純物拡散領域を取囲むように、ト
ランジスタ部分のゲート領域を形成し、このゲート領域
を取囲むように前記キャパシタ部分を形成したものであ
る。

［作用〕 この発明の半導体記憶装置においては、トランジスタ部
分を取囲むようにキャパシタ部分が形成され、その周囲
を取囲むように絶縁物等からなる分離領域が形成される
ので、キャパシタ部分からビット線に至る領域には分Ｍ
領域は全く存在しないことになる。したがって分離領域
の縁部に沿ってキャパシタ部分からビット線へリーク電
流が生じることはない。

［実施例］ 以下、この発明の一実施例を図面を用いて説明する。

第１図はこの発明にかかる半導体記憶８置の主要部を示
す平面図である。この半導体記憶装置は第１導電形の半
導体基板上に複数のメモリセル１が形成されたものであ
る。各メモリセル１にはワード線（図示せず）およびビ
ットａ２が接続されており、ワード線によって選択され
たメモリセル１にビット線２からの情報が蓄えられるよ
うになっている。各メモリセル１は、半導体基板上の所
定箇所に高濃度の第２導電形の不純物拡散領域３を形成
し、この不純物拡散領域３を取囲むように環状のゲート
１ｗ１４を形成し、ざらにこのゲート領域４を取囲むよ
うにキャパシタ部分５を形成したものである。前記不純
物拡散領域３にはコンタクトホール６を介してビットｌ
ａ２が接続されている。前記ゲート領域４は、不純物拡
散領域３を取囲む半導体基板上の領域に環状のゲート酸
化膜およびゲート電極４８を形成してこのゲートＭ極４
ａｌｃ？ｌ圧をかけたときに反転層が現われる領域であ
る。前記ゲート電極４ａにはワード線く図示せず）が接
続されている。

また、キャパシタ部分５は、ゲート領域４を取囲む半導
体基板の環状領域に高濃度の第２導電形の不純物拡散領
域５ａを形成し、この上部にキャパシタ電極を設けたも
のである。

この実施例の場合は、ビット線２につながる前記不ＩＩ
ＩＩ物拡散領域３とゲート領域４とキャパシタ部分５の
不純物拡散領域５ａとがトランジスタ部分７を構成して
いる。

このトランジスタ部分７とキャパシタ部分５とからなる
各メモリセル１間には絶縁物等からなる分離領域８が形
成されており、各メモリセル１間を電気的に分離してい
る。

この半導体記憶装置は、各メモリセル１のゲート電極４
ａに接続されたワード線に電圧が与えられると、ゲート
領域４に反転層が形成されてトランジスタがオンし、ビ
ット線２に与えられたルベルまたはＯレベルの情報がキ
ャパシタ部分５に蓄えられるようになっている。

この発明の半導体記憶装置においては、トランジスタ部
分７の周囲を取囲むようにキャパシタ部分５が形成され
、さらにその周囲を取囲むように分離ｆＡ域８が形成さ
れているので、キャパシタ部分５からビット線にかけて
の領域には、分離領域８は全く存在しないことになる。

したがって、分離領域８の縁部に沿ったリーク電流は発
生しない。

また、トランジスタ部分７がキャパシタ部分５の中心か
らずれた位置に形成されても、キャパシタ部分５の面積
は変わらないので、安定したキャパシタ容量を得ること
ができる。

なお、ゲート電極４ａに接続されるワード線は、ゲート
電極４ａと同一材料を用いて同一パターンで形成しても
よいし、別のパターンで形成してもよい。但し、別のパ
ターンで形成する場合はワード線とゲート電ｆｆ１４ａ
を接続するコンタクトホールを１つのトランジスタ部分
７につき１つ設ける必要がある。このワード線は、ビッ
ト！２と直交するように配装置してもビット線２と平行
に配置してもよい。

また、トランジスタ部分７およびキャパシタ部分５の形
状はどのようなものでもよいが、トランジスタ等の特性
上からは、この実施例のように円形のものが最適である
。

さらに、この実施例は１トランジスタのダイナミックＲ
ＡＭにこの発明を適用した場合であるが、トランジスタ
部分７とキャパシタ部分５とを有する半導体記憶装置で
あれば上記以外のＲＡＭ％ＲＯｔｖｌ等にも適用するこ
とができる。

［発明の効果］ この発明の半導体記憶［Ｍにおいては、キャパシタ部分
からビット線に至る領域には絶縁物等からなる分１ｆＩ
４域が全く存在せず、分離領域の縁部に沿うリーク電流
が生じることはないので、キャパシタ部分に蓄えられて
いる情報が漏れ出すことはない。

また、トランジスタ部分がキャパシタ部分の所定の位置
からずれて形成されても、キャパシタ部分の面積は変わ
らないので、安定したキャパシタ容量を得ることができ
る。

【図面の簡単な説明】

第１図はこの発明の半導体記憶装置の一実施例を示す平
面図、第２図は従来の半導体記憶装置を示す平面図であ
る。 図において、１はメモリセル、２はビット線、３は不純
物拡散領域、４はゲート領域、５はキャパシタ部分、７
はトランジスタ部分である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）ビット線に接続される不純物拡散領域とワード線
   に与えられる信号によつて反転層が形成されるゲート領
   域とを有するトランジスタ部分と、前記ビット線からの
   情報を蓄えるキャパシタ部分とを備えた複数のメモリセ
   ルからなる半導体記憶装置において、前記ゲート領域は
   、前記不純物拡散領域を取囲むように形成されていると
   ともに、前記キャパシタ部分は、前記ゲート領域を取囲
   むように形成されていることを特徴とする半導体記憶装
   置。
2. （２）前記不純物拡散領域は、円形に形成されていると
   ともに、前記ゲート領域および前記キャパシタ部分は、
   円環状に形成されていることを特徴とする特許請求の範
   囲第１項記載の半導体記憶装置。